JP3055264B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、放熱性に優れた特に高
出力半導体素子の製造方法に関するものである。
【0002】
【従来の技術】GaAsなどのIII −V族化合物半導体
素子を用いた高周波高出力素子の研究開発が盛んに行わ
れている。これらの素子では、その放熱性を高め、素子
の破壊や信頼性劣化を低減することが非常に重要となっ
ている。
【0003】従来技術においては、例えばGaAsME
SFET(金属−半導体電界効果型トランジスタ)の場
合、約500μmの厚さを持つ半絶縁性GaAs基板を
研磨剤を用いて薄層化した後、放熱性の高い金属プレー
ト上に設置していた。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、研磨時に、素子の性能が劣化した
り、あるいは機械的に破壊されてしまうことが問題であ
った。また、機械的研磨法であるため、再現性,均一性
等の制御性にも問題があった。更に、作業工程が複雑な
ため、製造コストの増加を招いていた。
【0005】本発明の目的は、このような従来の問題を
解決し、低損傷で、再現性,均一性等の制御性に優れ、
しかも簡易な方法のため低価格で行える放熱性に優れた
半導体素子の製造方法を提供することにある。
【0006】
【課題を解決するための手段】本発明の半導体素子の形
成方法は、シリコン基板上にIII 族及びV族からなる第
一の層及び第二の半導体層を連続的に形成し、この第二
の半導体層上に素子を形成した後、湿的あるいは乾的方
法で選択的に第一の層を除去し、シリコン基板と半導体
素子を分離することを特徴とする。
【0007】
【作用】現在、シリコン(Si)結晶基板としては、G
aAs結晶基板に比べ、大きな口径の結晶(例えば口径
8インチ)を用いることができるため、素子価格の低減
を図るのに極めて有用である。現在、Si基板上に格子
定数の大きく異なるIII−V化合物半導体層を高品質で
形成することは容易ではないが、<011>方向に約3
度傾いた(011)Si基板を用いると、アンチフェイ
ズドメインの形成が回避でき、良質のGaAs結晶を作
成できる。このことは、1988年の第16回ガリウム
砒素と関連化合物に関する国際シンポジウムの論文集
(Proceeding of the 16th I
nternational Symposium on
GaAs and Related Compoun
ds)の第11頁にH.Shichijo他による論文
が記載されている。このような方法で、大口径のSi基
板上に、例えば除去層としてAlGaAsを成長し、そ
の後GaAsを成長して、この上にMESFETを形成
する。その後、弗酸で湿的にAlGaAsを除去し、S
i基板とGaAsMESFET部を分離し、放熱性の高
い金属プレート上に設置する。この場合、AlGaAs
は、容易に選択除去できるため、再現性,均一性等の制
御性に優れ、しかも低価格で行うことができる。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
【0009】(実施例1)図1の(a)〜(d)は、本
発明の第1の実施例の半導体素子の主な製造工程を示す
要素工程図である。
【0010】まず図1(a)に示すように、例えば、直
径6インチのp型Si基板1上に有機金属気相成長法
(MOCVD法)を用いて、アンドープのGaAs層
2、AlGaAs層(除去層)3、アンドープのGaA
s層4、不純物密度が5×1017cm-3で膜厚30nm
のn型GaAs層5、不純物密度が3×1018cm-3
膜厚100nmのn型GaAs層6を成長した。
【0011】次に、図1(b)に示すように、ゲート電
極7を形成する前に、この電極部のn型GaAs層6を
リン酸系エッチャントで除去し、その後Ni/Au/G
eによるオーミック電極8を形成する。
【0012】次に、図1(c)に示すように、素子表面
をフォトレジスト9で被覆した後、弗酸液10に浸し、
AlGaAs層3を選択的に除去し、Si基板とGaA
s層4の上部の半導体素子部とを分離する。
【0013】最後に、図1(d)に示すように、Auメ
ッキされた金属プレート11上に設置し、表面のフォト
レジスト9を除去して完成する。
【0014】本実施例によれば、弗酸液によるAlGa
Asのエッチングは十分に速く、しかも低損傷であるた
め、プロセス中の素子特性の劣化はほとんど見られなか
った。さらに、半導体素子部は薄層であるため、金属プ
レート11上に設置した半導体素子の放熱性は極めて良
好であり、素子の信頼性・寿命も改善された。尚、ここ
では、弗酸を選択エッチング液として用いたが、弗化ア
ンモニウムやヨウ化カリウム等を使用することも可能で
ある。
【0015】(実施例2)次に、本発明の第2の実施例
について説明する。
【0016】図2の(a)〜(d)は、第2の実施例の
半導体素子の主な製造工程を示す要素工程図である。
【0017】まず図2(a)に示すように、直径6イン
チのp型Si基板1上に有機金属分子線結晶成長法(M
OMBE法)を用いて、アンドープのGaAs層2、G
aAs層(除去層)3、アンドープのInGaAs層
4、不純物密度が5×1017cm-3で膜厚30nmのn
型InGaAs層5、膜厚30nmのアンドープのAl
InAs層12、不純物密度が3×1018cm-3で膜厚
100nmのn型InGaAs層6を成長する。
【0018】次に、図2(b)に示すように、ゲート電
極7を形成する前に、この電極部のn型InGaAs層
6をリン酸系エッチャントで除去し、その後Ni/Au
/Geによるオーミック電極8を形成する。
【0019】次に、図2(c)に示すように、素子表面
をフォトレジスト9で被覆した後、ドライエッチング・
チャンバー内に搬送する。その後、ハロゲン元素を含む
ガスを用いて、ドライエッチを行いGaAs層2及び3
を選択的に除去し、Si基板1とInGaAs層4の上
部の半導体素子部とを分離する。
【0020】最後に、図2(d)に示すように、Auメ
ッキされた金属プレート11上に設置し、表面のフォト
レジスト9を除去して完成する。ハロゲンガスによるG
aAsのエッチングは十分に速く、しかも低損傷である
ため、プロセス中の素子特性の劣化はほとんど見られな
かった。
【0021】
【発明の効果】以上説明したように本発明の半導体素子
の製造方法は、大口径のSi基板上に形成された半導体
素子を利用するため、一素子当りの製造価格が大幅に低
減できる上、除去半導体層を選択的に除いてSi基板と
半導体素子部を分離するため、再現性,均一性等の制御
性に優れている効果をもっている。また、従来の機械的
研磨法に比べ、非常に低損傷である。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体素子の主な製造
工程を示す要素工程図である。
【図2】本発明の第2の実施例の半導体素子の主な製造
工程を示す要素工程図である。
【符号の説明】
1 Si基板 2 第1のバッファ層 3 第1の層又は除去層 4 第2のバッファ層 5 チャネル層 6 低抵抗層 7 ゲート電極 8 オーミック電極 9 フォトレジスト 10 選択エッチング種 11 金属プレート 12 バリア層
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/338 H01L 29/812 H01L 21/02 H01L 21/20

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】シリコン基板上にIII 族及びV族からなる
    第一の層及び第二の半導体層を連続的に形成し、この第
    二の半導体層上に素子を形成した後、湿的あるいは乾的
    方法で選択的に第一の層を除去し、シリコン基板と半導
    体素子を分離することを特徴とする半導体素子の形成方
    法。
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JP3116085B2 (ja) 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
TWI407491B (zh) * 2008-05-09 2013-09-01 Advanced Optoelectronic Tech 分離半導體及其基板之方法

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