JPH05136171A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH05136171A JPH05136171A JP29865791A JP29865791A JPH05136171A JP H05136171 A JPH05136171 A JP H05136171A JP 29865791 A JP29865791 A JP 29865791A JP 29865791 A JP29865791 A JP 29865791A JP H05136171 A JPH05136171 A JP H05136171A
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- Japan
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- substrate
- semiconductor
- semiconductor element
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Abstract
(57)【要約】
【目的】 低損傷かつ高制御で、しかも簡便かつ低価格
で行える放熱性に優れた半導体素子の製造方法を提供す
る。 【構成】 大口径のＳｉ基板１上に有機金属気相成長法
（ＭＯＣＶＤ法）を用いて半導体結晶を形成する。この
時、半導体素子を形成するのに必要な半導体層４，５，
６とＳｉ基板１との間に第１の層（除去層）３を介在さ
せる。素子作製を完了した後、素子表面に保護膜９を形
成し、選択エッチング種１０に晒して、第１の層３を選
択的に除去し、Ｓｉ基板と半導体素子部を分離する。最
後に、金属プレート１１上に半導体素子部を設置し、放
熱性を高める。 【効果】 大口径のＳｉ結晶基板を用いるため、素子価
格の低減を図れる。Ｓｉ基板と半導体素子との間に介在
する除去層を選択的に除去するため、簡便かつ低損傷で
あり、しかも制御性に優れる。
で行える放熱性に優れた半導体素子の製造方法を提供す
る。 【構成】 大口径のＳｉ基板１上に有機金属気相成長法
（ＭＯＣＶＤ法）を用いて半導体結晶を形成する。この
時、半導体素子を形成するのに必要な半導体層４，５，
６とＳｉ基板１との間に第１の層（除去層）３を介在さ
せる。素子作製を完了した後、素子表面に保護膜９を形
成し、選択エッチング種１０に晒して、第１の層３を選
択的に除去し、Ｓｉ基板と半導体素子部を分離する。最
後に、金属プレート１１上に半導体素子部を設置し、放
熱性を高める。 【効果】 大口径のＳｉ結晶基板を用いるため、素子価
格の低減を図れる。Ｓｉ基板と半導体素子との間に介在
する除去層を選択的に除去するため、簡便かつ低損傷で
あり、しかも制御性に優れる。
Description
【０００１】
【産業上の利用分野】本発明は、放熱性に優れた特に高
出力半導体素子の製造方法に関するものである。
出力半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】ＧａＡｓなどのIII −Ｖ族化合物半導体
素子を用いた高周波高出力素子の研究開発が盛んに行わ
れている。これらの素子では、その放熱性を高め、素子
の破壊や信頼性劣化を低減することが非常に重要となっ
ている。
素子を用いた高周波高出力素子の研究開発が盛んに行わ
れている。これらの素子では、その放熱性を高め、素子
の破壊や信頼性劣化を低減することが非常に重要となっ
ている。
【０００３】従来技術においては、例えばＧａＡｓＭＥ
ＳＦＥＴ（金属−半導体電界効果型トランジスタ）の場
合、約５００μｍの厚さを持つ半絶縁性ＧａＡｓ基板を
研磨剤を用いて薄層化した後、放熱性の高い金属プレー
ト上に設置していた。
ＳＦＥＴ（金属−半導体電界効果型トランジスタ）の場
合、約５００μｍの厚さを持つ半絶縁性ＧａＡｓ基板を
研磨剤を用いて薄層化した後、放熱性の高い金属プレー
ト上に設置していた。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来技術では、研磨時に、素子の性能が劣化した
り、あるいは機械的に破壊されてしまうことが問題であ
った。また、機械的研磨法であるため、再現性，均一性
等の制御性にも問題があった。更に、作業工程が複雑な
ため、製造コストの増加を招いていた。
うな従来技術では、研磨時に、素子の性能が劣化した
り、あるいは機械的に破壊されてしまうことが問題であ
った。また、機械的研磨法であるため、再現性，均一性
等の制御性にも問題があった。更に、作業工程が複雑な
ため、製造コストの増加を招いていた。
【０００５】本発明の目的は、このような従来の問題を
解決し、低損傷で、再現性，均一性等の制御性に優れ、
しかも簡易な方法のため低価格で行える放熱性に優れた
半導体素子の製造方法を提供することにある。
解決し、低損傷で、再現性，均一性等の制御性に優れ、
しかも簡易な方法のため低価格で行える放熱性に優れた
半導体素子の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体素子の形
成方法は、シリコン基板上にIII 族及びＶ族からなる第
一の層及び第二の半導体層を連続的に形成し、この第二
の半導体層上に素子を形成した後、湿的あるいは乾的方
法で選択的に第一の層を除去し、シリコン基板と半導体
素子を分離することを特徴とする。
成方法は、シリコン基板上にIII 族及びＶ族からなる第
一の層及び第二の半導体層を連続的に形成し、この第二
の半導体層上に素子を形成した後、湿的あるいは乾的方
法で選択的に第一の層を除去し、シリコン基板と半導体
素子を分離することを特徴とする。
【０００７】
【作用】現在、シリコン（Ｓｉ）結晶基板としては、Ｇ
ａＡｓ結晶基板に比べ、大きな口径の結晶（例えば口径
８インチ）を用いることができるため、素子価格の低減
を図るのに極めて有用である。現在、Ｓｉ基板上に格子
定数の大きく異なるIII−Ｖ化合物半導体層を高品質で
形成することは容易ではないが、＜０１１＞方向に約３
度傾いた（０１１）Ｓｉ基板を用いると、アンチフェイ
ズドメインの形成が回避でき、良質のＧａＡｓ結晶を作
成できる。このことは、１９８８年の第１６回ガリウム
砒素と関連化合物に関する国際シンポジウムの論文集
（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ １６ｔｈ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＧａＡｓ ａｎｄ Ｒｅｌａｔｅｄ Ｃｏｍｐｏｕｎ
ｄｓ）の第１１頁にＨ．Ｓｈｉｃｈｉｊｏ他による論文
が記載されている。このような方法で、大口径のＳｉ基
板上に、例えば除去層としてＡｌＧａＡｓを成長し、そ
の後ＧａＡｓを成長して、この上にＭＥＳＦＥＴを形成
する。その後、弗酸で湿的にＡｌＧａＡｓを除去し、Ｓ
ｉ基板とＧａＡｓＭＥＳＦＥＴ部を分離し、放熱性の高
い金属プレート上に設置する。この場合、ＡｌＧａＡｓ
は、容易に選択除去できるため、再現性，均一性等の制
御性に優れ、しかも低価格で行うことができる。
ａＡｓ結晶基板に比べ、大きな口径の結晶（例えば口径
８インチ）を用いることができるため、素子価格の低減
を図るのに極めて有用である。現在、Ｓｉ基板上に格子
定数の大きく異なるIII−Ｖ化合物半導体層を高品質で
形成することは容易ではないが、＜０１１＞方向に約３
度傾いた（０１１）Ｓｉ基板を用いると、アンチフェイ
ズドメインの形成が回避でき、良質のＧａＡｓ結晶を作
成できる。このことは、１９８８年の第１６回ガリウム
砒素と関連化合物に関する国際シンポジウムの論文集
（Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ １６ｔｈ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＧａＡｓ ａｎｄ Ｒｅｌａｔｅｄ Ｃｏｍｐｏｕｎ
ｄｓ）の第１１頁にＨ．Ｓｈｉｃｈｉｊｏ他による論文
が記載されている。このような方法で、大口径のＳｉ基
板上に、例えば除去層としてＡｌＧａＡｓを成長し、そ
の後ＧａＡｓを成長して、この上にＭＥＳＦＥＴを形成
する。その後、弗酸で湿的にＡｌＧａＡｓを除去し、Ｓ
ｉ基板とＧａＡｓＭＥＳＦＥＴ部を分離し、放熱性の高
い金属プレート上に設置する。この場合、ＡｌＧａＡｓ
は、容易に選択除去できるため、再現性，均一性等の制
御性に優れ、しかも低価格で行うことができる。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【０００９】（実施例１）図１の（ａ）〜（ｄ）は、本
発明の第１の実施例の半導体素子の主な製造工程を示す
要素工程図である。
発明の第１の実施例の半導体素子の主な製造工程を示す
要素工程図である。
【００１０】まず図１（ａ）に示すように、例えば、直
径６インチのｐ型Ｓｉ基板１上に有機金属気相成長法
（ＭＯＣＶＤ法）を用いて、アンドープのＧａＡｓ層
２、ＡｌＧａＡｓ層（除去層）３、アンドープのＧａＡ
ｓ層４、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎｍ
のｎ型ＧａＡｓ層５、不純物密度が３×１０18ｃｍ-3で
膜厚１００ｎｍのｎ型ＧａＡｓ層６を成長した。
径６インチのｐ型Ｓｉ基板１上に有機金属気相成長法
（ＭＯＣＶＤ法）を用いて、アンドープのＧａＡｓ層
２、ＡｌＧａＡｓ層（除去層）３、アンドープのＧａＡ
ｓ層４、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎｍ
のｎ型ＧａＡｓ層５、不純物密度が３×１０18ｃｍ-3で
膜厚１００ｎｍのｎ型ＧａＡｓ層６を成長した。
【００１１】次に、図１（ｂ）に示すように、ゲート電
極７を形成する前に、この電極部のｎ型ＧａＡｓ層６を
リン酸系エッチャントで除去し、その後Ｎｉ／Ａｕ／Ｇ
ｅによるオーミック電極８を形成する。
極７を形成する前に、この電極部のｎ型ＧａＡｓ層６を
リン酸系エッチャントで除去し、その後Ｎｉ／Ａｕ／Ｇ
ｅによるオーミック電極８を形成する。
【００１２】次に、図１（ｃ）に示すように、素子表面
をフォトレジスト９で被覆した後、弗酸液１０に浸し、
ＡｌＧａＡｓ層３を選択的に除去し、Ｓｉ基板とＧａＡ
ｓ層４の上部の半導体素子部とを分離する。
をフォトレジスト９で被覆した後、弗酸液１０に浸し、
ＡｌＧａＡｓ層３を選択的に除去し、Ｓｉ基板とＧａＡ
ｓ層４の上部の半導体素子部とを分離する。
【００１３】最後に、図１（ｄ）に示すように、Ａｕメ
ッキされた金属プレート１１上に設置し、表面のフォト
レジスト９を除去して完成する。
ッキされた金属プレート１１上に設置し、表面のフォト
レジスト９を除去して完成する。
【００１４】本実施例によれば、弗酸液によるＡｌＧａ
Ａｓのエッチングは十分に速く、しかも低損傷であるた
め、プロセス中の素子特性の劣化はほとんど見られなか
った。さらに、半導体素子部は薄層であるため、金属プ
レート１１上に設置した半導体素子の放熱性は極めて良
好であり、素子の信頼性・寿命も改善された。尚、ここ
では、弗酸を選択エッチング液として用いたが、弗化ア
ンモニウムやヨウ化カリウム等を使用することも可能で
ある。
Ａｓのエッチングは十分に速く、しかも低損傷であるた
め、プロセス中の素子特性の劣化はほとんど見られなか
った。さらに、半導体素子部は薄層であるため、金属プ
レート１１上に設置した半導体素子の放熱性は極めて良
好であり、素子の信頼性・寿命も改善された。尚、ここ
では、弗酸を選択エッチング液として用いたが、弗化ア
ンモニウムやヨウ化カリウム等を使用することも可能で
ある。
【００１５】（実施例２）次に、本発明の第２の実施例
について説明する。
について説明する。
【００１６】図２の（ａ）〜（ｄ）は、第２の実施例の
半導体素子の主な製造工程を示す要素工程図である。
半導体素子の主な製造工程を示す要素工程図である。
【００１７】まず図２（ａ）に示すように、直径６イン
チのｐ型Ｓｉ基板１上に有機金属分子線結晶成長法（Ｍ
ＯＭＢＥ法）を用いて、アンドープのＧａＡｓ層２、Ｇ
ａＡｓ層（除去層）３、アンドープのＩｎＧａＡｓ層
４、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎｍのｎ
型ＩｎＧａＡｓ層５、膜厚３０ｎｍのアンドープのＡｌ
ＩｎＡｓ層１２、不純物密度が３×１０18ｃｍ-3で膜厚
１００ｎｍのｎ型ＩｎＧａＡｓ層６を成長する。
チのｐ型Ｓｉ基板１上に有機金属分子線結晶成長法（Ｍ
ＯＭＢＥ法）を用いて、アンドープのＧａＡｓ層２、Ｇ
ａＡｓ層（除去層）３、アンドープのＩｎＧａＡｓ層
４、不純物密度が５×１０17ｃｍ-3で膜厚３０ｎｍのｎ
型ＩｎＧａＡｓ層５、膜厚３０ｎｍのアンドープのＡｌ
ＩｎＡｓ層１２、不純物密度が３×１０18ｃｍ-3で膜厚
１００ｎｍのｎ型ＩｎＧａＡｓ層６を成長する。
【００１８】次に、図２（ｂ）に示すように、ゲート電
極７を形成する前に、この電極部のｎ型ＩｎＧａＡｓ層
６をリン酸系エッチャントで除去し、その後Ｎｉ／Ａｕ
／Ｇｅによるオーミック電極８を形成する。
極７を形成する前に、この電極部のｎ型ＩｎＧａＡｓ層
６をリン酸系エッチャントで除去し、その後Ｎｉ／Ａｕ
／Ｇｅによるオーミック電極８を形成する。
【００１９】次に、図２（ｃ）に示すように、素子表面
をフォトレジスト９で被覆した後、ドライエッチング・
チャンバー内に搬送する。その後、ハロゲン元素を含む
ガスを用いて、ドライエッチを行いＧａＡｓ層２及び３
を選択的に除去し、Ｓｉ基板１とＩｎＧａＡｓ層４の上
部の半導体素子部とを分離する。
をフォトレジスト９で被覆した後、ドライエッチング・
チャンバー内に搬送する。その後、ハロゲン元素を含む
ガスを用いて、ドライエッチを行いＧａＡｓ層２及び３
を選択的に除去し、Ｓｉ基板１とＩｎＧａＡｓ層４の上
部の半導体素子部とを分離する。
【００２０】最後に、図２（ｄ）に示すように、Ａｕメ
ッキされた金属プレート１１上に設置し、表面のフォト
レジスト９を除去して完成する。ハロゲンガスによるＧ
ａＡｓのエッチングは十分に速く、しかも低損傷である
ため、プロセス中の素子特性の劣化はほとんど見られな
かった。
ッキされた金属プレート１１上に設置し、表面のフォト
レジスト９を除去して完成する。ハロゲンガスによるＧ
ａＡｓのエッチングは十分に速く、しかも低損傷である
ため、プロセス中の素子特性の劣化はほとんど見られな
かった。
【００２１】
【発明の効果】以上説明したように本発明の半導体素子
の製造方法は、大口径のＳｉ基板上に形成された半導体
素子を利用するため、一素子当りの製造価格が大幅に低
減できる上、除去半導体層を選択的に除いてＳｉ基板と
半導体素子部を分離するため、再現性，均一性等の制御
性に優れている効果をもっている。また、従来の機械的
研磨法に比べ、非常に低損傷である。
の製造方法は、大口径のＳｉ基板上に形成された半導体
素子を利用するため、一素子当りの製造価格が大幅に低
減できる上、除去半導体層を選択的に除いてＳｉ基板と
半導体素子部を分離するため、再現性，均一性等の制御
性に優れている効果をもっている。また、従来の機械的
研磨法に比べ、非常に低損傷である。
【図１】本発明の第１の実施例の半導体素子の主な製造
工程を示す要素工程図である。
工程を示す要素工程図である。
【図２】本発明の第２の実施例の半導体素子の主な製造
工程を示す要素工程図である。
工程を示す要素工程図である。
１ Ｓｉ基板 ２ 第１のバッファ層 ３ 第１の層又は除去層 ４ 第２のバッファ層 ５ チャネル層 ６ 低抵抗層 ７ ゲート電極 ８ オーミック電極 ９ フォトレジスト １０ 選択エッチング種 １１ 金属プレート １２ バリア層
Claims (1)
- 【請求項１】シリコン基板上にIII 族及びＶ族からなる
第一の層及び第二の半導体層を連続的に形成し、この第
二の半導体層上に素子を形成した後、湿的あるいは乾的
方法で選択的に第一の層を除去し、シリコン基板と半導
体素子を分離することを特徴とする半導体素子の形成方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298657A JP3055264B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3298657A JP3055264B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136171A true JPH05136171A (ja) | 1993-06-01 |
| JP3055264B2 JP3055264B2 (ja) | 2000-06-26 |
Family
ID=17862578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3298657A Expired - Fee Related JP3055264B2 (ja) | 1991-11-14 | 1991-11-14 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055264B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197357A (ja) * | 1997-09-16 | 1999-04-09 | Tokyo University Of Agriculture And Technology | 半導体素子形成法 |
| JP2009270200A (ja) * | 2008-05-09 | 2009-11-19 | Advanced Optoelectronic Technology Inc | 半導体をその基板から分離する方法 |
-
1991
- 1991-11-14 JP JP3298657A patent/JP3055264B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197357A (ja) * | 1997-09-16 | 1999-04-09 | Tokyo University Of Agriculture And Technology | 半導体素子形成法 |
| US6339010B2 (en) | 1997-09-16 | 2002-01-15 | President Of Tokyo University Of Agriculture & Technology | Semiconductor element forming process having a step of separating film structure from substrate |
| JP2009270200A (ja) * | 2008-05-09 | 2009-11-19 | Advanced Optoelectronic Technology Inc | 半導体をその基板から分離する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3055264B2 (ja) | 2000-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |