JPS59228715A - 選択的エピタキシヤル成長方法 - Google Patents
選択的エピタキシヤル成長方法Info
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- JPS59228715A JPS59228715A JP10283783A JP10283783A JPS59228715A JP S59228715 A JPS59228715 A JP S59228715A JP 10283783 A JP10283783 A JP 10283783A JP 10283783 A JP10283783 A JP 10283783A JP S59228715 A JPS59228715 A JP S59228715A
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- Japan
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- layer
- substrate
- epitaxial growth
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- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（７）発明の技術分野
本発明は、化合物半導体のエピタキシャル成長、より詳
しく述べるならば、ガリウム砒素系の化合物半導体層を
単結晶部分と多結晶部分とからなる層として形成する選
択的エピタキシャル成長方法に関するものである。
しく述べるならば、ガリウム砒素系の化合物半導体層を
単結晶部分と多結晶部分とからなる層として形成する選
択的エピタキシャル成長方法に関するものである。
（イ）技術の背景
ガリウム砒素（以下、θａＡｓと記す）半導体装置、特
に、集積回路においては、各素子を絶縁分離する必要が
ある。このような素子間分離方法として、エツチングに
よって素子形成領域以外を除去した空気層分離法、酸素
をイオン注入法によって素子形成領域以外に打込んで高
抵抗の素子間分離領域を形成する方法およびＧａＡｓエ
ピタキシャル層形成時に素子形成領域以外を多結晶化し
て高抵抗の多結晶ＧａＡｓを素子間分離領域とする方法
がある。本発明は、ＧａＡａ層形成の際に、素子形成領
域の単結晶部分と素子間分離領域の多結晶部分とを選択
的に形成することのできる選択的エピタキシャル成長方
法の改善である。
に、集積回路においては、各素子を絶縁分離する必要が
ある。このような素子間分離方法として、エツチングに
よって素子形成領域以外を除去した空気層分離法、酸素
をイオン注入法によって素子形成領域以外に打込んで高
抵抗の素子間分離領域を形成する方法およびＧａＡｓエ
ピタキシャル層形成時に素子形成領域以外を多結晶化し
て高抵抗の多結晶ＧａＡｓを素子間分離領域とする方法
がある。本発明は、ＧａＡａ層形成の際に、素子形成領
域の単結晶部分と素子間分離領域の多結晶部分とを選択
的に形成することのできる選択的エピタキシャル成長方
法の改善である。
（つ）従来技術と問題点
ＧａＡｓ基板上に所定パターンのマスク膜を、従来、５
ｉ０２ 、 Ｇａ２Ｏ３，Ａｔ２０３又はＡＺＮの絶
縁性材料で形成し、この表面上に分子線エピタキシー法
（ＭＢＥ法）、気相成長法（ＯＶＤ法）又は有機金属化
学的気相成長法（ＭＯＯＶＤ法）によってＧａＡｓ層を
成長させるならば、マスク膜上に高抵抗多結晶ＧａＡｓ
部分がかつマスク膜に覆われていないＧａＡＳ基板表面
上に単結晶ＧａＡｓ部分が形成される。このような材料
のマスク膜は化学的気相成長法（ＯＶＤ法）、スパッタ
リング法又は熱酸化法によって形成するので、均質な膜
とするためにはその厚さが数十ｎｍになってしまう。こ
のようなマスク膜であると、 ＧａＡｓ 層を形成した
ときに、単結晶部分と多結晶部分との境界にマスク膜の
厚さ対応する段差が生じる。このような段差があると、
後工程で素子間の配線、素子分離領域に電極パッドを設
ける場合断線を生じる。また、上述した材料はその熱膨
張係数がＧａＡｓ基板と異なるために後工程での熱処理
によってパターニングしたマスクに歪みを生じ、微細な
パターンが形成出来ない。即ち、選択成長した後、例え
ば電極形成パターンとの間にズレが起こる。
ｉ０２ 、 Ｇａ２Ｏ３，Ａｔ２０３又はＡＺＮの絶
縁性材料で形成し、この表面上に分子線エピタキシー法
（ＭＢＥ法）、気相成長法（ＯＶＤ法）又は有機金属化
学的気相成長法（ＭＯＯＶＤ法）によってＧａＡｓ層を
成長させるならば、マスク膜上に高抵抗多結晶ＧａＡｓ
部分がかつマスク膜に覆われていないＧａＡＳ基板表面
上に単結晶ＧａＡｓ部分が形成される。このような材料
のマスク膜は化学的気相成長法（ＯＶＤ法）、スパッタ
リング法又は熱酸化法によって形成するので、均質な膜
とするためにはその厚さが数十ｎｍになってしまう。こ
のようなマスク膜であると、 ＧａＡｓ 層を形成した
ときに、単結晶部分と多結晶部分との境界にマスク膜の
厚さ対応する段差が生じる。このような段差があると、
後工程で素子間の配線、素子分離領域に電極パッドを設
ける場合断線を生じる。また、上述した材料はその熱膨
張係数がＧａＡｓ基板と異なるために後工程での熱処理
によってパターニングしたマスクに歪みを生じ、微細な
パターンが形成出来ない。即ち、選択成長した後、例え
ば電極形成パターンとの間にズレが起こる。
に）発明の目的
本発明の目的は、単結晶部分と多結晶部分とに段差のほ
とんどないＧａＡｓ層を形成する方法を提供することで
ある。
とんどないＧａＡｓ層を形成する方法を提供することで
ある。
また、本発明の別の目的は、ＧａＡｓ基板上に形成した
マスク膜による上述の間迦の生じないＧａＡｓ 層形成
方法を提供することである。
マスク膜による上述の間迦の生じないＧａＡｓ 層形成
方法を提供することである。
（６）発明の構成
本発明は、ＧａＡＳ基板上のマスク膜を極めて薄いアル
ミニウムカ゛リウム砒素（以下、Ａ＆ＧａＡｓと記す）
又はアルミニウム砒素（以下、ＡＺＡｓ と記す）のエ
ピタキシャル層で悄威し、このエピタキシャル層は酸化
しやすいので大気中にさらしてその表面を酸化してエピ
タキシャル成長方法によってＧａＡＳ Ｎを形成するな
らば、エピタキシャル層のマスク膜上には多結晶ＧａＡ
ｓ部分が、一方、ＧａＡｓ基板上には単結晶ＧａＡｓ部
分が成長することに基づいている。
ミニウムカ゛リウム砒素（以下、Ａ＆ＧａＡｓと記す）
又はアルミニウム砒素（以下、ＡＺＡｓ と記す）のエ
ピタキシャル層で悄威し、このエピタキシャル層は酸化
しやすいので大気中にさらしてその表面を酸化してエピ
タキシャル成長方法によってＧａＡＳ Ｎを形成するな
らば、エピタキシャル層のマスク膜上には多結晶ＧａＡ
ｓ部分が、一方、ＧａＡｓ基板上には単結晶ＧａＡｓ部
分が成長することに基づいている。
マスク膜であるエピタキシャル層はその厚さが２ないし
５１１ｍであるのが好ましく、ＭＢＥ法によって容易に
形成できる。Ａ７ ＧａＡｓおよびＡＺＡｓはその熱膨
張係数が従来の拐料よりもＧａＡｓ基板の熱膨張係数に
近いことおよび上述したようにマスク膜は非常に薄いこ
とによって、熱膨張に起因する従来の間頌点は生じない
。また、マスク膜の厚さが極めて薄いので、当然単結晶
部分と多結晶部分とに段差は生じない。
５１１ｍであるのが好ましく、ＭＢＥ法によって容易に
形成できる。Ａ７ ＧａＡｓおよびＡＺＡｓはその熱膨
張係数が従来の拐料よりもＧａＡｓ基板の熱膨張係数に
近いことおよび上述したようにマスク膜は非常に薄いこ
とによって、熱膨張に起因する従来の間頌点は生じない
。また、マスク膜の厚さが極めて薄いので、当然単結晶
部分と多結晶部分とに段差は生じない。
（至）発明の実施態様例
以下、添付図面を参照して本発明の好ましい実ｆｌｉ態
様例によって本発明を説明する。
様例によって本発明を説明する。
第１図ないし第４図は、本発明に係るＧａＡｓ層の選択
的エピタキシャル成長方法を用いたＧａＡｓ半導体装置
の製造工程を説明するＧａＡｓ半導体装置の概略断面図
である。
的エピタキシャル成長方法を用いたＧａＡｓ半導体装置
の製造工程を説明するＧａＡｓ半導体装置の概略断面図
である。
第１図に示すように、半絶縁性ＧａＡｓ基板１上にＭＢ
Ｅ法によってｋｌ ＧａＡｓエピタキシャルＮ２（厚さ
約２ｎｍ）を形成する。このＡＺ ＧａＡｓエピタキシ
ャルＮ２を所定パターンのマスクｊ俟とするために、通
常のホトエツチング法にしたがって所定パターンのレジ
スト膜６をこのエピタキシャル層２上に形成する。
Ｅ法によってｋｌ ＧａＡｓエピタキシャルＮ２（厚さ
約２ｎｍ）を形成する。このＡＺ ＧａＡｓエピタキシ
ャルＮ２を所定パターンのマスクｊ俟とするために、通
常のホトエツチング法にしたがって所定パターンのレジ
スト膜６をこのエピタキシャル層２上に形成する。
次に、レジスト膜３で密われていない部分のＡＺ Ｇａ
Ａｓエピタキシャル層２を適切なエツチング方法例えば
、７ツ酸（ＩＰ）系をエッチャントとしたエツチング法
で除去して、レジスト膜３を溶剤で除去する（第２図）
。このようにしてＧａＡｓ基板１上で所定パターンのＡ
Ｚ ＧａＡｓエピタキシャル層のマスク膜２が素子間分
層領域に相当するところニ残存している。なお、このホ
トエツチング処理のために分子線エピタキシャル成長装
置からＡＺ ＧａＡｓエピタキシャル層２の付いたＧａ
Ａｓ基板１を取り出してレジスト塗布装置へ入れる際に
、大気中にさらされることになるので、ＡＺＧａＡｓエ
ピタキシャル層２は酸化されてその表面に酸化膜が生じ
ることになる。
Ａｓエピタキシャル層２を適切なエツチング方法例えば
、７ツ酸（ＩＰ）系をエッチャントとしたエツチング法
で除去して、レジスト膜３を溶剤で除去する（第２図）
。このようにしてＧａＡｓ基板１上で所定パターンのＡ
Ｚ ＧａＡｓエピタキシャル層のマスク膜２が素子間分
層領域に相当するところニ残存している。なお、このホ
トエツチング処理のために分子線エピタキシャル成長装
置からＡＺ ＧａＡｓエピタキシャル層２の付いたＧａ
Ａｓ基板１を取り出してレジスト塗布装置へ入れる際に
、大気中にさらされることになるので、ＡＺＧａＡｓエ
ピタキシャル層２は酸化されてその表面に酸化膜が生じ
ることになる。
上述のＡ７ＧａＡｓの代りにＡＺＡｓでもって極めて薄
いエピタキシャル層２を構成することができ、この場合
にも大気中にさらされると容易にその表面が酸化される
。
いエピタキシャル層２を構成することができ、この場合
にも大気中にさらされると容易にその表面が酸化される
。
次に、第６図に示すように、公知のエピタキシャル成長
法（ＭＢＥ法、ＶＩＦＥ法又はＭＯＯＶＤ法）によって
ＧａＡｓをＡＩ ＧａＡｓエピタキシャル層のマスク膜
２上および露出しているＧａＡｓ基板１の表面上に成長
させてＧａＡｓ ＪｆＪ ４を形成する。このときに、
マスク膜２上には（）ａＡｓ多結晶がかつＧａＡｓ基板
１の露出表面上には単結晶が成長するので、ＧａＡｓ
Ｉ曽４は多結晶部分４Ａおよび単結晶部分４Ｂからなる
。そして、上述したようにｋｌ ＧａＡｓエピタキシャ
ル層のマスク膜２は非常に薄いので多結晶部分４Ａと単
結晶部分４Ｂとの境界に段差はほとんどない。
法（ＭＢＥ法、ＶＩＦＥ法又はＭＯＯＶＤ法）によって
ＧａＡｓをＡＩ ＧａＡｓエピタキシャル層のマスク膜
２上および露出しているＧａＡｓ基板１の表面上に成長
させてＧａＡｓ ＪｆＪ ４を形成する。このときに、
マスク膜２上には（）ａＡｓ多結晶がかつＧａＡｓ基板
１の露出表面上には単結晶が成長するので、ＧａＡｓ
Ｉ曽４は多結晶部分４Ａおよび単結晶部分４Ｂからなる
。そして、上述したようにｋｌ ＧａＡｓエピタキシャ
ル層のマスク膜２は非常に薄いので多結晶部分４Ａと単
結晶部分４Ｂとの境界に段差はほとんどない。
このＧａＡｓ単結晶部分４Ｂをバッファ層および動作層
の連続エピタキシャル成長層として形成するならば、第
４図に示すように、単結晶部分４Ｂ上に公知方法でオー
ミック接触のソース電極５Ａ。
の連続エピタキシャル成長層として形成するならば、第
４図に示すように、単結晶部分４Ｂ上に公知方法でオー
ミック接触のソース電極５Ａ。
５・Ｂおよびドレイン電極６Ａ、６Ｂを形成し次にショ
ットキ接触のゲート電極７Ａ、７Ｂを形成して、ＧａＡ
３電界効果トランジスタ（ＦｌｎＴ）を複数作ることが
できる。ＧａＡｓ多結晶部分４Ａは高抵抗であり複数Ｇ
ａＡｓ Ｆ Ｅ Ｔ の素子間分離領域として働く。
ットキ接触のゲート電極７Ａ、７Ｂを形成して、ＧａＡ
３電界効果トランジスタ（ＦｌｎＴ）を複数作ることが
できる。ＧａＡｓ多結晶部分４Ａは高抵抗であり複数Ｇ
ａＡｓ Ｆ Ｅ Ｔ の素子間分離領域として働く。
また、第６図でのＧａＡｓ単結晶部分４ＢをＭＢＥ法に
よって成長させたアンドープＧａＡｓ ＦＪ （厚さ約
６Ｄ Ｏｎｍ ） として形成し、第５図に示すよう
に、このアンドープＧａＡｓ 層上に連続的にＭＢＥ法
によってシリコン（Ｓｌ）を１〜２ＸＩＤ ｃｙｒｔ
ｂドープしたｎ −ＡＺＧａＡｓエピタキシャル層（単
結晶層）９Ｂ（厚さ約８０ ｎｍ ） を形成するこ
とができる。このときのＡＺ ＧａＡｓ層９はＧａＡｓ
多結晶部分４Ａ上のＡＺＧａＡｓ多結晶部分９ＡとＧａ
Ａｓ単結晶部分４Ｂ上のＡｌＧａＡｓ単結晶部分９Ｂと
からなる。次に、ＡＺＧａＡｓ単結晶部分９Ｂ上にオー
ミック接触のソース電極１０Ａ、１０Ｅお、よびドレイ
ンｍ１１１Ａ、１１Ｅを、そしてショットキ接触のゲー
）％極１２Ａ、、１２Ｂを形成することによりヘテロ接
合を有し、二次元電子ガスを利用して高速動作を可能と
した電界効果トランジスタを複数作ることができる。尚
、このヘテト接合全有する電界効果トランジスタとは本
出願人がすでに出願した特許出願（特願昭第５５−８２
０５５号、第５６−６１７１０号、第′５６−６５５４
８号など）にて提案したものであり、ペテロ接合面近く
に発生する二次元電子ガス層１６を電界で制御する電界
効果形トランジスタである。この場合にも、高抵抗なＧ
ａＡｓおよびＡｌＧａＡｓの多結晶部分４Ａおよび９Ａ
か複数のトランジスタの素子間分離領域として働く。
よって成長させたアンドープＧａＡｓ ＦＪ （厚さ約
６Ｄ Ｏｎｍ ） として形成し、第５図に示すよう
に、このアンドープＧａＡｓ 層上に連続的にＭＢＥ法
によってシリコン（Ｓｌ）を１〜２ＸＩＤ ｃｙｒｔ
ｂドープしたｎ −ＡＺＧａＡｓエピタキシャル層（単
結晶層）９Ｂ（厚さ約８０ ｎｍ ） を形成するこ
とができる。このときのＡＺ ＧａＡｓ層９はＧａＡｓ
多結晶部分４Ａ上のＡＺＧａＡｓ多結晶部分９ＡとＧａ
Ａｓ単結晶部分４Ｂ上のＡｌＧａＡｓ単結晶部分９Ｂと
からなる。次に、ＡＺＧａＡｓ単結晶部分９Ｂ上にオー
ミック接触のソース電極１０Ａ、１０Ｅお、よびドレイ
ンｍ１１１Ａ、１１Ｅを、そしてショットキ接触のゲー
）％極１２Ａ、、１２Ｂを形成することによりヘテロ接
合を有し、二次元電子ガスを利用して高速動作を可能と
した電界効果トランジスタを複数作ることができる。尚
、このヘテト接合全有する電界効果トランジスタとは本
出願人がすでに出願した特許出願（特願昭第５５−８２
０５５号、第５６−６１７１０号、第′５６−６５５４
８号など）にて提案したものであり、ペテロ接合面近く
に発生する二次元電子ガス層１６を電界で制御する電界
効果形トランジスタである。この場合にも、高抵抗なＧ
ａＡｓおよびＡｌＧａＡｓの多結晶部分４Ａおよび９Ａ
か複数のトランジスタの素子間分離領域として働く。
（１）発明の効果
本発明に係る選択的エピタキシャル成長方法によって絶
縁分離された菓子をプレーナー構造（表面平坦）で作る
ことができる。
縁分離された菓子をプレーナー構造（表面平坦）で作る
ことができる。
第１図ないし第４図は、本発明に係るＧａＡｓ層の選択
的エピタキシャル成長方法を用いたＧａＡｓ半導体装置
の製造工程での半導体装置の概略断面図であり、 第５図および第６図は、本発明に係るＧａＡｓ Ｊ曽の
選択的エピタキシャル成長方法を用いた別の半導体装置
の製造工程企説明する半導体装置の概略断面図である。 １・・・半絶縁性（）ａＡｓ基板 ２・・・ＡＺ ＧａＡｓエピタキシャル層（マスク膜）
６・・・レジスト膜 ４・・・ＧａＡｓ Ｊ蕾 ４Ａ・・・ＧａＡｓ多結晶部分 ４Ｂ・・・ＧａＡ日単結晶部分 ９ ・Ａ７（）ａＡｓ Ｊ曽 ９Ａ・・・ｋｌ ＧａＡｓ多結晶部分 ９Ｂ・・・ＡｌＧａＡｓ単結晶部分 １０Ａ、１０Ｂ・・・ソース電極 １１Ａ、１１Ｂ・・・ドレイン電極 １２Ａ、１２Ｂ・・・ゲート電極 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 第３図 第４図 第５図 第６図
的エピタキシャル成長方法を用いたＧａＡｓ半導体装置
の製造工程での半導体装置の概略断面図であり、 第５図および第６図は、本発明に係るＧａＡｓ Ｊ曽の
選択的エピタキシャル成長方法を用いた別の半導体装置
の製造工程企説明する半導体装置の概略断面図である。 １・・・半絶縁性（）ａＡｓ基板 ２・・・ＡＺ ＧａＡｓエピタキシャル層（マスク膜）
６・・・レジスト膜 ４・・・ＧａＡｓ Ｊ蕾 ４Ａ・・・ＧａＡｓ多結晶部分 ４Ｂ・・・ＧａＡ日単結晶部分 ９ ・Ａ７（）ａＡｓ Ｊ曽 ９Ａ・・・ｋｌ ＧａＡｓ多結晶部分 ９Ｂ・・・ＡｌＧａＡｓ単結晶部分 １０Ａ、１０Ｂ・・・ソース電極 １１Ａ、１１Ｂ・・・ドレイン電極 １２Ａ、１２Ｂ・・・ゲート電極 特許出願人 富士通株式会社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之 第１図 第２図 第３図 第４図 第５図 第６図
Claims (1)
- ガリウム砒素基体上にアルミニウムガリウム砒−素又Ｌ
ｔフルミニウム砒素エビキシャル層を選択的に形成し、
前記アルミニウムガリウム砒素又はアルミニウム砒素エ
ピタキシャル層を酸′化した後、ガリウム砒素をエピタ
キシャル成長方法で前記アルミニウムガリウム砒素又は
アルミニウム砒素エピタキシャル層および表出した前記
ガリウム砒素基板上に成長させることを特徴とする選択
的エピタキシャル成長方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10283783A JPS59228715A (ja) | 1983-06-10 | 1983-06-10 | 選択的エピタキシヤル成長方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10283783A JPS59228715A (ja) | 1983-06-10 | 1983-06-10 | 選択的エピタキシヤル成長方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59228715A true JPS59228715A (ja) | 1984-12-22 |
Family
ID=14338097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10283783A Pending JPS59228715A (ja) | 1983-06-10 | 1983-06-10 | 選択的エピタキシヤル成長方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59228715A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284554A (ja) * | 1985-10-08 | 1987-04-18 | Agency Of Ind Science & Technol | 半導体装置 |
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
-
1983
- 1983-06-10 JP JP10283783A patent/JPS59228715A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6284554A (ja) * | 1985-10-08 | 1987-04-18 | Agency Of Ind Science & Technol | 半導体装置 |
| JP2011171595A (ja) * | 2010-02-19 | 2011-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法及び化合物半導体装置 |
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