JPH09172165A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH09172165A JPH09172165A JP33230595A JP33230595A JPH09172165A JP H09172165 A JPH09172165 A JP H09172165A JP 33230595 A JP33230595 A JP 33230595A JP 33230595 A JP33230595 A JP 33230595A JP H09172165 A JPH09172165 A JP H09172165A
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- JP
- Japan
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- layer
- semiconductor layer
- gate
- type semiconductor
- electron supply
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Abstract
(57)【要約】
【目的】 電子供給層としてキャリアを高濃度にドープ
できる、挟禁止帯幅のＧａＡｓを使用しても、ゲート耐
圧が劣化することのないようにする。 【構成】 半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓ
バッファ層１１、ｉ−ＩｎＧａＡｓチャネル層１２、ｎ
−ＧａＡｓ電子供給層１３が順次形成されており、その
上にｐ+ −ＧａＡｓゲート２０が形成されている。さら
にソース・ドレイン領域およびゲート２０上には、Ａｕ
Ｇｅ／Ｎｉ／Ａｕからなるオーミック金属電極３０が形
成されている。
できる、挟禁止帯幅のＧａＡｓを使用しても、ゲート耐
圧が劣化することのないようにする。 【構成】 半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓ
バッファ層１１、ｉ−ＩｎＧａＡｓチャネル層１２、ｎ
−ＧａＡｓ電子供給層１３が順次形成されており、その
上にｐ+ −ＧａＡｓゲート２０が形成されている。さら
にソース・ドレイン領域およびゲート２０上には、Ａｕ
Ｇｅ／Ｎｉ／Ａｕからなるオーミック金属電極３０が形
成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、III −Ｖ族化合物
半導体を用いた電界効果トランジスタおよびその製造方
法に関し、特にヘテロ接合を用いた高電子移動度トラン
ジスタ（ＨＥＭＴ）の構造およびその製造方法に関する
ものである。
半導体を用いた電界効果トランジスタおよびその製造方
法に関し、特にヘテロ接合を用いた高電子移動度トラン
ジスタ（ＨＥＭＴ）の構造およびその製造方法に関する
ものである。
【０００２】
【従来の技術】ＧａＡｓ系、ＩｎＰ系III −Ｖ族化合物
半導体を用いたＨＥＭＴに代表されるＭＥＳＦＥＴは、
低雑音の高周波デバイスとして広い用途に採用されてい
る。また、最近ではその低消費電力性が注目され、光通
信用ＩＣとしての用途も考えられている。
半導体を用いたＨＥＭＴに代表されるＭＥＳＦＥＴは、
低雑音の高周波デバイスとして広い用途に採用されてい
る。また、最近ではその低消費電力性が注目され、光通
信用ＩＣとしての用途も考えられている。
【０００３】ＦＥＴを高性能化するためには、たとえば
０．１μｍ程度までゲート長を短くすることが効果的で
ある。しかし現状のデバイス構造では、実際にゲート長
を短くすると、ゲート直下の電界が高くなり電子速度の
オーバーシュートが起こり、短チャネル効果が発生す
る。この短チャネル効果を抑制するためには、電子供給
層を薄層化して、ゲート長と電子供給層厚のアスペクト
比を大きくすることが有効である。
０．１μｍ程度までゲート長を短くすることが効果的で
ある。しかし現状のデバイス構造では、実際にゲート長
を短くすると、ゲート直下の電界が高くなり電子速度の
オーバーシュートが起こり、短チャネル効果が発生す
る。この短チャネル効果を抑制するためには、電子供給
層を薄層化して、ゲート長と電子供給層厚のアスペクト
比を大きくすることが有効である。
【０００４】ところが単純に薄層化しただけでは、チャ
ネルのキャリア濃度が減少してしまい、十分な電流駆動
能力が得られない。これを補う手段として電子供給層に
高濃度ドーピングすることが考えられるが、例えばＡｌ
ＧａＡｓ／ＧａＡｓ系のＨＥＭＴにおいては電子供給層
となるＡｌＧａＡｓのｎ型キャリアの最高ドーピングレ
ベルは２×１０18ｃｍ-3程度であり、高濃度化にも限界
がある。
ネルのキャリア濃度が減少してしまい、十分な電流駆動
能力が得られない。これを補う手段として電子供給層に
高濃度ドーピングすることが考えられるが、例えばＡｌ
ＧａＡｓ／ＧａＡｓ系のＨＥＭＴにおいては電子供給層
となるＡｌＧａＡｓのｎ型キャリアの最高ドーピングレ
ベルは２×１０18ｃｍ-3程度であり、高濃度化にも限界
がある。
【０００５】そこで最近、電子供給層をＡｌＧａＡｓよ
り高濃度ドーピングが可能なＧａＡｓに置き換えたＨＥ
ＭＴが提案されている。この場合、チャネル層には、Ｇ
ａＡｓより禁制帯幅が小さい、Ｉｎx Ｇａ1-x Ａｓ混晶
が多く用いられる（J.J.Rogenberg et al.IEEE Electro
n Device Letters vol.EDL-6 No.10 pp.491-493 1985)
。
り高濃度ドーピングが可能なＧａＡｓに置き換えたＨＥ
ＭＴが提案されている。この場合、チャネル層には、Ｇ
ａＡｓより禁制帯幅が小さい、Ｉｎx Ｇａ1-x Ａｓ混晶
が多く用いられる（J.J.Rogenberg et al.IEEE Electro
n Device Letters vol.EDL-6 No.10 pp.491-493 1985)
。
【０００６】
【発明が解決しようとする課題】上述したＧａＡｓを電
子供給層に用いたデバイスでは、ｎ型キャリアを５×１
０18ｃｍ-3以上にドーピングできるので、従来のＡｌＧ
ａＡｓに比べ膜厚を半分以下に薄くすることが可能であ
る。その一方、ＧａＡｓがＡｌＧａＡｓより禁制帯が小
さいということと高濃度化したことにより、ゲートメタ
ルとの障壁φB が低くなり、ショットキー特性が悪くな
る。その結果、ゲートリークが起こり易くなり、耐圧が
小さくなるという問題が起こる。
子供給層に用いたデバイスでは、ｎ型キャリアを５×１
０18ｃｍ-3以上にドーピングできるので、従来のＡｌＧ
ａＡｓに比べ膜厚を半分以下に薄くすることが可能であ
る。その一方、ＧａＡｓがＡｌＧａＡｓより禁制帯が小
さいということと高濃度化したことにより、ゲートメタ
ルとの障壁φB が低くなり、ショットキー特性が悪くな
る。その結果、ゲートリークが起こり易くなり、耐圧が
小さくなるという問題が起こる。
【０００７】したがって、本発明の課題は、ＧａＡｓな
どの挟禁止帯幅の半導体を電子供給層に用いてもまたそ
のキャリア濃度を高くしても、十分な耐圧を確保できる
ようにすることであり、これにより、電界効果トランジ
スタの高性能化を実現できるようにすることである。
どの挟禁止帯幅の半導体を電子供給層に用いてもまたそ
のキャリア濃度を高くしても、十分な耐圧を確保できる
ようにすることであり、これにより、電界効果トランジ
スタの高性能化を実現できるようにすることである。
【０００８】
【課題を解決するための手段】上記の課題は、チャネル
層上にＧａＡｓなどからなる電子供給層を設け、その上
にｐ型半導体層からなるゲートを設けることによって解
決することができる。
層上にＧａＡｓなどからなる電子供給層を設け、その上
にｐ型半導体層からなるゲートを設けることによって解
決することができる。
【０００９】
【発明の実施の形態】本発明による電界効果トランジス
タは、半絶縁性半導体基板（１０）上にチャネル層（１
２）と、該チャネル層を構成する半導体よりも電子親和
力が小さく禁止帯幅が大きい半導体からなるｎ型の電子
供給層（１３）とが形成され、該電子供給層上の所定の
領域にゲートを構成するｐ型半導体層（２０）が形成さ
れていることを特徴としている。そして、好ましくは、
前記電子供給層はＧａＡｓによって構成される。また、
電子供給層とゲートとの間にＡｌＧａＡｓ等の電子供給
層の材料よりも電子親和力の小さい半導体からなるバリ
ア層を設けることができる。
タは、半絶縁性半導体基板（１０）上にチャネル層（１
２）と、該チャネル層を構成する半導体よりも電子親和
力が小さく禁止帯幅が大きい半導体からなるｎ型の電子
供給層（１３）とが形成され、該電子供給層上の所定の
領域にゲートを構成するｐ型半導体層（２０）が形成さ
れていることを特徴としている。そして、好ましくは、
前記電子供給層はＧａＡｓによって構成される。また、
電子供給層とゲートとの間にＡｌＧａＡｓ等の電子供給
層の材料よりも電子親和力の小さい半導体からなるバリ
ア層を設けることができる。
【００１０】また、本発明による第１の電界効果トラン
ジスタの製造方法は、 半絶縁性半導体基板上にバッファ層となる半導体層
とチャネル層となる高純度半導体層と電子供給層となる
ｎ型半導体層とを順次エピタキシャル成長させる工程
と、 前記ｎ型半導体層上に絶縁膜を形成し、ゲート形成
領域部分の前記絶縁膜をエッチング除去して前記ｎ型半
導体層の表面を露出させる工程と、 前記絶縁膜をマスクとして有機金属気相成長法もし
くは有機金属分子線成長法によりゲートを構成するｐ型
半導体層を選択成長させる工程と、を含むことを特徴と
している。
ジスタの製造方法は、 半絶縁性半導体基板上にバッファ層となる半導体層
とチャネル層となる高純度半導体層と電子供給層となる
ｎ型半導体層とを順次エピタキシャル成長させる工程
と、 前記ｎ型半導体層上に絶縁膜を形成し、ゲート形成
領域部分の前記絶縁膜をエッチング除去して前記ｎ型半
導体層の表面を露出させる工程と、 前記絶縁膜をマスクとして有機金属気相成長法もし
くは有機金属分子線成長法によりゲートを構成するｐ型
半導体層を選択成長させる工程と、を含むことを特徴と
している。
【００１１】また、本発明による第２の電界効果トラン
ジスタの製造方法は、 半絶縁性半導体基板上に、バッファ層となる半導体
層と、チャネル層となる高純度半導体層と、電子供給層
となるｎ型半導体層と、エッチング停止層となる前記ｎ
型半導体層よりも電子親和力の小さい材料からなるスト
ッパ半導体層と、ゲートとなるｐ型半導体層を順次エピ
タキシャル成長させる工程と、 前記ｐ型半導体層上に形成すべきゲートのパターン
を有するレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記ストッパ半導体
層の表面が露出するまで前記ｐ型半導体層を選択エッチ
ングして該ｐ型半導体層をゲートに加工する工程と、を
含むことを特徴としている。
ジスタの製造方法は、 半絶縁性半導体基板上に、バッファ層となる半導体
層と、チャネル層となる高純度半導体層と、電子供給層
となるｎ型半導体層と、エッチング停止層となる前記ｎ
型半導体層よりも電子親和力の小さい材料からなるスト
ッパ半導体層と、ゲートとなるｐ型半導体層を順次エピ
タキシャル成長させる工程と、 前記ｐ型半導体層上に形成すべきゲートのパターン
を有するレジスト膜を形成する工程と、 前記レジスト膜をマスクとして前記ストッパ半導体
層の表面が露出するまで前記ｐ型半導体層を選択エッチ
ングして該ｐ型半導体層をゲートに加工する工程と、を
含むことを特徴としている。
【００１２】上記のように構成された電界効果トランジ
スタにおいては、電子供給層に例えばＧａＡｓを用いる
ことにより、電子供給層のｎ型キャリアの高濃度ドーピ
ングが可能になり、その分膜厚を薄くできる。従ってゲ
ート長を短くしても、アスペクト比を高くでき、短チャ
ネル効果を抑制することができる。また、ＧａＡｓはＡ
ｌＧａＡｓより低抵抗なのでソース抵抗を低減でき、デ
バイス特性を向上させることができる。さらに、ｐ型半
導体をゲートに用いることにより、十分な耐圧を有する
デバイス構造を製造できる。
スタにおいては、電子供給層に例えばＧａＡｓを用いる
ことにより、電子供給層のｎ型キャリアの高濃度ドーピ
ングが可能になり、その分膜厚を薄くできる。従ってゲ
ート長を短くしても、アスペクト比を高くでき、短チャ
ネル効果を抑制することができる。また、ＧａＡｓはＡ
ｌＧａＡｓより低抵抗なのでソース抵抗を低減でき、デ
バイス特性を向上させることができる。さらに、ｐ型半
導体をゲートに用いることにより、十分な耐圧を有する
デバイス構造を製造できる。
【００１３】このデバイス構造は、有機金属気相成長法
もしくは有機金属分子線エピタキシャル法による選択成
長もしくは選択ドライエッチング法により容易に製造す
ることができる。
もしくは有機金属分子線エピタキシャル法による選択成
長もしくは選択ドライエッチング法により容易に製造す
ることができる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の電界
効果トランジスタの断面図である。図１に示すように、
半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓバッファ層
（３００ｎｍ）１１、ｉ−ＩｎＧａＡｓチャネル層（組
成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、１５ｎｍ）１２、ｎ−Ｇａ
Ａｓ電子供給層（２０ｎｍ、５×１０18ｃｍ-3）１３が
順次形成されており、その上にｐ+ −ＧａＡｓゲート
（２００ｎｍ、５×１０19ｃｍ-3）２０が形成されてい
る。さらにソース・ドレイン領域およびｐ+ −ＧａＡｓ
ゲート２０上には、ＡｕＧｅ／Ｎｉ／Ａｕからなるオー
ミック金属電極３０が形成されている。上記構造におい
て、ｐ+ −ＧａＡｓゲート２０のゲート長を０．２μｍ
としてデバイス特性を評価したところ、ｇｍ＝６００ｍ
Ｓ／ｍｍ、Ｒｓ＝０．２Ωｍｍとすぐれた特性を示し
た。また、短チャネル効果はなく、ゲート耐圧も１０Ｖ
と十分大きな値を示した。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例の電界
効果トランジスタの断面図である。図１に示すように、
半絶縁性ＧａＡｓ基板１０上にｉ−ＧａＡｓバッファ層
（３００ｎｍ）１１、ｉ−ＩｎＧａＡｓチャネル層（組
成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、１５ｎｍ）１２、ｎ−Ｇａ
Ａｓ電子供給層（２０ｎｍ、５×１０18ｃｍ-3）１３が
順次形成されており、その上にｐ+ −ＧａＡｓゲート
（２００ｎｍ、５×１０19ｃｍ-3）２０が形成されてい
る。さらにソース・ドレイン領域およびｐ+ −ＧａＡｓ
ゲート２０上には、ＡｕＧｅ／Ｎｉ／Ａｕからなるオー
ミック金属電極３０が形成されている。上記構造におい
て、ｐ+ −ＧａＡｓゲート２０のゲート長を０．２μｍ
としてデバイス特性を評価したところ、ｇｍ＝６００ｍ
Ｓ／ｍｍ、Ｒｓ＝０．２Ωｍｍとすぐれた特性を示し
た。また、短チャネル効果はなく、ゲート耐圧も１０Ｖ
と十分大きな値を示した。
【００１５】［第１の実施例の製造方法］次に、図１に
示した本発明の第１の実施例の製造方法について、その
工程順断面図である図２（ａ）〜（ｄ）を参照して説明
する。まず、図２（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１０上に、分子線成長（ＭＢＥ）法により、ｉ−
ＧａＡｓバッファ層１１を３００ｎｍの膜厚に、Ｉｎ
0.2 Ｇａ0.8 Ａｓの組成のｉ−ＩｎＧａＡｓチャネル層
１２を１５ｎｍの膜厚に、５×１０18ｃｍ-3のキャリア
濃度のｎ−ＧａＡｓ電子供給層１３を２０ｎｍの膜厚に
順次成長させる。
示した本発明の第１の実施例の製造方法について、その
工程順断面図である図２（ａ）〜（ｄ）を参照して説明
する。まず、図２（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１０上に、分子線成長（ＭＢＥ）法により、ｉ−
ＧａＡｓバッファ層１１を３００ｎｍの膜厚に、Ｉｎ
0.2 Ｇａ0.8 Ａｓの組成のｉ−ＩｎＧａＡｓチャネル層
１２を１５ｎｍの膜厚に、５×１０18ｃｍ-3のキャリア
濃度のｎ−ＧａＡｓ電子供給層１３を２０ｎｍの膜厚に
順次成長させる。
【００１６】次に、図２（ｂ）に示すように、熱ＣＶＤ
法により膜厚２００ｎｍのＳｉＯ2膜４０を堆積し、ウ
ェット法またはドライ法によりゲート形成領域のＳｉＯ
2 膜をエッチング除去して開口を形成する。このとき、
エッチング条件を調整して開口側面にテーパが形成され
るようにする。
法により膜厚２００ｎｍのＳｉＯ2膜４０を堆積し、ウ
ェット法またはドライ法によりゲート形成領域のＳｉＯ
2 膜をエッチング除去して開口を形成する。このとき、
エッチング条件を調整して開口側面にテーパが形成され
るようにする。
【００１７】次に、図２（ｃ）に示すように、有機金属
気相成長（ＭＯＶＰＥ）法もしくは有機金属分子線成長
（ＭＯＭＢＥ）法を用いて、ゲート開口部分にｐ+ −Ｇ
ａＡｓゲート２０を選択成長させる。この時、ＭＯＭＢ
Ｅを用いるのであれば、原料としてトリメチルガリウム
（ＴＭＧ）と金属砒素（Ａｓ）を用い、成長温度４５０
℃とすれば、自動的に炭素がドーピングされたｐ+ −Ｇ
ａＡｓを良好な選択性をもって成長させることができ
る。
気相成長（ＭＯＶＰＥ）法もしくは有機金属分子線成長
（ＭＯＭＢＥ）法を用いて、ゲート開口部分にｐ+ −Ｇ
ａＡｓゲート２０を選択成長させる。この時、ＭＯＭＢ
Ｅを用いるのであれば、原料としてトリメチルガリウム
（ＴＭＧ）と金属砒素（Ａｓ）を用い、成長温度４５０
℃とすれば、自動的に炭素がドーピングされたｐ+ −Ｇ
ａＡｓを良好な選択性をもって成長させることができ
る。
【００１８】最後に、図２（ｄ）に示すように、ＳｉＯ
2 膜４０を除去し、オーミック金属電極３０として、合
計膜厚１００ｎｍのＡｕＧｅ／Ｎｉ／Ａｕを蒸着する。
これにより、ｐ+ −ＧａＡｓゲート２０により分離され
たソース・ドレイン電極が自己整合的に形成される。
2 膜４０を除去し、オーミック金属電極３０として、合
計膜厚１００ｎｍのＡｕＧｅ／Ｎｉ／Ａｕを蒸着する。
これにより、ｐ+ −ＧａＡｓゲート２０により分離され
たソース・ドレイン電極が自己整合的に形成される。
【００１９】［第２の実施例］図３は、本発明の第２の
実施例の電界効果トランジスタの断面図である。同図に
おいて、図１に示した第１の実施例の部分と共通する部
分には同一の参照番号が付されているので重複する説明
は省略するが、本実施例においては、ｎ−ＧａＡｓ電子
供給層１３とｐ+ −ＧａＡｓゲート２０との間に、Ｇａ
Ａｓよりも禁制帯幅の大きいＡｌ0.3 Ｇａ0.7 Ａｓから
なるｎ−ＡｌＧａＡｓバリア層（１ｎｍ、２×１０18ｃ
ｍ-3）１４が挿入されている。この構造では、さらに耐
圧を向上させることができた。
実施例の電界効果トランジスタの断面図である。同図に
おいて、図１に示した第１の実施例の部分と共通する部
分には同一の参照番号が付されているので重複する説明
は省略するが、本実施例においては、ｎ−ＧａＡｓ電子
供給層１３とｐ+ −ＧａＡｓゲート２０との間に、Ｇａ
Ａｓよりも禁制帯幅の大きいＡｌ0.3 Ｇａ0.7 Ａｓから
なるｎ−ＡｌＧａＡｓバリア層（１ｎｍ、２×１０18ｃ
ｍ-3）１４が挿入されている。この構造では、さらに耐
圧を向上させることができた。
【００２０】［第２の実施例の製造方法］次に、図３に
示した第２の実施例の製造方法について、その工程順断
面図である図４（ａ）〜（ｄ）を参照して説明する。ま
ず、図４（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に、分子線成長（ＭＢＥ）法により、ｉ−ＧａＡｓ
バッファ層（３００ｎｍ）１１、Ｉｎ0.2 Ｇａ0.8 Ａｓ
からなるｉ−ＩｎＧａＡｓチャネル層（１５ｎｍ）１
２、ｎ−ＧａＡｓ電子供給層（２０ｎｍ、５×１０18ｃ
ｍ-3）１３、Ａｌ0.3 Ｇａ0.7 Ａｓからなるｎ−ＡｌＧ
ａＡｓバリア層（１ｎｍ、２×１０18ｃｍ-3）１４、ｐ
+ −ＧａＡｓ層（２００ｎｍ、５×１０19ｃｍ-3）２１
を順次成長させる。
示した第２の実施例の製造方法について、その工程順断
面図である図４（ａ）〜（ｄ）を参照して説明する。ま
ず、図４（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に、分子線成長（ＭＢＥ）法により、ｉ−ＧａＡｓ
バッファ層（３００ｎｍ）１１、Ｉｎ0.2 Ｇａ0.8 Ａｓ
からなるｉ−ＩｎＧａＡｓチャネル層（１５ｎｍ）１
２、ｎ−ＧａＡｓ電子供給層（２０ｎｍ、５×１０18ｃ
ｍ-3）１３、Ａｌ0.3 Ｇａ0.7 Ａｓからなるｎ−ＡｌＧ
ａＡｓバリア層（１ｎｍ、２×１０18ｃｍ-3）１４、ｐ
+ −ＧａＡｓ層（２００ｎｍ、５×１０19ｃｍ-3）２１
を順次成長させる。
【００２１】次に、図４（ｂ）に示すように、ゲート形
成領域上を覆うようにフォトレジスト膜５０形成する。
次に、図４（ｃ）に示すように、フォトレジスト膜５０
をマスクとしてｐ+ −ＧａＡｓ層２１を活性ガスを用い
たドライ法によりバリア層１４の表面が露出するまでエ
ッチングしてｐ+ −ＧａＡｓゲート２０を形成する。こ
の時、エッチングガスとして、塩素系のガスとフッ素系
のガスの混合気体を用いると、ＡｌＧａＡｓバリア層で
エッチングは自動的に停止する。また、この時エッチン
グ条件を調整してＧａＡｓゲート２０の側面が逆テーパ
状となるようにする。最後に、図４（ｄ）に示すよう
に、フォトレジスト膜５０を除去し、ＡｕＧｅ／Ｎｉ／
Ａｕをオーミック金属電極３０として蒸着すれば、ゲー
トに自己整合されたソース・ドレイン電極を形成するこ
とができる。
成領域上を覆うようにフォトレジスト膜５０形成する。
次に、図４（ｃ）に示すように、フォトレジスト膜５０
をマスクとしてｐ+ −ＧａＡｓ層２１を活性ガスを用い
たドライ法によりバリア層１４の表面が露出するまでエ
ッチングしてｐ+ −ＧａＡｓゲート２０を形成する。こ
の時、エッチングガスとして、塩素系のガスとフッ素系
のガスの混合気体を用いると、ＡｌＧａＡｓバリア層で
エッチングは自動的に停止する。また、この時エッチン
グ条件を調整してＧａＡｓゲート２０の側面が逆テーパ
状となるようにする。最後に、図４（ｄ）に示すよう
に、フォトレジスト膜５０を除去し、ＡｕＧｅ／Ｎｉ／
Ａｕをオーミック金属電極３０として蒸着すれば、ゲー
トに自己整合されたソース・ドレイン電極を形成するこ
とができる。
【００２２】［第３の実施例］図５は、本発明の第３の
実施例の電界効果トランジスタの断面図である。同図に
おいて、図１に示した第１の実施例の部分と共通する部
分には同一の参照番号が付されているので重複する説明
は省略するが、本実施例においては、ｎ−ＧａＡｓ電子
供給層１３上のゲート領域を除く領域上にｎ+ −ＩｎＧ
ａＡｓコンタクト層（組成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、２
００ｎｍ、５×１０18ｃｍ-3）１５が形成されており、
コンタクト層１５に形成されたゲート開口内にＳｉＯ2
膜６０とｐ+ −ＧａＡｓゲート（２００ｎｍ、５×１０
19ｃｍ-3）２０が形成されている。この構成によれば、
ソース・ドレインに係るコンタクト抵抗を低減すること
ができる。
実施例の電界効果トランジスタの断面図である。同図に
おいて、図１に示した第１の実施例の部分と共通する部
分には同一の参照番号が付されているので重複する説明
は省略するが、本実施例においては、ｎ−ＧａＡｓ電子
供給層１３上のゲート領域を除く領域上にｎ+ −ＩｎＧ
ａＡｓコンタクト層（組成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、２
００ｎｍ、５×１０18ｃｍ-3）１５が形成されており、
コンタクト層１５に形成されたゲート開口内にＳｉＯ2
膜６０とｐ+ −ＧａＡｓゲート（２００ｎｍ、５×１０
19ｃｍ-3）２０が形成されている。この構成によれば、
ソース・ドレインに係るコンタクト抵抗を低減すること
ができる。
【００２３】［第３の実施例の製造方法］次に、図５に
示した第３の実施例の製造方法について、その工程順断
面図である図６（ａ）〜（ｄ）を参照して説明する。ま
ず、図６（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に、有機金属気相成長（ＭＯＶＰＥ）法により、ｉ
−ＧａＡｓバッファ層（３００ｎｍ）１１、Ｉｎ0.2 Ｇ
ａ0.8 Ａｓからなるｉ−ＩｎＧａＡｓチャネル層（１５
ｎｍ）１２、ｎ−ＧａＡｓ電子供給層（２０ｎｍ、５×
１０18ｃｍ-3）１３、ｎ+ −ＩｎＧａＡｓコンタクト層
（組成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、３００ｎｍ、５×１０
18ｃｍ -3）１５を順次成長させた後、フォトリソグラフ
ィ法およびドライエッチング法を適用してゲート形成領
域のＩｎＧａＡｓコンタクト層１５を除去してゲート開
口を形成する。
示した第３の実施例の製造方法について、その工程順断
面図である図６（ａ）〜（ｄ）を参照して説明する。ま
ず、図６（ａ）に示すように、半絶縁性ＧａＡｓ基板１
０上に、有機金属気相成長（ＭＯＶＰＥ）法により、ｉ
−ＧａＡｓバッファ層（３００ｎｍ）１１、Ｉｎ0.2 Ｇ
ａ0.8 Ａｓからなるｉ−ＩｎＧａＡｓチャネル層（１５
ｎｍ）１２、ｎ−ＧａＡｓ電子供給層（２０ｎｍ、５×
１０18ｃｍ-3）１３、ｎ+ −ＩｎＧａＡｓコンタクト層
（組成：Ｉｎ0.2 Ｇａ0.8 Ａｓ、３００ｎｍ、５×１０
18ｃｍ -3）１５を順次成長させた後、フォトリソグラフ
ィ法およびドライエッチング法を適用してゲート形成領
域のＩｎＧａＡｓコンタクト層１５を除去してゲート開
口を形成する。
【００２４】次に、図６（ｂ）に示すように、ＣＶＤ法
によりＳｉＯ2 膜６０を１００ｎｍ堆積しエッチバック
を行ってゲート開口の側面にサイドウォールを形成した
後、有機金属気相成長（ＭＯＶＰＥ）法によりｐ+ −Ｇ
ａＡｓ層（３００ｎｍ、５×１０19ｃｍ-3）２１を成長
させる。その後、図６（ｃ）に示すように、エッチバッ
クを行って、ｐ+ −ＧａＡｓゲート２０をゲート開口内
に埋め込む。次に、図６（ｄ）に示すように、ＡｕＧｅ
／Ｎｉ／Ａｕをオーミック金属電極３０として蒸着し、
フォトリソグラフィ法によりパターニングして、ソース
・ドレイン電極を形成する。その後、必要に応じてＳｉ
Ｏ2 膜６０をエッチング除去してもよい。また、第２の
実施例のように、ｎ−ＧａＡｓ電子供給層１３とｐ+ −
ＧａＡｓゲート２０およびｎ+ −ＧａＡｓコンタクト層
１５との間に、ｎ−ＡｌＧａＡｓバリア層を設けるよう
にしてもよい。
によりＳｉＯ2 膜６０を１００ｎｍ堆積しエッチバック
を行ってゲート開口の側面にサイドウォールを形成した
後、有機金属気相成長（ＭＯＶＰＥ）法によりｐ+ −Ｇ
ａＡｓ層（３００ｎｍ、５×１０19ｃｍ-3）２１を成長
させる。その後、図６（ｃ）に示すように、エッチバッ
クを行って、ｐ+ −ＧａＡｓゲート２０をゲート開口内
に埋め込む。次に、図６（ｄ）に示すように、ＡｕＧｅ
／Ｎｉ／Ａｕをオーミック金属電極３０として蒸着し、
フォトリソグラフィ法によりパターニングして、ソース
・ドレイン電極を形成する。その後、必要に応じてＳｉ
Ｏ2 膜６０をエッチング除去してもよい。また、第２の
実施例のように、ｎ−ＧａＡｓ電子供給層１３とｐ+ −
ＧａＡｓゲート２０およびｎ+ −ＧａＡｓコンタクト層
１５との間に、ｎ−ＡｌＧａＡｓバリア層を設けるよう
にしてもよい。
【００２５】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本発明の範囲内において適宜の
変更が可能なものであり、半導体材料として他のIII-Ｖ
族半導体を用いることができ、また膜厚や組成を上記の
例以外の値とすることができる。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された本発明の範囲内において適宜の
変更が可能なものであり、半導体材料として他のIII-Ｖ
族半導体を用いることができ、また膜厚や組成を上記の
例以外の値とすることができる。
【００２６】
【発明の効果】以上説明したように、本発明の電界効果
トランジスタは、電子供給層上にｐ型半導体ゲートを設
けるものであるので、本発明によれば、電子供給層に禁
止帯幅が狭くかつ高キャリア濃度のドーピングが可能な
ＧａＡｓを用いても十分な耐圧を確保することができ
る。したがって、本発明によれば、電子供給層のｎ型キ
ャリアの濃度を上げてその分その膜厚を薄くすることが
でき、ゲート長を短くしてもアスペクト比を高く維持し
て短チャネル効果を抑制することができる。また、Ｇａ
ＡｓはＡｌＧａＡｓより低抵抗なのでソース抵抗を低減
でき、デバイス特性を向上させることができる。
トランジスタは、電子供給層上にｐ型半導体ゲートを設
けるものであるので、本発明によれば、電子供給層に禁
止帯幅が狭くかつ高キャリア濃度のドーピングが可能な
ＧａＡｓを用いても十分な耐圧を確保することができ
る。したがって、本発明によれば、電子供給層のｎ型キ
ャリアの濃度を上げてその分その膜厚を薄くすることが
でき、ゲート長を短くしてもアスペクト比を高く維持し
て短チャネル効果を抑制することができる。また、Ｇａ
ＡｓはＡｌＧａＡｓより低抵抗なのでソース抵抗を低減
でき、デバイス特性を向上させることができる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図３】本発明の第２の実施例を示す断面図。
【図４】本発明の第２の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
【図５】本発明の第３の実施例を示す断面図。
【図６】本発明の第３の実施例の製造方法を説明するた
めの工程順断面図。
めの工程順断面図。
１０ 半絶縁性ＧａＡｓ基板 １１ ｉ−ＧａＡｓバッファ層 １２ ｉ−ＩｎＧａＡｓチャネル層 １３ ｎ−ＧａＡｓ電子供給層 １４ ｎ−ＡｌＧａＡｓバリア層 １５ ｎ+ −ＩｎＧａＡｓコンタクト層 ２０ ｐ+ −ＧａＡｓゲート ２１ ｐ+ −ＧａＡｓ層 ３０ オーミック金属電極 ４０、６０ ＳｉＯ2 膜 ５０ フォトレジスト膜
Claims (5)
- 【請求項１】 III −Ｖ族化合物半導体を用いた電界効
果トランジスタにおいて、半絶縁性半導体基板上にチャ
ネル層と、該チャネル層を構成する半導体よりも電子親
和力が小さく禁止帯幅が大きい半導体からなる電子供給
層とが形成され、該電子供給層上の所定の領域にゲート
を構成するｐ型半導体層が形成されていることを特徴と
する電界効果トランジスタ。 - 【請求項２】 前記電子供給層を構成する半導体がＧａ
Ａｓであることを特徴とする請求項１記載の電界効果ト
ランジスタ。 - 【請求項３】 前記電子供給層と前記ｐ型半導体層の間
に電子供給層を構成する半導体よりも電子親和力の小さ
い材料からなる半導体層が挿入されていることを特徴と
する請求項１記載の電界効果トランジスタ。 - 【請求項４】 （１）半絶縁性半導体基板上にバッファ
層となる半導体層とチャネル層となる高純度半導体層と
電子供給層となるｎ型半導体層とを順次エピタキシャル
成長させる工程と、 （２）前記ｎ型半導体層上に絶縁膜を形成し、ゲート形
成領域部分の前記絶縁膜をエッチング除去して前記ｎ型
半導体層の表面を露出させる工程と、 （３）前記絶縁膜をマスクとして有機金属気相成長法も
しくは有機金属分子線成長法によりゲートを構成するｐ
型半導体層を選択成長させる工程と、を含むことを特徴
とする電界効果トランジスタの製造方法。 - 【請求項５】 （１）半絶縁性半導体基板上に、バッフ
ァ層となる半導体層と、チャネル層となる高純度半導体
層と、電子供給層となるｎ型半導体層と、エッチング停
止層となる前記ｎ型半導体層よりも電子親和力の小さい
材料からなるバリア半導体層と、ゲートとなるｐ型半導
体層と、を順次エピタキシャル成長させる工程と、 （２）前記ｐ型半導体層上に形成すべきゲートのパター
ンを有するレジスト膜を形成する工程と、 （３）前記レジスト膜をマスクとして前記ストッパ半導
体層の表面が露出するまで前記ｐ型半導体層を選択エッ
チングして該ｐ型半導体層をゲートに加工する工程と、
を含むことを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230595A JPH09172165A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33230595A JPH09172165A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172165A true JPH09172165A (ja) | 1997-06-30 |
Family
ID=18253483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33230595A Pending JPH09172165A (ja) | 1995-12-20 | 1995-12-20 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172165A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| KR101452064B1 (ko) * | 2012-05-09 | 2014-10-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 |
| CN106033724A (zh) * | 2015-03-09 | 2016-10-19 | 中国科学院苏州纳米技术与纳米仿生研究所 | Iii族氮化物增强型hemt及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110280A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 接合型電界効果トランジスタ |
| JPH01117070A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 半導体装置 |
-
1995
- 1995-12-20 JP JP33230595A patent/JPH09172165A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110280A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 接合型電界効果トランジスタ |
| JPH01117070A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010116699A1 (ja) * | 2009-04-06 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、半導体基板の判定方法、および電子デバイス |
| US9117892B2 (en) | 2009-04-06 | 2015-08-25 | Sumitomo Chemical Company, Limited | Semiconductor wafer with improved current-voltage linearity |
| KR101452064B1 (ko) * | 2012-05-09 | 2014-10-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 도펀트 층을 갖는 ⅲ-ⅴ 화합물 반도체 디바이스 및 이의 제조 방법 |
| US9685514B2 (en) | 2012-05-09 | 2017-06-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | III-V compound semiconductor device having dopant layer and method of making the same |
| CN106033724A (zh) * | 2015-03-09 | 2016-10-19 | 中国科学院苏州纳米技术与纳米仿生研究所 | Iii族氮化物增强型hemt及其制备方法 |
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