JP2003100774A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 単一正電源動作を可能にしつつ、ゲート長を
効果的に短縮することができる半導体装置およびその製
造方法を提供する。 【解決手段】 電流チャネルを形成するチャネル層１４
と、チャネル層１４上に形成された第１の半導体層１５
とその上に形成され導電性不純物が導入された島状の第
２の半導体層１７と、第２の半導体層上に形成されたゲ
ート電極２１とを有し、ゲート電極２１下における第１
及び第２の半導体層１５，１７にチャネル層１４を流れ
る電流のしきい値を制御する導電性不純物領域２０が形
成され、第２の半導体層に形成された導電性不純物が第
１の半導体層に形成された導電性不純物領域に比して高
濃度である構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、複数の半
導体層の積層構造内部に電荷を高速走行可能に閉じ込め
た半導体装置、例えば高電子移動度トランジスタおよび
その製造方法に関する。

【０００２】

【従来の技術】近年、携帯電話などの移動体通信システ
ムにおいて、端末の小型化及び低消費電力化が強く求め
られている。そのため、それを構成するトランジスタ等
のデバイスにおいても同様な要求がなされている。例え
ば、現在の移動体通信の柱ともいえるデジタルセルラー
用パワーアンプについては、単一正電源の動作が可能
で、かつ低電圧、高効率駆動のものが求められている。

【０００３】現在、パワーアンプ用として実用化されて
いるデバイスの１つに、高電子移動度トランジスタ（Ｈ
ＥＭＴ：High Electron Mobility Transistor ）や、エ
ピタキシャル構造でのある程度の格子不整合を許容し更
に高い電子移動度を実現する擬似格子接合高電子移動度
トランジスタ（ＰＨＥＭＴ：Pseudomorphic HEMT）等が
ある。これは、いずれもヘテロ接合構造を利用して電流
変調を行うものである。

【０００４】図１０に、上記のＰＨＥＭＴの一構成例の
断面図を示す。図１０に示すＰＨＥＭＴは、半絶縁性単
結晶ＧａＡｓよりなる基板３１の上に、不純物が添加さ
れていないＧａＡｓよりなるバッファ層３２を介して、
ＡｌＧａＡｓよりなる第１の障壁層３３と、ＩｎＧａＡ
ｓよりなるチャネル層３４と、ＡｌＧａＡｓよりなる第
２の障壁層３５が順次積層されている。各障壁層３３，
３５は、第１導電型、例えばｎ型の不純物を含むキャリ
ア供給層３３ａ，３５ａと、高抵抗層３３ｂ，３３ｃお
よび３５ｂ，３５ｃをそれぞれ有している。

【０００５】第２の障壁層３５の上には、ｎ型の不純物
を含有するｎ型ＧａＡｓ層３６を介して、絶縁膜３７が
形成されている。絶縁膜３７には開口部が形成されてお
り、当該開口部にｎ型ＧａＡｓ層３６を介してソース電
極３９ａおよびドレイン電極３９ｂが形成されている。
絶縁膜３７の他の開口部には、ゲート電極３８が形成さ
れており、ゲート電極３８に電圧を印加するとソース電
極３９ａとドレイン電極３９ｂとの間を流れる電流が変
調されるようになっている。

【０００６】上記のＰＨＥＭＴでは、一般には、他の構
成例として、第２の障壁層３５の厚さをゲート電極下で
薄くするリセス構造とすることが多く、この場合には、
その直下のチャネル層の領域にはキャリアが空乏化、あ
るいは他のチャネル領域に比べてキャリアが少ない領域
が形成される。

【０００７】このような構造を有するＰＨＥＭＴでは、
ゲート電極３８に正電圧を印加することでチャネル層３
４にキャリアが蓄積され、原理的にショットキー接合型
電界効果トランジスタ（ＭＥＳ−ＦＥＴ：Metal Semico
nductor FET ）に比べて、相互コンダクタンスＧｍのゲ
ート電圧Ｖｇに対する線形性に優れているという特徴を
有している。これは、パワーアンプの高効率化を目指す
上で大きな利点となっている。

【０００８】一方、単一正電源動作に関しては、ゲート
電極直下に第２導電型、例えば、ｐ型の不純物をドーピ
ングすることで、チャネル層の第１導電型の半導体とゲ
ート直下の第２導電型の半導体とのΦｂｉ（ビルトイン
ポテンシャル）を大きくし、正の動作電源のみを用いる
ことを可能とする接合型電界効果トランジスタ（ＪＦＥ
Ｔ：Junction FET）が存在する。また、この時、Φｂｉ
を大きくする為に、第２導電型の不純物をドーピングす
るという手法以外に、ゲート直下の半導体層にチャネル
層よりもバンドギャップの大きい半導体を選択するとい
う手法があり、上記の図１０に示したＰＨＥＭＴはその
手法を採用しているものである。

【０００９】上記のＪＦＥＴとＰＨＥＭＴの利点を組み
合わせた接合型−擬似格子接合高電子移動度トランジス
タ（ＪＰＨＥＭＴ：Junction PHEMT）の一構成例を図１
１に示す。

【００１０】図１１に示すＪＰＨＥＭＴは、半絶縁性単
結晶ＧａＡｓよりなる基板４１の上に、不純物が添加さ
れていないＧａＡｓよりなるバッファ層４２を介して、
ＡｌＧａＡｓよりなる第１の障壁層４３と、ＩｎＧａＡ
ｓよりなるチャネル層４４と、ＡｌＧａＡｓよりなる第
２の障壁壁４５が順次積層されている。各障壁層４３，
４５は、第１導電型（ｎ型）の不純物を含むキャリア供
給層４３ａ，４５ａと、高抵抗層４３ｂ，４３ｃおよび
４５ｂ，４５ｃをそれぞれ有している。

【００１１】第２の障壁層４５の上には、開口を有する
絶縁膜４７が形成されており、当該開口部にソース電極
４９ａおよびドレイン電極４９ｂが形成されている。絶
縁膜４７の他の開口部には、ゲート電極４８が形成され
ており、ゲート直下の第２の障壁層４５内には、第２導
電型（ｐ型）の不純物（Ｚｎ）が導入されたゲート不純
物領域５０が形成されている。上記構成のＪＰＨＥＭＴ
によっても、ゲート電極４８に電圧を印加するとソース
電極４９ａとドレイン電極４９ｂとの間を流れる電流が
変調されることとなる。

【００１２】上記構成のＪＰＨＥＭＴにおいては、ゲー
ト不純物領域５０とチャネル層４４との距離ｄが小さけ
れば小さいほど、チャネル層４４を構成する半導体とゲ
ート直下のゲート不純物領域５０とのΦｂｉ（ビルトイ
ンポテンシャル）を大きくすることができ、正の動作電
源のみを用いることを可能とすることができる。

【００１３】

【発明が解決しようとする課題】しかしながら、図１１
に示すＪＰＨＥＭＴにおいて、第２の障壁層４５にＡｌ
ＧａＡｓを用い、ゲート直下に第２導電型（ｐ型）の不
純物（Ｚｎ）を気相拡散により導入した場合、ＡｌＧａ
Ａｓ層中でのＺｎの拡散係数が大きくＡｌＧａＡｓ層内
でＺｎが速く拡散し、少量のＺｎでＺｎ拡散領域の底面
がチャネル層４４からの距離ｄの深さまで到達してしま
う。このため、第２の障壁層４５にＧａＡｓを用いた場
合に比して、第２の障壁層４５の最表面における第２導
電型不純物（Ｚｎ）濃度が約１／２になってしまい、良
好なオーミック接触が得られないという問題がある。こ
の場合、一般に言われるゲート抵抗が高くなり、パワー
アンプの利得に対して悪い影響を及ぼす。

【００１４】以上のように、Φｂｉを大きくして単一正
電源動作を可能にする為に第２の障壁層４５にバンドギ
ャップの大きなＡｌＧａＡｓ等の半導体を用いつつ、か
つ、ゲート電極との良オーミック接触を実現する為に、
第２の障壁層４５の最表面の第２導電型不純物濃度を高
める事が望まれている。

【００１５】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、単一正電源動作を可能にしつつ、
ゲート抵抗を低減することができる半導体装置およびそ
の製造方法を提供することにある。

【００１６】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、チャネル層と、チャネル層
上に形成された第１の半導体層と、第１の半導体層上に
形成され導電性不純物が導入された島状の第２の半導体
層と、第２の半導体層上に形成されたゲート電極とを有
し、ゲート電極下における第１及び第２の半導体層にチ
ャネル層を流れる電流のしきい値を制御する導電性不純
物領域が形成され、第２の半導体層に形成された導電性
不純物領域は、第１の半導体層に形成された導電性不純
物領域に比して高濃度に導電性不純物が導入されてい
る。

【００１７】例えば、第１の半導体層は、チャネル層を
構成する材料よりバンドギャップの大きい半導体からな
る。

【００１８】例えば、第１の半導体層は、チャネル層に
電荷を供給する第１導電型の不純物を含有するキャリア
供給層を含み、キャリア供給層とゲート電極間における
第１及び第２の半導体層に第２導電型の導電性不純物領
域が形成されている。

【００１９】例えば、チャネル層は、ＩｎＧａＡｓによ
り形成され、第１の半導体層は、ＡｌＧａＡｓにより形
成されている。

【００２０】ゲート電極を挟んで第１の半導体層上に互
いに分離して形成されたソース電極およびドレイン電極
をさらに有する。

【００２１】例えば、チャネル層下に形成され、チャネ
ル層を構成する材料よりバンドギャップの大きい半導体
からなる第３の半導体層をさらに有する。この場合、前
記第３の半導体層は、チャネル層に電荷を供給する第１
導電型の不純物を含有するキャリア供給層を含む。

【００２２】上記の本発明の半導体装置によれば、ゲー
ト電極下における第１および第２の半導体層にチャネル
層を流れる電流のしきい値を制御するための導電性不純
物領域が形成されており、これにより、例えば、この導
電性不純物領域とチャネル層の距離によりチャネル層を
流れる電流のしきい値が制御される。また、第２の半導
体層に形成された導電性不純物領域は、第１の半導体層
に形成された導電性不純物に比して高濃度に導電性不純
物が導入されていることから、ゲート電極との接触抵抗
が有効に低減される。

【００２３】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、チャネル層を形成する工
程と、チャネル層上に第１の半導体層を形成する工程
と、第１の半導体層上に、第１の導電性不純物を含有す
る第２の半導体層を形成する工程と、第２の半導体層の
一部に開口を有するマスク層を形成する工程と、マスク
層をマスクとして、第２および第１の半導体層に第２の
導電性不純物を導入する工程と、少なくとも開口内に露
出した第２の半導体層上にゲート電極を形成する工程と
を有する。

【００２４】好適には、第２の半導体層を形成する工程
において、第１の導電性不純物を添加したエピタキシャ
ル成長法により形成する。

【００２５】好適には、第２および第１の半導体層に第
２の導電性不純物を導入する工程において、気相拡散に
より第２の導電性不純物を導入する。

【００２６】好適には、第１の導電性不純物と第２の導
電性不純物は、同一の材料である。例えば、第１の導電
性不純物と第２の導電性不純物は、Ｚｎを含む。

【００２７】好適には、第１の半導体層を形成する工程
の後、第２の半導体層を形成する工程の前に、第２の半
導体層とのエッチング選択比を有するストッパ層を形成
する工程をさらに有し、第２の半導体層を形成する工程
において、ストッパ層上に第２の半導体層を形成する。

【００２８】好適には、ゲート電極を形成する工程の後
に、このゲート電極をマスクとして、ゲート電極下に形
成されたマスク層および第２の半導体層を残しながら、
他の領域に形成されたマスク層および第２の半導体層を
ストッパ層が露出するまでエッチングにより除去する工
程をさらに有する。

【００２９】好適には、マスク層および第２の半導体層
をエッチングにより除去する工程の後に、ゲート電極を
挟んでストッパ層上に互いに分離してソース電極および
ドレイン電極を形成する工程をさらに有する。

【００３０】例えば、チャネル層を形成する工程におい
て、このチャネル層をＩｎＧａＡｓにより形成し、第１
の半導体層を形成する工程において、この第１の半導体
層をＡｌＧａＡｓにより形成する。

【００３１】上記の本発明の半導体装置の製造方法で
は、チャネル層上に第１の半導体層を形成し、第１の半
導体層上に、第１の導電性不純物を含有する第２の半導
体層を形成し、第２の半導体層の一部に開口を有するマ
スク層を形成し、マスク層をマスクとして第２および第
１の半導体層に第２の導電性不純物を導入し、少なくと
も開口内に露出した第２の半導体層上にゲート電極を形
成している。そして、例えば、第１の導電性不純物を添
加したエピタキシャル成長法により第２の半導体層を形
成することで、この第２の半導体層に、ゲート電極との
接触抵抗を低減させる程度の濃度で第１の導電性不純物
を導入することができる。また、その後に、第２および
第１の半導体層に第２の導電性不純物を気相拡散又はイ
オン注入により導入することで、所定の深さまで第２の
導電性不純物を導入して、当該深さを制御することによ
り、チャネル層を流れる電流のしきい値が制御される。

【００３２】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。

【００３３】図１は、本実施形態に係る半導体装置の一
構成例を示す断面図である。図１に示す半導体装置は、
例えば、半絶縁性の単結晶ＧａＡｓよりなる基板１１の
上に、不純物が添加されていないｕｎｄｏｐｅｄ−Ｇａ
Ａｓよりなるバッファ層１２を介して、ＩＩＩ−Ｖ族化
合物半導体よりなる第１の障壁層１３、チャネル層１４
及び第２の障壁層１５が順次積層されている。

【００３４】第２の障壁層１５の上には後述するエッチ
ングのストッパ層１６が、所要の厚さ、例えば５ｎｍ程
度堆積されており、ストッパ層１６の一部分には島状の
高濃度ゲート不純物層１７が堆積されている。

【００３５】高濃度ゲート不純物層１７の上には、絶縁
膜１８が所要の厚さ、例えば３００ｎｍ程度堆積されて
いる。絶縁膜１８には、開口部１８ａが設けられてお
り、この開口部１８ａを介してゲート電極２１が形成さ
れている。

【００３６】ストッパ層１６およびゲート電極２１を被
覆して、絶縁膜１９が所要の厚さ、例えば３００ｎｍ程
度堆積されている。絶縁膜１９には、ストッパ層１６上
で適当な間隔を空けて２つの開口部１９ａ，１９ｂが設
けられ、この開口部１９ａ，１９ｂにソース電極２２ａ
とドレイン電極２２ｂが形成されている。

【００３７】ゲート電極２１下における高濃度ゲート不
純物層１７、ストッパ層１６および第２の障壁層１５に
は、第２導電型の不純物がドーピングされたゲート不純
物領域２０が形成されている。例えば、ｐ型不純物とし
て亜鉛（Ｚｎ）が、気相拡散によってドーピングされて
いる。

【００３８】以下、各層について詳細に説明する。障壁
層１３，１５は、チャネル層１４を構成する半導体より
も広いバンドギャップを有する半導体で構成されてい
る。例えば、Ａｌ_x Ｇａ_1-x Ａｓ混晶が好ましく、通常
アルミニウム（Ａｌ）の組成比は、ｘ＝０．２〜０．３
である。

【００３９】またこの障壁層１３，１５は、基本的に不
純物を含まない高抵抗層であるが、チャネル層１４から
所要の距離、例えば約２〜４ｎｍ離れた所に、高濃度の
ｎ型不純物を含むキャリア供給層１３ａ，１５ａを有し
ている。

【００４０】ここで、キャリア供給層１３ａ，１５ａ
は、所要の厚さを有し、例えば厚さが約４ｎｍでありｎ
型不純物としてシリコン（Ｓｉ）を所要のドーズ量、例
えば１．０×１０¹²〜２．０×１０¹²／ｃｍ² 程度添加
してある。また、キャリア供給層１３ａ，１５ａとチャ
ネル層１４の間の不純物を添加していない高抵抗層１３
ｂ，１５ｂは、キャリア供給層１３ａ，１５ａより薄い
厚さ、例えば厚さが約２ｎｍとなった構造を有してい
る。

【００４１】チャネル層１４は、ソース電極２２ａとド
レイン電極２２ｂとの間の電流経路であり、障壁層１
３，１５を構成する半導体よりも狭いバンドギャップを
有する半導体により構成されている。例えば、Ｉｎ_x Ｇ
ａ_1-x Ａｓが好ましく、通常Ｉｎの組成比がｘ＝０．１
〜０．２程度の不純物を添加していないｕｎｄｏｐｅｄ
−ＩｎＧａＡｓ混晶により構成される。これにより、チ
ャネル層１４には、第１の障壁層１３のキャリア供給層
１３ａ、及び第２の障壁層１５のキャリア供給層１５ａ
から供給されたキャリアが蓄積されるようになってい
る。

【００４２】ストッパ層１６は、高濃度ゲート不純物層
１７を選択エッチングする時に、エッチングを止める役
割を果たしている。例えば、高濃度ゲート不純物層１７
がＡｌＧａＡｓにより形成されている場合に、ストッパ
層１６はＧａＡｓ、もしくは高濃度ゲート不純物層１７
と組成比の異なるＡｌＧａＡｓであり、さらにゲート電
極との接触抵抗を下げるために、高濃度ゲート不純物層
１７としてＧａＡｓを用いたその時は、ストッパ層１６
はＡｌ組成比がｘ＝約０．５のＡｌ_x Ｇａ_1-xＡｓが好
ましい。

【００４３】高濃度ゲート不純物１７は、チャネル層１
４を構成する半導体よりも広いバンドギャップを有する
半導体層により構成されている。例えばＡｌ_x Ｇａ_1-x
Ａｓが好ましく、アルミニウム（Ａｌ）組成比がｘ＝
０．２〜０．３である。また、高濃度ゲート不純物層１
７は、ｐ型不純物、例えば亜鉛（Ｚｎ）が所要の不純物
濃度、例えば約２×１０¹⁹／ｃｍ³ 以上ドーピングされ
ている。

【００４４】ゲート電極２１は、基板側からチタン（Ｔ
ｉ）、白金（Ｐｔ）および金（Ａｕ）を順次積層した構
成となっている。

【００４５】ソース電極２２ａ及びドレイン電極２２ｂ
は、基板側から金ゲルマニウム（ＡｕＧｅ）、ニッケル
（Ｎｉ）及び金（Ａｕ）を順次積層して合金化したもの
により構成されており、障壁層１５とストッパ層１６を
介してオーミック接触している。

【００４６】次に、上記の本実施形態に係る半導体装置
の製造方法について、図２〜図８を用いて説明する。

【００４７】まず、図２（ａ）に示すように、半絶縁性
の単結晶ＧａＡｓよりなる基板１１の上に、例えばＭＯ
ＣＶＤ（Metal Organic Chemical Vapor Deposotion ）
法により、不純物を添加しないｕｎｄｏｐｅｄ−ＧａＡ
ｓを、所要の厚さ、例えば３〜５μｍ程度エピタキシャ
ル成長させてバッファ層１２を形成する。

【００４８】次に、図２（ｂ）に示すように、バッファ
層１２の上に、例えばＭＯＣＶＤ法により、不純物を添
加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば２０
０ｎｍ程度エピタキシャル成長させて高抵抗層１３ｃを
形成する。

【００４９】次に、図２（ｃ）に示すように、高抵抗層
１３ｃ上に、例えばＭＯＣＶＤ法により、ｎ型不純物と
してシリコンを添加したｎ型ＡｌＧａＡｓを、例えば約
４ｎｍ程度エピタキシャル成長させてキャリア供給層１
３ａを形成する。

【００５０】次に、図３（ｄ）に示すように、キャリア
供給層１３ａ上に、例えばＭＯＣＶＤ法により、不純物
を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば
約２ｎｍ程度エピタキシャル成長させて高抵抗層１３ｂ
を形成する。これにより、高抵抗層１３ｃ、キャリア供
給層１３ａ、高抵抗層１３ｂからなる第１の障壁層１３
が形成される。

【００５１】次に、図３（ｅ）に示すように、第１の障
壁層１３上に、例えはＭＯＣＶＤ法により、不純物を添
加しないｕｎｄｏｐｅｄ−ＩｎＧａＡｓを、例えば１０
ｎｍ程度エピタキシャル成長させて、チャネル層１４を
形成する。

【００５２】次に、図３（ｆ）に示すように、チャネル
層１４上に、例えばＭＯＣＶＤ法により、不純物を添加
しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば約２ｎ
ｍ程度エピタキシャル成長させて高抵抗層１５ｂを形成
する。

【００５３】次に、図４（ｇ）に示すように、高抵抗層
１５ｂ上に、例えばＭＯＣＶＤ法により、ｎ型不純物と
してシリコンを添加したｎ型ＡｌＧａＡｓを、例えば約
４ｎｍ程度エピタキシャル成長させてキャリア供給層１
５ａを形成する。

【００５４】次に、図４（ｈ）に示すように、キャリア
供給層１５ａ上に、例えばＭＯＣＶＤ法により、不純物
を添加しないｕｎｄｏｐｅｄ−ＡｌＧａＡｓを、例えば
約１３０ｎｍ程度エピタキシャル成長させて高抵抗層１
５ｃを形成する。これにより、高抵抗層１５ｃ、キャリ
ア供給層１５ａ、高抵抗層１５ｂからなる第２の障壁層
１５が形成される。

【００５５】次に、図５（ｉ）に示すように、第２の障
壁層１５上に、例えばＭＯＣＶＤ法により、ＧａＡｓを
約１３０ｎｍ程度エピタキシャル成長させて、ストッパ
層１６を形成する。

【００５６】次に、図５（ｊ）に示すように、ストッパ
層１６上に、例えばＭＯＣＶＤ法により、例えば２×１
０¹⁹／ｃｍ³ 以上の高濃度のＺｎを不純物として添加し
てあるｐ型のＡｌＧａＡｓをエピタキシャル成長させ
て、高濃度ゲート不純物用層１７０を形成する。その
後、メサエッチングによりトランジスタを形成する領域
以外のエピタキシャル層を除去する事によって素子間分
離を行う。

【００５７】次に、図６（ｋ）に示すように、高濃度ゲ
ート不純物用層１７０上に、例えばＣＶＤ（Chemical V
apor Deposotion ）法により、窒化珪素膜ＳｉＮを堆積
し絶縁膜（マスク層）１８０を形成する。その後、所定
パターンのレジストをマスクとしてエッチングを行い、
ゲート不純物領域形成の為に、絶縁膜１８０に開口部１
８ａを形成する。

【００５８】次に、図６（ｌ）に示すように、絶縁膜１
８０をマスクとして、ｐ型不純物となる亜鉛Ｚｎを気相
拡散して、絶縁膜１８０の開口部１８ａから亜鉛を拡散
させて、高濃度ゲート不純物用層１７０、ストッパ層１
６、および障壁層１５に、ゲート不純物領域２０を形成
する。または、ｐ型不純物のドーピングをイオン注入で
行うことも可能であるが、この場合、高温熱処理によっ
てドーピングした不純物を活性化させる必要があるの
で、気相拡散の方が好ましい。ここで、気相拡散をする
場合は、時間制御によって拡散深さを制御する。

【００５９】次に、図７（ｍ）に示すように、絶縁膜１
８０の開口部１８ａを含む全面に、ゲートメタルとし
て、Ｔｉ／Ｐｔ／Ａｕをそれぞれ例えば１００ｎｍ／５
０ｎｍ／２２０ｎｍずつ蒸着し、所定パターンのレジス
トをマスクとして、ゲート電極部以外のゲートメタルを
スパッタエッチングしゲート電極２１を形成する。この
とき、ゲート電極２１との接触部には、高濃度ゲート不
純物用層１７０が形成されていることから、トランジス
タのゲート部のメタル／半導体において、良オーミック
接触が実現される。

【００６０】次に、図７（ｎ）に示すように、ゲート電
極部以外における絶縁膜１８０をエッチングし、絶縁膜
１８を形成する。このエッチングは、ｐ型の不純物が導
入されたＡｌＧａＡｓからなる高濃度ゲート不純物用層
１７０が露出するまで行う。

【００６１】次に、図８（ｏ）に示すように、ゲート電
極２１および絶縁膜１８をマスクとして、ストッパ層１
６が露出するまで、高濃度ゲート不純物用層１７０をエ
ッチングして、島状の高濃度ゲート不純物層１７を形成
する。

【００６２】次に、図８（ｐ）に示すように、ゲート電
極２１およびストッパ層１６を被覆して全面に、例えば
ＣＶＤ法により、窒化珪素膜ＳｉＮを堆積して絶縁膜１
９を形成し、レジストを用いたエッチングにより選択的
に除去して、ソース電極形成領域およびドレイン電極形
成領域に開口部１９ａ，１９ｂを設ける。

【００６３】以降の工程としては、当該開口部１９ａ，
１９ｂを含む絶縁膜１９の全面に、例えば金ゲルマニウ
ム合金ＡｕＧｅ、ニッケルＮｉおよび金Ａｕを順次蒸着
してパターニングを行う。続いて、例えば４００℃程度
の熱処理により合金化させソース電極２２ａおよびドレ
イン電極２２ｂを形成し、図１に示した半導体装置を製
造することができる。

【００６４】上記の本実施形態に係る半導体装置および
その製造方法によれば、ゲート電極２１直下に、高濃度
ゲート不純物層１７を基板作成段階で予め用意しておく
事により、不純物を含まない障壁層１５へｐ型不純物を
気相拡散してその上にゲート電極を形成する場合に比し
て、ゲート電極２１と高濃度ゲート不純物層１７間のオ
ーミック接触を良好にし、パワーアンプ用デバイスの特
性を向上させる事ができる。

【００６５】また、ゲート電極２１直下において、気相
拡散によってゲート不純物領域２０の深さを制御して、
当該ゲート不純物領域２０とチャネル層１４との距離ｄ
を制御することで、チャネル層１４を構成する半導体と
ゲート直下のゲート不純物領域２０とのΦｂｉ（ビルト
インポテンシャル）を大きくすることができ、正の動作
電源のみを用いることを可能とすることができる。

【００６６】また、チャネル層１４とゲート電極２１と
の間にチャネル層１４を構成する半導体よりも広いバン
ドギャップを有する半導体よりなる高濃度ゲート不純物
層１７を備えるようにしたので、相互コンダクタンスＧ
ｍおよびゲート・ソース間容量Ｃｇｓのゲート電圧Ｖｇ
に対する依存性が少なく、電力付加効率を高くする事が
できる。以上のように、半導体装置の相互コンダクタン
ス特性を維持したまま、立ち上り電圧Ｖｔｈの制御性を
向上させることが出来る。

【００６７】図９は、本発明の他の実施形態を示す。本
実施形態の半導体装置では、高抵抗層１５ｃ上の全面に
例えば、ｐ型不純物が導入されたＡｌＧａＡｓによるｐ
型半導体領域２５が形成され、ゲート電極２１直下に対
応する部分のｐ型半導体領域２５及び高抵抗層１５ｃに
ｐ型不純物の例えばＺｎが気相拡散され、ゲート不純物
領域２０が形成される。そして、ゲート不純物領域２０
の表面に接続するゲート電極２１が形成され、ゲート電
極２１を挟んでｐ型半導体領域２５上に互いに分離して
ソース電極２２ａおよびドレイン電極２２ｂが形成され
る。ここで、ｐ型半導体領域２５は、ソース電極２２ａ
及びドレイン電極２２ｂとゲート電極２１との間の領域
で空乏化するように膜厚、不純物濃度が設定される。ｐ
型半導体領域は膜厚が薄く形成されるので、ソース電極
２２ａ及びドレイン電極２２ｂ直下では合金化されて
る。その他の構成は、前述の図１と同様であるので対応
する部分に同一符号を付して重複説明を省略する。な
お、ソース電極２２ａおよびドレイン電極２２ｂはｐ型
半導体領域２５上にｎ型ＧａＡｓ層を介して形成するこ
ともできる。製造に際して、ｐ型半導体領域２５は、ｐ
型不純物をドーピングしながらエピタキシャル成長して
形成される。その他の各層、電極の形成は前述の工程と
同様である。

【００６８】図９の本実施形態に係る半導体装置におい
ても、単一正電源動作を可能にしつつ、ゲート抵抗を低
減することができる。その他、図１の実施形態に係る半
導体装置と同様の効果を奏する。本発明の半導体装置
は、上記の実施形態の説明に限定されない。例えば、バ
ッファ層１２、高抵抗層１３ｃ、およびキャリア供給層
１３ａを省略して、シングルヘテロ構造にしてもよい。
ゲート不純物領域２０を形成するための例えばｐ型不純
物としては、亜鉛（Ｚｎ）の他、炭素（Ｃ）を用いるこ
ともできる。

【００６９】また、本発明は、ＧａＡｓ系基板上のみな
らず、ＩｎＰ系基板上にも適応されるものである。例え
ば、基板１１がＩｎＰからなる場合には、バッファ層１
２は不純物を添加しないＩｎＰにより形成し、高抵抗層
（１３ｂ，１３ｃ，１５ｂ，１５ｃ）は不純物を添加し
ないＡｌ_x Ｉｎ_1-x Ａｓ（ｘ＝０．４〜０．５）により
形成し、チャネル層１４は、アンドープのＩｎ_x Ｇａ
_1-x Ａｓ（ｘ＝０．５〜０．６）により形成し、キャリ
ア供給層（１３ａ，１５ａ）はｎ型のＡｌ_x Ｉｎ _1-x Ａ
ｓ（ｘ＝０．４〜０．５）により形成すればよい。そし
て、Ａｌ_X Ｉｎ_{1- X} Ａｓの高抵抗層１３ｃ上にこれとは
Ｉｎの組成比を変えたＡｌＩｎＡｓのストッパ層１６を
形成し、その上に例えばｐ型不純物を含むＡｌＩｎＡｓ
又はＩｎＰの島状の高濃度ゲート不純物層１７を形成す
る。その後、ｐ型不純物としてＺｎ又はＣを例えば気相
拡散によりゲート不純物領域２０を形成する。ＡｌＩｎ
Ａｓ又はＩｎＰの島状の高濃度ゲート不純物層１７に絶
縁膜１８の開口を介して前述と同様のＴｉ／Ｐｔ／Ａｕ
のゲート電極２１を形成し、また、ストッパ層１６上に
前述と同様のＡｕＧｅ、Ｎｉ及びＡｕの積層膜を熱処理
して合金化した層によるソース電極２２ａおよびドレイ
ン電極２２ｂを形成する。その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。

【００７０】

【発明の効果】本発明によれば、単一正電源動作を可能
にしつつ、ゲート抵抗を低減することができる。

【図面の簡単な説明】

【図１】本実施形態に係る半導体装置の一構成例を示す
断面図である。

【図２】本実施形態に係る半導体装置の製造において、
第１の障壁層のキャリア供給層の形成後の断面図であ
る。

【図３】図２に続く、第２の障壁層の高抵抗層の形成後
の断面図である。

【図４】図３に続く、第２の障壁層の形成後の断面図で
ある。

【図５】図４に続く、高濃度ゲート不純物用層の形成後
の断面図である。

【図６】図５に続く、ゲート不純物領域の形成後の断面
図である。

【図７】図６に続く、ゲート電極の形成後の断面図であ
る。

【図８】図７に続く、絶縁膜の形成後の断面図である。

【図９】本実施形態に係る半導体装置の他の構成例を示
す断面図である。

【図１０】従来例に係るＰＨＥＭＴの一構成例を示す断
面図である。

【図１１】従来例に係るＪＰＨＥＭＴの一構成例を示す
断面図である。

【符号の説明】

１１…基板、１２…バッファ層、１３…第１の障壁層、
１３ａ…キャリア供給層、１３ｂ，１３ｃ…高抵抗層、
１４…チャネル層、１５…第２の障壁層、１５ａ…キャ
リア供給層、１５ｂ，１５ｃ…高抵抗層、１６…ストッ
パ層、１７…高濃度ゲート不純物層、１８…絶縁膜、１
９…絶縁膜、２０…ゲート不純物領域、２１…ゲート電
極、２２ａ…ソース電極、２２ｂ…ドレイン電極、２５
…ｐ型半導体層、３１，４１…基板、３２，４２…バッ
ファ層、３３，４３…第１の障壁層、３３ａ，４３ａ…
キャリア供給層、３３ｂ，３３ｃ，４３ｂ，４３ｃ…高
抵抗層、３４，４４…チャネル層、３５，４５…第２の
障壁層、３５ａ，４５ａ…キャリア供給層、３５ｂ，３
５ｃ，４５ｂ，４５ｃ…高抵抗層、３６…キャップ層、
３７，４７…絶縁膜、３８，４８…ゲート電極、３９
ａ，４９ａ…ソース電極、３９ｂ，４９ｂ…ドレイン電
極、５０…ゲート不純物領域

Claims (16)

【特許請求の範囲】
1. 【請求項１】 チャネル層と、前記チャネル層上に形成
   された第１の半導体層と、前記第１の半導体層上に形成
   され導電性不純物が導入された島状の第２の半導体層
   と、前記第２の半導体層上に形成されたゲート電極とを
   有し、 前記ゲート電極下における前記第１および第２の半導体
   層に、前記チャネル層を流れる電流のしきい値を制御す
   る導電性不純物領域が形成され、 前記第２の半導体層に形成された導電性不純物領域は、
   前記第１の半導体層に形成された導電性不純物領域に比
   して高濃度に導電性不純物が導入されていることを特徴
   とする半導体装置。
2. 【請求項２】 前記第１の半導体層は、前記チャネル層
   を構成する材料よりバンドギャップの大きい半導体から
   なることを特徴とする請求項１記載の半導体装置。
3. 【請求項３】 第１の半導体層は、前記チャネル層に電
   荷を供給する第１導電型の不純物を含有するキャリア供
   給層を含み、 前記キャリア供給層と前記ゲート電極間における前記第
   １及び第２の半導体層に第２導電型の前記導電性不純物
   が形成されていることを特徴とする請求項２記載の半導
   体装置。
4. 【請求項４】 前記チャネル層は、ＩｎＧａＡｓにより
   形成され、前記第１の半導体層は、ＡｌＧａＡｓにより
   形成されていることを特徴とする請求項１記載の半導体
   装置。
5. 【請求項５】 前記ゲート電極を挟んで前記第１の半導
   体層上に互いに分離して形成されたソース電極およびド
   レイン電極をさらに有することを特徴とする請求項１記
   載の半導体装置。
6. 【請求項６】 前記チャネル層下に形成され、前記チャ
   ネル層を構成する材料よりバンドギャップの大きい半導
   体からなる第３の半導体層をさらに有することを特徴と
   する請求項３記載の半導体装置。
7. 【請求項７】 前記第３の半導体層は、前記チャネル層
   に電荷を供給する第１導電型の不純物を含有するキャリ
   ア供給層を含むことを特徴とする請求項６記載の半導体
   装置。
8. 【請求項８】 チャネル層を形成する工程と、前記チャ
   ネル層上に、第１の半導体層を形成する工程と、 前記第１の半導体層上に、第１の導電型不純物を含有す
   る第２の半導体層を形成する工程と、 前記第２の半導体層の一部に開口を有するマスク層を形
   成する工程と、 前記マスク層をマスクとして、前記第２および前記第１
   の半導体層に第２の導電型不純物を導入する工程と、 少なくとも前記開口内に露出した前記第２の半導体層上
   にゲート電極を形成する工程とを有することを特徴とす
   る半導体装置の製造方法。
9. 【請求項９】 前記第２の半導体層を形成する工程にお
   いて、前記第１の導電性不純物を添加したエピタキシャ
   ル成長法により形成することを特徴とする請求項８記載
   の半導体装置の製造方法。
10. 【請求項１０】 前記第２および第１の半導体層に前記
    第２の導電性不純物を導入する工程において、気相拡散
    またはイオン注入により前記第２の導電性不純物を導入
    することを特徴とする請求項８記載の半導体装置の製造
    方法。
11. 【請求項１１】 前記第１の導電性不純物と前記第２の
    導電性不純物は、同一の材料であることを特徴とする請
    求項８記載の半導体装置の製造方法。
12. 【請求項１２】 前記第１の導電性不純物と前記第２導
    電性不純物は、Ｚｎを含むことを特徴とする請求項１１
    記載の半導体装置の製造方法。
13. 【請求項１３】 前記第１の半導体層を形成する工程の
    後、前記第２の半導体層を形成する工程の前に、前記第
    ２の半導体層とのエッチング選択比を有するストッパ層
    を形成する工程をさらに有し、 前記第２の半導体層を形成する工程において、前記スト
    ッパ層上に前記第２の半導体層を形成することを特徴と
    する請求項８記載の半導体装置の製造方法。
14. 【請求項１４】 前記ゲート電極を形成する工程の後
    に、当該ゲート電極をマスクとして、当該ゲート電極下
    に形成された前記マスク層および前記第２の半導体層を
    残しながら、他の領域に形成された前記マスク層および
    前記第２の半導体層を前記ストッパ層が露出するまでエ
    ッチングにより除去する工程をさらに有することを特徴
    とする請求項１３記載の半導体装置の製造方法。
15. 【請求項１５】 前記マスク層および前記第２の半導体
    層をエッチングにより除去する工程の後に、前記ゲート
    電極を挟んで前記ストッパ層上に互いに分離してソース
    電極およびドレイン電極を形成する工程をさらに有する
    ことを特徴とする請求項１４記載の半導体装置の製造方
    法。
16. 【請求項１６】 前記チャネル層を形成する工程におい
    て、当該チャネル層をＩｎＧａＡｓにより形成し、 前記第１の半導体層を形成する工程において、当該第１
    の半導体層をＡｌＧａＡｓにより形成することを特徴と
    する請求項８記載の半導体装置の製造方法。