JP2000208754A - 高電荷移動度トランジスタおよびその製造方法 - Google Patents
高電荷移動度トランジスタおよびその製造方法Info
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- JP2000208754A JP2000208754A JP11006946A JP694699A JP2000208754A JP 2000208754 A JP2000208754 A JP 2000208754A JP 11006946 A JP11006946 A JP 11006946A JP 694699 A JP694699 A JP 694699A JP 2000208754 A JP2000208754 A JP 2000208754A
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Abstract
(57)【要約】
【課題】ＨＥＭＴにおいて、占有面積の増大を極力抑制
しながらソース・ドレイン電極と高移動度電荷チャネル
との接続抵抗およびオン抵抗を低減する。 【解決手段】トランジスタのチャネルを形成するために
半導体基板１上に積層された複数の半導体層に、２つの
半導体層（電子走行層３および電子供給層４）を含む。
２つの半導体層３，４間のヘテロ接合近傍に高移動度電
荷チャネル（２ＤＥＧ）が形成される。この複数の半導
体層３〜５の少なくとも一方の側面に、不純物がドーピ
ングされた半導体材料からなるコンタクト半導体層６が
形成されている。コンタクト半導体層６上に、ソースま
たはドレインのオーミック接続層１１が形成されてい
る。
しながらソース・ドレイン電極と高移動度電荷チャネル
との接続抵抗およびオン抵抗を低減する。 【解決手段】トランジスタのチャネルを形成するために
半導体基板１上に積層された複数の半導体層に、２つの
半導体層（電子走行層３および電子供給層４）を含む。
２つの半導体層３，４間のヘテロ接合近傍に高移動度電
荷チャネル（２ＤＥＧ）が形成される。この複数の半導
体層３〜５の少なくとも一方の側面に、不純物がドーピ
ングされた半導体材料からなるコンタクト半導体層６が
形成されている。コンタクト半導体層６上に、ソースま
たはドレインのオーミック接続層１１が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体層内
部に電荷を高速走行可能に閉じ込めた高電荷移動度トラ
ンジスタおよびその製造方法に関する。
部に電荷を高速走行可能に閉じ込めた高電荷移動度トラ
ンジスタおよびその製造方法に関する。
【０００２】
【従来の技術】図１１に、従来の高電子移動度トランジ
スタ（ＨＥＭＴ）の概略構成を断面図で示す。この従来
のＨＥＭＴでは、半絶縁性ＧａＡｓ基板１００上に、電
子走行層（アンドープのＧａＡｓ）１０１、電子供給層
（ｎ−ＡｌＧａＡｓ）１０２およびバリア層（アンドー
プのＡｌＧａＡｓまたは低濃度のｎ−ＡｌＧａＡｓ）１
０３をエピタキシャル成長させ、バリア層１０３内の表
面領域に必要に応じてｐ型ゲート不純物領域１０４が形
成され、ゲート不純物領域１０４上にゲート電極１０５
が形成されている。また、ゲート電極１０５から離反す
る２方向に離れて、バリア層１０４上にキャップ層（ｎ
+ ＧａＡｓ）１０６ａ，１０６ｂをエピタキシャル成長
させ、対応するキャップ層上にそれぞれソースのオーミ
ック接続層１０７ａと、ドレインのオーミック接続層１
０７ｂとを形成している。このＨＥＭＴでは、主に、微
細化にともなって近くなるゲートとソースまたはドレイ
ンとの間の耐圧を確保する目的でバリア層１０３が設け
られ、また、バリア層１０３介在による接続抵抗を少し
でも低減するために、各オーミック接続層下にキャップ
層１０６ａ，１０６ｂが設けてある。
スタ（ＨＥＭＴ）の概略構成を断面図で示す。この従来
のＨＥＭＴでは、半絶縁性ＧａＡｓ基板１００上に、電
子走行層（アンドープのＧａＡｓ）１０１、電子供給層
（ｎ−ＡｌＧａＡｓ）１０２およびバリア層（アンドー
プのＡｌＧａＡｓまたは低濃度のｎ−ＡｌＧａＡｓ）１
０３をエピタキシャル成長させ、バリア層１０３内の表
面領域に必要に応じてｐ型ゲート不純物領域１０４が形
成され、ゲート不純物領域１０４上にゲート電極１０５
が形成されている。また、ゲート電極１０５から離反す
る２方向に離れて、バリア層１０４上にキャップ層（ｎ
+ ＧａＡｓ）１０６ａ，１０６ｂをエピタキシャル成長
させ、対応するキャップ層上にそれぞれソースのオーミ
ック接続層１０７ａと、ドレインのオーミック接続層１
０７ｂとを形成している。このＨＥＭＴでは、主に、微
細化にともなって近くなるゲートとソースまたはドレイ
ンとの間の耐圧を確保する目的でバリア層１０３が設け
られ、また、バリア層１０３介在による接続抵抗を少し
でも低減するために、各オーミック接続層下にキャップ
層１０６ａ，１０６ｂが設けてある。
【０００３】図１１に示すように、動作電流はドレイン
側のオーミック接続層１０７ｂから、キャップ層１０６
ｂ、バリア層１０３、電子供給層１０２を通って、電子
走行層１０１の表面に形成された２次元電子ガス（２Ｄ
ＥＧ）の層に注入され、また、２次元電子ガス（２ＤＥ
Ｇ）から出るときも、ドレイン側と同様な構造の積層構
造を通ってソースのオーミック接続層１０７ａに抜け
る。したがって、この構造のＨＥＭＴでは、動作電流経
路が必ず高抵抗なバリア層１０３を２度通過し、このた
め、トランジスタのオン抵抗Ｒｏｎを下げることが難し
い。
側のオーミック接続層１０７ｂから、キャップ層１０６
ｂ、バリア層１０３、電子供給層１０２を通って、電子
走行層１０１の表面に形成された２次元電子ガス（２Ｄ
ＥＧ）の層に注入され、また、２次元電子ガス（２ＤＥ
Ｇ）から出るときも、ドレイン側と同様な構造の積層構
造を通ってソースのオーミック接続層１０７ａに抜け
る。したがって、この構造のＨＥＭＴでは、動作電流経
路が必ず高抵抗なバリア層１０３を２度通過し、このた
め、トランジスタのオン抵抗Ｒｏｎを下げることが難し
い。
【０００４】たとえば特開平７−１４２７０６号公報に
は、浅いオーミックコンタクトを形成するためにオーミ
ック接続層を、直接、２次元電子ガス（２ＤＥＧ）が表
出するエピタキシャル成長層端面に接触させたＨＥＭＴ
が開示されている。図１２に、この公報に記載されたＨ
ＥＭＴを断面図で示す。
は、浅いオーミックコンタクトを形成するためにオーミ
ック接続層を、直接、２次元電子ガス（２ＤＥＧ）が表
出するエピタキシャル成長層端面に接触させたＨＥＭＴ
が開示されている。図１２に、この公報に記載されたＨ
ＥＭＴを断面図で示す。
【０００５】このＨＥＭＴでは、ＧａＡｓ活性層（電子
走行層）１１０、ＡｌＧａＡｓスペーサ層１１１、ｎ型
ＡｌＧａＡｓバリア層１１２およびＧａＡｓキャップ層
１１３からなるヘテロ構造を有し、ＧａＡｓキャップ層
１１３上にゲート電極１１４が形成されている。ヘテロ
構造は、そのソースおよびドレイン端がメサエッチング
等で隣接トランジスタと分離され、ソース端面およびド
レイン端面が順テーパに形成されている。そして、この
順テーパのソース端面またはドレイン端面とメサエッチ
ング底面とを覆って、Ｐｄ層またはＰｄが過剰なＧｅ層
を５０ｎｍほど形成し、約３５０℃のアニーリングを行
って、オーミック接続層１１５を形成している。このと
き、Ｇｅが点線の領域まで拡散し、２次元電子ガス（２
ＤＥＧ）の層と良好なコンタクトが得られる。
走行層）１１０、ＡｌＧａＡｓスペーサ層１１１、ｎ型
ＡｌＧａＡｓバリア層１１２およびＧａＡｓキャップ層
１１３からなるヘテロ構造を有し、ＧａＡｓキャップ層
１１３上にゲート電極１１４が形成されている。ヘテロ
構造は、そのソースおよびドレイン端がメサエッチング
等で隣接トランジスタと分離され、ソース端面およびド
レイン端面が順テーパに形成されている。そして、この
順テーパのソース端面またはドレイン端面とメサエッチ
ング底面とを覆って、Ｐｄ層またはＰｄが過剰なＧｅ層
を５０ｎｍほど形成し、約３５０℃のアニーリングを行
って、オーミック接続層１１５を形成している。このと
き、Ｇｅが点線の領域まで拡散し、２次元電子ガス（２
ＤＥＧ）の層と良好なコンタクトが得られる。
【０００６】この従来のＨＥＭＴでは、Ｐｄ等からなる
オーミック接続層１１５を２次元電子ガス（２ＤＥＧ）
の層と直接、接続させることから、オン抵抗Ｒｏｎは小
さいと予想される。
オーミック接続層１１５を２次元電子ガス（２ＤＥＧ）
の層と直接、接続させることから、オン抵抗Ｒｏｎは小
さいと予想される。
【０００７】
【発明が解決しようとする課題】しかし、オーミック接
続層１１５を薄く形成する必要から、Ｐｄ等の蒸着材料
のカバレッジを良くするために、ヘテロ構造のパターン
ニングにメサエッチングを用いている。したがって、こ
の従来のＨＥＭＴでは、どうしてもメサエッチング箇所
の占有面積が大きくなり、高集積化に適さないという不
利益が生じていた。
続層１１５を薄く形成する必要から、Ｐｄ等の蒸着材料
のカバレッジを良くするために、ヘテロ構造のパターン
ニングにメサエッチングを用いている。したがって、こ
の従来のＨＥＭＴでは、どうしてもメサエッチング箇所
の占有面積が大きくなり、高集積化に適さないという不
利益が生じていた。
【０００８】本発明の目的は、占有面積の増大を極力抑
制しながらソース・ドレイン電極と高移動度電荷チャネ
ルとの接続抵抗を低減できる構造の高電荷移動度トラン
ジスタと、その製造方法を提供することにある。
制しながらソース・ドレイン電極と高移動度電荷チャネ
ルとの接続抵抗を低減できる構造の高電荷移動度トラン
ジスタと、その製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明に係る半導体装置
の高電荷移動度トランジスタは、トランジスタのチャネ
ルを形成するために半導体基板上に積層された複数の半
導体層内で２つの半導体層間のヘテロ接合近傍に高移動
度電荷チャネルが形成され、上記複数の半導体層上にゲ
ート電極を有する高電荷移動度トランジスタであって、
不純物がドーピングされた半導体材料からなるコンタク
ト半導体層が、上記複数の半導体層の少なくとも一方の
側面に形成され、上記コンタクト半導体層上に、ソース
電極またはドレイン電極がオーミック接続層を介して形
成されている。
の高電荷移動度トランジスタは、トランジスタのチャネ
ルを形成するために半導体基板上に積層された複数の半
導体層内で２つの半導体層間のヘテロ接合近傍に高移動
度電荷チャネルが形成され、上記複数の半導体層上にゲ
ート電極を有する高電荷移動度トランジスタであって、
不純物がドーピングされた半導体材料からなるコンタク
ト半導体層が、上記複数の半導体層の少なくとも一方の
側面に形成され、上記コンタクト半導体層上に、ソース
電極またはドレイン電極がオーミック接続層を介して形
成されている。
【００１０】好適には、上記２つの半導体層は、不純物
がドーピングされていない電子走行層、および、当該電
子走行層より電子親和力が小さい材料からなり、ｎ型不
純物がドーピングされた電子供給層であり、上記電子供
給層上に、上記電子供給層と同じ種類の材料からなり電
子供給層より不純物濃度が低いバリア層が形成され、上
記バリア層上に上記ゲート電極が形成されている。好適
には、上記２つの半導体層は、不純物がドーピングされ
ていない電子走行層、および、当該電子走行層より電子
親和力が小さい材料からなり、ｎ型不純物がドーピング
された電子供給層であり、上記コンタクト半導体層は、
上記電子走行層と同じ種類の材料からなり電子供給層よ
り高濃度にｎ型不純物がドーピングされている。
がドーピングされていない電子走行層、および、当該電
子走行層より電子親和力が小さい材料からなり、ｎ型不
純物がドーピングされた電子供給層であり、上記電子供
給層上に、上記電子供給層と同じ種類の材料からなり電
子供給層より不純物濃度が低いバリア層が形成され、上
記バリア層上に上記ゲート電極が形成されている。好適
には、上記２つの半導体層は、不純物がドーピングされ
ていない電子走行層、および、当該電子走行層より電子
親和力が小さい材料からなり、ｎ型不純物がドーピング
された電子供給層であり、上記コンタクト半導体層は、
上記電子走行層と同じ種類の材料からなり電子供給層よ
り高濃度にｎ型不純物がドーピングされている。
【００１１】この高電荷移動度トランジスタは、複数の
半導体層（ヘテロ構造）の側面にコンタクト半導体層が
形成され、その上面にオーミック接続層が設けられてい
る。したがって、動作電流経路に高抵抗なバリア層が介
在することがないことから、オン抵抗が小さい。コンタ
クト半導体層は導電性半導体材料からなりヘテロ構造の
上面まで延びていることから、この部分でオーミック接
触が可能であり、半導体材料を深くまでエッチングによ
り掘り下げる必要がない。したがって、コンタクト半導
体層を設けて動作電流をバリア層の外に迂回させても、
その占有面積の増大は殆どない。
半導体層（ヘテロ構造）の側面にコンタクト半導体層が
形成され、その上面にオーミック接続層が設けられてい
る。したがって、動作電流経路に高抵抗なバリア層が介
在することがないことから、オン抵抗が小さい。コンタ
クト半導体層は導電性半導体材料からなりヘテロ構造の
上面まで延びていることから、この部分でオーミック接
触が可能であり、半導体材料を深くまでエッチングによ
り掘り下げる必要がない。したがって、コンタクト半導
体層を設けて動作電流をバリア層の外に迂回させても、
その占有面積の増大は殆どない。
【００１２】一方、本発明の他の高電荷移動度トランジ
スタでは、上記コンタクト半導体層を、上記２つの半導
体層のうち上記高移動度電荷チャネルが形成される半導
体層を構成する半導体材料より禁制帯幅が大きい半導体
材料から構成させてもよい。
スタでは、上記コンタクト半導体層を、上記２つの半導
体層のうち上記高移動度電荷チャネルが形成される半導
体層を構成する半導体材料より禁制帯幅が大きい半導体
材料から構成させてもよい。
【００１３】コンタクト半導体層と半導体層（電子走行
層）とを接触させると、両者の禁制帯幅の差によりヘテ
ロ界面における伝導帯に所定のポテンシャルでバンド不
連続が生じる。動作時の電圧印加により、コンタクト半
導体層側から注入された電子は、このヘテロ界面を通過
する間にバンド不連続量に応じた所定のエネルギーを得
る。このため、ヘテロ界面通過後の電子は、高い初速度
を得て高移動度電荷チャネル内に勢いよく注入され、チ
ャネル内の電子走行時間が短くなる。
層）とを接触させると、両者の禁制帯幅の差によりヘテ
ロ界面における伝導帯に所定のポテンシャルでバンド不
連続が生じる。動作時の電圧印加により、コンタクト半
導体層側から注入された電子は、このヘテロ界面を通過
する間にバンド不連続量に応じた所定のエネルギーを得
る。このため、ヘテロ界面通過後の電子は、高い初速度
を得て高移動度電荷チャネル内に勢いよく注入され、チ
ャネル内の電子走行時間が短くなる。
【００１４】本発明に係る高電荷移動度トランジスタの
製造方法は、内部の２つの半導体層間のヘテロ接合近傍
に高移動度電荷チャネルが形成される複数の半導体層
を、半導体基板上にエピタキシャル成長させる工程と、
不純物がドーピングされた半導体材料からなるコンタク
ト半導体層を、上記複数の半導体層の少なくとも一方の
側面にエピタキシャル成長させる工程と、上記複数の半
導体層上に、ゲート電極を形成する工程と、上記コンタ
クト半導体層上に、ソース電極またはドレイン電極をオ
ーミック接続層を介して形成する工程とを含む。
製造方法は、内部の２つの半導体層間のヘテロ接合近傍
に高移動度電荷チャネルが形成される複数の半導体層
を、半導体基板上にエピタキシャル成長させる工程と、
不純物がドーピングされた半導体材料からなるコンタク
ト半導体層を、上記複数の半導体層の少なくとも一方の
側面にエピタキシャル成長させる工程と、上記複数の半
導体層上に、ゲート電極を形成する工程と、上記コンタ
クト半導体層上に、ソース電極またはドレイン電極をオ
ーミック接続層を介して形成する工程とを含む。
【００１５】好適には、上記複数の半導体層を形成する
工程では、当該複数の半導体層を形成する箇所で開口す
るマスク層を半導体基板上に形成し、上記マスク層の開
口部より表出した半導体基板部分上に、上記複数の半導
体層の各構成層を順にエピタキシャル成長させ、上記コ
ンタクト半導体層を形成する工程では、上記複数の半導
体層の少なくとも上面を覆うマスク層を形成し、上記マ
スク層に覆われていない複数の半導体層の少なくとも一
方側面に、上記コンタクト半導体層をエピタキシャル成
長させる。
工程では、当該複数の半導体層を形成する箇所で開口す
るマスク層を半導体基板上に形成し、上記マスク層の開
口部より表出した半導体基板部分上に、上記複数の半導
体層の各構成層を順にエピタキシャル成長させ、上記コ
ンタクト半導体層を形成する工程では、上記複数の半導
体層の少なくとも上面を覆うマスク層を形成し、上記マ
スク層に覆われていない複数の半導体層の少なくとも一
方側面に、上記コンタクト半導体層をエピタキシャル成
長させる。
【００１６】この高電荷移動度トランジスタの製造方法
では、選択エピタキシャル成長を用いてコンタクト半導
体層を形成するため、バリア層上にキャップ層を形成し
てパターンニングする従来の方法と比較しても、殆ど工
程数は変わらない。
では、選択エピタキシャル成長を用いてコンタクト半導
体層を形成するため、バリア層上にキャップ層を形成し
てパターンニングする従来の方法と比較しても、殆ど工
程数は変わらない。
【００１７】
【発明の実施の形態】第１実施形態 図１は、本発明の実施形態に係る高電子移動度トランジ
スタ（ＨＥＭＴ）の断面図である。このＨＥＭＴにおい
て、ＧａＡｓ等の半絶縁性半導体基板１上に、開口部２
ａを有する酸化シリコン膜２が形成されている。開口部
２ａにより表出した半導体基板部分上に、３つの半導体
層、すなわち電子走行層３、電子供給層４およびバリア
層５が、それぞれ選択エピタキシャル成長法により形成
されている。
スタ（ＨＥＭＴ）の断面図である。このＨＥＭＴにおい
て、ＧａＡｓ等の半絶縁性半導体基板１上に、開口部２
ａを有する酸化シリコン膜２が形成されている。開口部
２ａにより表出した半導体基板部分上に、３つの半導体
層、すなわち電子走行層３、電子供給層４およびバリア
層５が、それぞれ選択エピタキシャル成長法により形成
されている。
【００１８】３つの半導体層は、たとえば、電子走行層
３がアンドープのＧａＡｓ、電子供給層４がＳｉをドー
ピングしたｎ型のＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜
０．３）、バリア層５がアンドープのＡｌX Ｇａ1-X Ａ
ｓから、それぞれ構成されている。電子供給層４と電子
走行層３では材料に電子親和力差があり、かつ、電子供
給層４にｎ型不純物（ドナー）が導入されて電子走行層
３との間に仕事関数差があることから、熱平衡における
ヘテロ接合面でのエネルギー不連続箇所にバンドの曲が
りが生じる。電子供給層側のドナーから生じた電子が電
子走行層３内に移動し、電子供給層４内の端部でドナー
が空乏化するためである。電子走行層３内の電子は極め
て薄い範囲で２次元的に分布するため、“２次元電子ガ
ス（２ＤＥＧ）”と称され、その発生母体であるドナー
と空間的に分離される結果、不純物散乱等の影響を免れ
て極めて高速に移動できる。この２次元電子ガス（２Ｄ
ＥＧ）の層を、本発明では“高移動度電荷チャネル”と
いう。
３がアンドープのＧａＡｓ、電子供給層４がＳｉをドー
ピングしたｎ型のＡｌX Ｇａ1-X Ａｓ（ｘ＝０．２〜
０．３）、バリア層５がアンドープのＡｌX Ｇａ1-X Ａ
ｓから、それぞれ構成されている。電子供給層４と電子
走行層３では材料に電子親和力差があり、かつ、電子供
給層４にｎ型不純物（ドナー）が導入されて電子走行層
３との間に仕事関数差があることから、熱平衡における
ヘテロ接合面でのエネルギー不連続箇所にバンドの曲が
りが生じる。電子供給層側のドナーから生じた電子が電
子走行層３内に移動し、電子供給層４内の端部でドナー
が空乏化するためである。電子走行層３内の電子は極め
て薄い範囲で２次元的に分布するため、“２次元電子ガ
ス（２ＤＥＧ）”と称され、その発生母体であるドナー
と空間的に分離される結果、不純物散乱等の影響を免れ
て極めて高速に移動できる。この２次元電子ガス（２Ｄ
ＥＧ）の層を、本発明では“高移動度電荷チャネル”と
いう。
【００１９】酸化シリコン膜２上に突出した３つの半導
体層３〜５の両側面に、たとえば、Ｓｉ等のｎ型不純物
が導入されたＧａＡｓからなるコンタクト半導体層６が
それぞれ形成されている。このコンタクト半導体層６
は、オン抵抗低減のために設けられたもので、バリア層
５上に形成される従来のキャップ層に相当するものであ
る。コンタクト半導体層６は、ヘテロ接合障壁を設けな
いで電子を流れやすくする意味では、電子走行層３と同
じ材料が望ましい。また、コンタクト半導体層６の不純
物濃度は、導電率を上げるために電子供給層４より高い
ことが望ましい。
体層３〜５の両側面に、たとえば、Ｓｉ等のｎ型不純物
が導入されたＧａＡｓからなるコンタクト半導体層６が
それぞれ形成されている。このコンタクト半導体層６
は、オン抵抗低減のために設けられたもので、バリア層
５上に形成される従来のキャップ層に相当するものであ
る。コンタクト半導体層６は、ヘテロ接合障壁を設けな
いで電子を流れやすくする意味では、電子走行層３と同
じ材料が望ましい。また、コンタクト半導体層６の不純
物濃度は、導電率を上げるために電子供給層４より高い
ことが望ましい。
【００２０】たとえば窒化シリコンからなる絶縁膜７
が、バリア層５およびコンタクト半導体層６の表面を覆
って成膜されている。窒化シリコン膜７のバリア層５上
の箇所にゲート開口部７ａが形成され、この開口部７ａ
により表出するバリア層５の表面領域に、ｐ型のゲート
不純物領域８が形成されている。また、ゲート開口部７
ａ内から窒化シリコン膜７上にかけて、たとえばＴｉ／
Ｐｔ／Ａｕ等からゲート電極９が形成されている。ゲー
ト電極９に印加する電圧により、ゲート不純物領域８を
介して２次元電子ガス（２ＤＥＧ）濃度が変調される。
ゲート電極９上に、たとえば窒化シリコンからなる絶縁
膜１０が成膜されている。
が、バリア層５およびコンタクト半導体層６の表面を覆
って成膜されている。窒化シリコン膜７のバリア層５上
の箇所にゲート開口部７ａが形成され、この開口部７ａ
により表出するバリア層５の表面領域に、ｐ型のゲート
不純物領域８が形成されている。また、ゲート開口部７
ａ内から窒化シリコン膜７上にかけて、たとえばＴｉ／
Ｐｔ／Ａｕ等からゲート電極９が形成されている。ゲー
ト電極９に印加する電圧により、ゲート不純物領域８を
介して２次元電子ガス（２ＤＥＧ）濃度が変調される。
ゲート電極９上に、たとえば窒化シリコンからなる絶縁
膜１０が成膜されている。
【００２１】窒化シリコン膜７，１０のコンタクト半導
体層６上の２箇所に、ソース開口部７ｂまたはドレイン
開口部７ｃが形成され、これらの開口部７ｂ，７ｃによ
り表出するコンタクト半導体層６上それぞれに、たとえ
ばＡｕＧｅ／Ｎｉからなるオーミック接続層１１が形成
されている。少なくともオーミック接続層１１とコンタ
クト半導体層６との界面に加熱により合金化領域６ａが
形成され、これにより、オーミックコンタクトが達成さ
れている。
体層６上の２箇所に、ソース開口部７ｂまたはドレイン
開口部７ｃが形成され、これらの開口部７ｂ，７ｃによ
り表出するコンタクト半導体層６上それぞれに、たとえ
ばＡｕＧｅ／Ｎｉからなるオーミック接続層１１が形成
されている。少なくともオーミック接続層１１とコンタ
クト半導体層６との界面に加熱により合金化領域６ａが
形成され、これにより、オーミックコンタクトが達成さ
れている。
【００２２】オーミック接続層１０上には、図示しない
ソース電極またはドレイン電極が形成され、当該ＨＥＭ
Ｔの基本構造が完成されている。なお、たとえばＩＣ化
などの場合は、必要に応じて、ＨＥＭＴ上にさらに層間
絶縁膜を介して上層配線が形成される。
ソース電極またはドレイン電極が形成され、当該ＨＥＭ
Ｔの基本構造が完成されている。なお、たとえばＩＣ化
などの場合は、必要に応じて、ＨＥＭＴ上にさらに層間
絶縁膜を介して上層配線が形成される。
【００２３】このような構造のＨＥＭＴでは、その動作
電流（ドレイン電流）がドレイン電極、オーミック接続
層１１、コンタクト半導体層６を通って主に２次元電子
ガス（２ＤＥＧ）の層に供給される。また、ソース側に
おいても、主に２次元電子ガス（２ＤＥＧ）の層から流
れだすドレイン電流が、コンタクト半導体層６、オーミ
ック接続層１１を通ってソース電極に流入される。当該
ＨＥＭＴは、ドレイン電流の経路に高抵抗なバリア層５
が介在しないことからソース抵抗およびドレイン抵抗が
小さく、オン抵抗が低減されている。その結果、高駆動
能力（またはハイパワー）、高速動作、低ノイズ、また
低消費電力といった、ＨＥＭＴの様々な高性能化が達成
できる。
電流（ドレイン電流）がドレイン電極、オーミック接続
層１１、コンタクト半導体層６を通って主に２次元電子
ガス（２ＤＥＧ）の層に供給される。また、ソース側に
おいても、主に２次元電子ガス（２ＤＥＧ）の層から流
れだすドレイン電流が、コンタクト半導体層６、オーミ
ック接続層１１を通ってソース電極に流入される。当該
ＨＥＭＴは、ドレイン電流の経路に高抵抗なバリア層５
が介在しないことからソース抵抗およびドレイン抵抗が
小さく、オン抵抗が低減されている。その結果、高駆動
能力（またはハイパワー）、高速動作、低ノイズ、また
低消費電力といった、ＨＥＭＴの様々な高性能化が達成
できる。
【００２４】つぎに、図１に示すＨＥＭＴの製造方法を
説明する。図２〜図９に、本発明の実施形態に係るＨＥ
ＭＴの製造途中の断面図を示す。
説明する。図２〜図９に、本発明の実施形態に係るＨＥ
ＭＴの製造途中の断面図を示す。
【００２５】用意した半導体基板１上に、図２（Ａ）に
示すように、たとえば、酸化シリコン膜２をプラズマＣ
ＶＤ法を用いて１０〜５０ｎｍほど成膜する。酸化シリ
コン膜２上に、ＨＥＭＴ形成箇所で開口する図示しない
レジストパターンを形成し、このレジストパターンをマ
スクとして下地の酸化シリコン膜２をたとえばＲＩＥ(R
eactive Ion Etching)等でエッチングする。レジストパ
ターンを除去すると、図２（Ｂ）に示すように、酸化シ
リコン膜２に開口部２ａが形成される。
示すように、たとえば、酸化シリコン膜２をプラズマＣ
ＶＤ法を用いて１０〜５０ｎｍほど成膜する。酸化シリ
コン膜２上に、ＨＥＭＴ形成箇所で開口する図示しない
レジストパターンを形成し、このレジストパターンをマ
スクとして下地の酸化シリコン膜２をたとえばＲＩＥ(R
eactive Ion Etching)等でエッチングする。レジストパ
ターンを除去すると、図２（Ｂ）に示すように、酸化シ
リコン膜２に開口部２ａが形成される。
【００２６】この酸化シリコン膜２をマスク層として、
たとえばＭＯＣＶＤまたはＭＢＥを用いた選択エピタキ
シャル成長法により、図３に示すように、酸化シリコン
膜２の開口部２ａから表出する半導体基板部分上に、電
子走行層３、電子供給層４およびバリア層５を、たとえ
ば、以下のようにして形成する。まず、表出した半導体
基板部分上に、アンドープのＧａＡｓを５００ｎｍほど
堆積させて電子走行層３を形成する。続いて、電子走行
層３上に、Ｓｉをドーピングしながらｎ型のＡｌＧａＡ
ｓを５ｎｍほど堆積させて電子供給層４を形成する。こ
れにより、電子走行層３内の電子供給層４との対向領域
に、２次元電子ガス（２ＤＥＧ）の層が形成される。続
いて、電子供給層４上に、アンドープのＡｌＧａＡｓを
７０ｎｍほど堆積させてバリア層５を形成する。
たとえばＭＯＣＶＤまたはＭＢＥを用いた選択エピタキ
シャル成長法により、図３に示すように、酸化シリコン
膜２の開口部２ａから表出する半導体基板部分上に、電
子走行層３、電子供給層４およびバリア層５を、たとえ
ば、以下のようにして形成する。まず、表出した半導体
基板部分上に、アンドープのＧａＡｓを５００ｎｍほど
堆積させて電子走行層３を形成する。続いて、電子走行
層３上に、Ｓｉをドーピングしながらｎ型のＡｌＧａＡ
ｓを５ｎｍほど堆積させて電子供給層４を形成する。こ
れにより、電子走行層３内の電子供給層４との対向領域
に、２次元電子ガス（２ＤＥＧ）の層が形成される。続
いて、電子供給層４上に、アンドープのＡｌＧａＡｓを
７０ｎｍほど堆積させてバリア層５を形成する。
【００２７】図４に示すように、積層させた電子走行層
３、電子供給層４およびバリア層５の、酸化シリコン膜
２より上方の側壁に、選択エピタキシャル成長法によっ
て、たとえばＳｉをドーピングしたｎ+ ＧａＡｓを厚さ
にして５０ｎｍほど成長させ、コンタクト半導体層６を
形成する。この選択エピタキシャル成長は、たとえば、
バリア層５の上面のみを絶縁物質（マスク層）で覆うこ
とで達成できる。
３、電子供給層４およびバリア層５の、酸化シリコン膜
２より上方の側壁に、選択エピタキシャル成長法によっ
て、たとえばＳｉをドーピングしたｎ+ ＧａＡｓを厚さ
にして５０ｎｍほど成長させ、コンタクト半導体層６を
形成する。この選択エピタキシャル成長は、たとえば、
バリア層５の上面のみを絶縁物質（マスク層）で覆うこ
とで達成できる。
【００２８】コンタクト半導体層６、バリア層５および
酸化シリコン膜２の上面に、窒化シリコン膜７を、たと
えば、プラズマＣＶＤ法により３００ｎｍほど成膜す
る。窒化シリコン膜７上に、バリア層５の上方で開口す
る図示しないレジストパターンを形成し、このレジスト
パターンをマスクとして下地の窒化シリコン膜７をＲＩ
Ｅ等でエッチングする。レジストパターンを除去する
と、図５に示すように、窒化シリコン膜７に開口部７ａ
が形成される。
酸化シリコン膜２の上面に、窒化シリコン膜７を、たと
えば、プラズマＣＶＤ法により３００ｎｍほど成膜す
る。窒化シリコン膜７上に、バリア層５の上方で開口す
る図示しないレジストパターンを形成し、このレジスト
パターンをマスクとして下地の窒化シリコン膜７をＲＩ
Ｅ等でエッチングする。レジストパターンを除去する
と、図５に示すように、窒化シリコン膜７に開口部７ａ
が形成される。
【００２９】窒化シリコン膜７を拡散マスクとしたＺｎ
気相拡散を行う。たとえば、ジエチルジンク（Ｚｎ（Ｃ
2 Ｈ5 ）2 ）とアルシンＡｓＨ3 を含むガス雰囲気中で
６００℃の加熱を行う。これにより、図６に示すよう
に、窒化シリコン膜７の開口部７ａにより表出するバリ
ア層５の表面領域に、ｐ型不純物Ｚｎが熱拡散し、ゲー
ト不純物領域８が形成される。
気相拡散を行う。たとえば、ジエチルジンク（Ｚｎ（Ｃ
2 Ｈ5 ）2 ）とアルシンＡｓＨ3 を含むガス雰囲気中で
６００℃の加熱を行う。これにより、図６に示すよう
に、窒化シリコン膜７の開口部７ａにより表出するバリ
ア層５の表面領域に、ｐ型不純物Ｚｎが熱拡散し、ゲー
ト不純物領域８が形成される。
【００３０】ゲート不純物領域８に接触し窒化シリコン
膜７の表面を覆うように、ゲート電極となる金属膜を成
膜する。この成膜では、たとえば、電子ビーム蒸着法を
用い、Ｔｉ／Ｐｔ／Ａｕを３０ｎｍ／５０ｎｍ／１２０
ｎｍほど堆積させる。金属膜上に、たとえば、少なくと
も開口部７ａ周囲を一回り大きく被覆するレジストパタ
ーンを形成し、このレジストパターンをマスク層として
下地の金属膜をＡｒガスを用いたイオンミリング法によ
り加工する。このイオンミリングによりレジストパター
ン周囲の金属膜を除去した後、レジストパターンを除去
すると、図７に示すように、ゲート電極９が形成され
る。
膜７の表面を覆うように、ゲート電極となる金属膜を成
膜する。この成膜では、たとえば、電子ビーム蒸着法を
用い、Ｔｉ／Ｐｔ／Ａｕを３０ｎｍ／５０ｎｍ／１２０
ｎｍほど堆積させる。金属膜上に、たとえば、少なくと
も開口部７ａ周囲を一回り大きく被覆するレジストパタ
ーンを形成し、このレジストパターンをマスク層として
下地の金属膜をＡｒガスを用いたイオンミリング法によ
り加工する。このイオンミリングによりレジストパター
ン周囲の金属膜を除去した後、レジストパターンを除去
すると、図７に示すように、ゲート電極９が形成され
る。
【００３１】ゲート電極９上および窒化シリコン膜７上
に、たとえば、プラズマＣＶＤ法を用いて窒化シリコン
膜１０を１００ｎｍほど堆積させる。窒化シリコン膜１
０上に、図８に示すように、コンタクト半導体層６の上
方で開口するレジストパターンＲを形成し、このレジス
トパターンＲをマスクとして下地の窒化シリコン膜１
０，７をＲＩＥ等でエッチングする。これにより、窒化
シリコン膜１０，７に開口部７ｂ，７ｃが形成される。
に、たとえば、プラズマＣＶＤ法を用いて窒化シリコン
膜１０を１００ｎｍほど堆積させる。窒化シリコン膜１
０上に、図８に示すように、コンタクト半導体層６の上
方で開口するレジストパターンＲを形成し、このレジス
トパターンＲをマスクとして下地の窒化シリコン膜１
０，７をＲＩＥ等でエッチングする。これにより、窒化
シリコン膜１０，７に開口部７ｂ，７ｃが形成される。
【００３２】レジストパターンＲを残したままで、コン
タクト半導体層６上とレジストパターンＲ上に、オーミ
ック接続層となる金属膜を成膜する。この成膜では、た
とえば、電子ビーム蒸着法を用いてＡｕＧｅ／Ｎｉを１
６０ｎｍ／４０ｎｍほど堆積させる。その後、リフトオ
フ法を用いて、レジストパターンＲとともに、その上の
金属膜の不要部分を除去する。これにより、図９に示す
ように、窒化シリコン膜７の開口部７ｂ，７ｃ内に埋め
込まれて、オーミック接続層１１が形成される。
タクト半導体層６上とレジストパターンＲ上に、オーミ
ック接続層となる金属膜を成膜する。この成膜では、た
とえば、電子ビーム蒸着法を用いてＡｕＧｅ／Ｎｉを１
６０ｎｍ／４０ｎｍほど堆積させる。その後、リフトオ
フ法を用いて、レジストパターンＲとともに、その上の
金属膜の不要部分を除去する。これにより、図９に示す
ように、窒化シリコン膜７の開口部７ｂ，７ｃ内に埋め
込まれて、オーミック接続層１１が形成される。
【００３３】たとえば、フォーミングガス中で４８０℃
の熱処理を行うと、図１に示すように、オーミック接続
層１１とコンタクト半導体層６との界面に合金化領域６
ａが形成され、これにより低抵抗のオーミック接触が達
成される。その後は、図示しないソース電極およびドレ
イン電極を形成し、必要に応じて層間絶縁膜を介して上
層配線を形成し、当該ＨＥＭＴを完成させる。
の熱処理を行うと、図１に示すように、オーミック接続
層１１とコンタクト半導体層６との界面に合金化領域６
ａが形成され、これにより低抵抗のオーミック接触が達
成される。その後は、図示しないソース電極およびドレ
イン電極を形成し、必要に応じて層間絶縁膜を介して上
層配線を形成し、当該ＨＥＭＴを完成させる。
【００３４】本発明の実施形態に係る半導体装置（ＨＥ
ＭＴ）の製造方法では、選択エピタキシャル成長法を用
いてコンタクト半導体層６を形成するため、バリア層５
上にキャップ層を形成してパターンニングする従来の方
法と比較しても、殆ど工程数は変わらない。また、良好
なオーミック特性を得るために厚さに限界があるオーミ
ック接続層１１を直接２次元電子ガス層に接触させない
構成であることから、２次元電子ガス層の端部が表出す
るように、積層された複数の半導体層をメサエッチング
等で斜めに加工する必要がない。メサエッチングで深く
掘るには、ある程度広い面積が必要となるが、本実施形
態のＨＥＭＴでは、コンタクト半導体層６の上部端面に
オーミックコンタクトをとる構造であることから、面積
増大も必要最小限に抑えられている。
ＭＴ）の製造方法では、選択エピタキシャル成長法を用
いてコンタクト半導体層６を形成するため、バリア層５
上にキャップ層を形成してパターンニングする従来の方
法と比較しても、殆ど工程数は変わらない。また、良好
なオーミック特性を得るために厚さに限界があるオーミ
ック接続層１１を直接２次元電子ガス層に接触させない
構成であることから、２次元電子ガス層の端部が表出す
るように、積層された複数の半導体層をメサエッチング
等で斜めに加工する必要がない。メサエッチングで深く
掘るには、ある程度広い面積が必要となるが、本実施形
態のＨＥＭＴでは、コンタクト半導体層６の上部端面に
オーミックコンタクトをとる構造であることから、面積
増大も必要最小限に抑えられている。
【００３５】第２実施形態 第２実施形態は、コンタクト半導体層６の材料変更に関
する。したがって、図１に示すＨＥＭＴ構造および図２
〜図９に示す製造工程自体は、第１実施形態と同様であ
る。第２実施形態に係るＨＥＭＴでは、図１のコンタク
ト半導体層６が、電子走行層３の半導体材料より禁制帯
ギャップ幅Ｅｇが大きな半導体材料、たとえば、ＡｌＧ
ａＡｓ，ＩｎＧａＰなどから構成されている。このよう
にコンタクト半導体層６の半導体材料を禁制帯ギャップ
幅Ｅｇが大きなものに変更することは、少なくとも電荷
（電子）が注入されるソース側で達成すれば足りる。
する。したがって、図１に示すＨＥＭＴ構造および図２
〜図９に示す製造工程自体は、第１実施形態と同様であ
る。第２実施形態に係るＨＥＭＴでは、図１のコンタク
ト半導体層６が、電子走行層３の半導体材料より禁制帯
ギャップ幅Ｅｇが大きな半導体材料、たとえば、ＡｌＧ
ａＡｓ，ＩｎＧａＰなどから構成されている。このよう
にコンタクト半導体層６の半導体材料を禁制帯ギャップ
幅Ｅｇが大きなものに変更することは、少なくとも電荷
（電子）が注入されるソース側で達成すれば足りる。
【００３６】図１０に、禁制帯ギャップ幅Ｅｇが異なる
半導体材料同士のヘテロ接合におけるエネルギーバンド
図を模式的に示す。ｎ型不純物がドーピングされたコン
タクト半導体層６と、真性の電子走行層３とを接触させ
ると、両者の禁制帯ギャップ幅Ｅｇの差により、ヘテロ
界面における伝導帯にポテンシャルΔＥのバンド不連続
が生じる。ソース・ドレイン間の電圧印加により、ソー
ス端から注入された電子は、このヘテロ界面を通過する
間にバンド不連続量ΔＥに応じた所定のエネルギーを得
る。このため、ヘテロ界面通過後の電子は、初速度ｖを
得て２次元電子チャネル層内に勢いよく注入される。高
い初速度の電子がチャネル電界により更に加速される結
果、チャネル内の電子走行時間が短く、第１実施形態よ
り動作速度が向上するなど、更なる高性能化が達成され
る。また、チャネル長が十分に短く、初速度が十分に高
い場合にあっては、電子がチャネル内で散乱等を受ける
確立が急激に低下し、電子が弾道的に走行する。その結
果、極めて高速なＨＥＭＴが実現可能となる。
半導体材料同士のヘテロ接合におけるエネルギーバンド
図を模式的に示す。ｎ型不純物がドーピングされたコン
タクト半導体層６と、真性の電子走行層３とを接触させ
ると、両者の禁制帯ギャップ幅Ｅｇの差により、ヘテロ
界面における伝導帯にポテンシャルΔＥのバンド不連続
が生じる。ソース・ドレイン間の電圧印加により、ソー
ス端から注入された電子は、このヘテロ界面を通過する
間にバンド不連続量ΔＥに応じた所定のエネルギーを得
る。このため、ヘテロ界面通過後の電子は、初速度ｖを
得て２次元電子チャネル層内に勢いよく注入される。高
い初速度の電子がチャネル電界により更に加速される結
果、チャネル内の電子走行時間が短く、第１実施形態よ
り動作速度が向上するなど、更なる高性能化が達成され
る。また、チャネル長が十分に短く、初速度が十分に高
い場合にあっては、電子がチャネル内で散乱等を受ける
確立が急激に低下し、電子が弾道的に走行する。その結
果、極めて高速なＨＥＭＴが実現可能となる。
【００３７】
【発明の効果】本発明に係る高電荷移動度トランジスタ
によれば、占有面積の増大を極力抑制しながらソース／
ドレイン電極と高移動度電荷チャネルとの接続抵抗を低
減でき、動作時のオン抵抗を小さくできる。また、本発
明の高電荷移動度トランジスタの製造方法によれば、従
来より工程数を増加させることなく、微細化に適し高性
能な高電荷移動度トランジスタを製造することができ
る。
によれば、占有面積の増大を極力抑制しながらソース／
ドレイン電極と高移動度電荷チャネルとの接続抵抗を低
減でき、動作時のオン抵抗を小さくできる。また、本発
明の高電荷移動度トランジスタの製造方法によれば、従
来より工程数を増加させることなく、微細化に適し高性
能な高電荷移動度トランジスタを製造することができ
る。
【図１】本発明の実施形態に係る高電子移動度トランジ
スタ（ＨＥＭＴ）の断面図である。
スタ（ＨＥＭＴ）の断面図である。
【図２】本発明の実施形態に係るＨＥＭＴの製造におい
て、酸化シリコン膜の開口後の断面図である。
て、酸化シリコン膜の開口後の断面図である。
【図３】図２に続く、ヘテロ構造におけるバリア層成長
後の断面図である。
後の断面図である。
【図４】図３に続く、コンタクト半導体層成長後の断面
図である。
図である。
【図５】図４に続く、窒化シリコン膜においてゲート開
口後の断面図である。
口後の断面図である。
【図６】図５に続く、ゲート不純物領域形成後の断面図
である。
である。
【図７】図６に続く、ゲート電極形成後の断面図であ
る。
る。
【図８】図７に続く、ソースおよびドレイン開口後の断
面図である。
面図である。
【図９】図８に続く、オーミック接続層の成膜後の断面
図である。
図である。
【図１０】本発明の第２実施形態に係り、禁制帯幅が異
なる半導体材料同士のヘテロ接合を中心としたエネルギ
ーバンド図である。
なる半導体材料同士のヘテロ接合を中心としたエネルギ
ーバンド図である。
【図１１】従来のＨＥＭＴの概略構成を断面図で示す。
【図１２】本発明の先行技術として挙げた、特許公開公
報に記載されたＨＥＭＴの断面図である。
報に記載されたＨＥＭＴの断面図である。
１…半導体基板、２…酸化シリコン膜、２ａ…開口部、
３…電子走行層、４…電子供給層、５…バリア層、６…
コンタクト半導体層、７，１０…窒化シリコン膜、７ａ
…ゲート開口部、７ｂ…ソース開口部、７ｃ…ドレイン
開口部、８…ゲート不純物領域、９…ゲート電極、１１
…オーミック接続層、２ＤＥＧ…２次元電子ガス。
３…電子走行層、４…電子供給層、５…バリア層、６…
コンタクト半導体層、７，１０…窒化シリコン膜、７ａ
…ゲート開口部、７ｂ…ソース開口部、７ｃ…ドレイン
開口部、８…ゲート不純物領域、９…ゲート電極、１１
…オーミック接続層、２ＤＥＧ…２次元電子ガス。
フロントページの続き Ｆターム(参考） 5F102 FA03 GB01 GC01 GD01 GJ05 GL05 GM06 GQ01 GR07 GS02 GS04 GT03 GV08 HC01 HC02 HC05 HC11 HC16 HC21
Claims (8)
- 【請求項１】トランジスタのチャネルを形成するために
半導体基板上に積層された複数の半導体層内で２つの半
導体層間のヘテロ接合近傍に高移動度電荷チャネルが形
成され、上記複数の半導体層上にゲート電極を有する高
電荷移動度トランジスタであって、 不純物がドーピングされた半導体材料からなるコンタク
ト半導体層が、上記複数の半導体層の少なくとも一方の
側面に形成され、 上記コンタクト半導体層上に、ソース電極またはドレイ
ン電極がオーミック接続層を介して形成されている高電
荷移動度トランジスタ。 - 【請求項２】上記２つの半導体層は、不純物がドーピン
グされていない電子走行層、および、当該電子走行層よ
り電子親和力が小さい材料からなり、ｎ型不純物がドー
ピングされた電子供給層であり、 上記電子供給層上に、上記電子供給層と同じ種類の材料
からなり電子供給層より不純物濃度が低いバリア層が形
成され、 上記バリア層上に上記ゲート電極が形成されている請求
項１に記載の高電荷移動度トランジスタ。 - 【請求項３】上記２つの半導体層は、不純物がドーピン
グされていない電子走行層、および、当該電子走行層よ
り電子親和力が小さい材料からなり、ｎ型不純物がドー
ピングされた電子供給層であり、 上記コンタクト半導体層は、上記電子走行層と同じ種類
の材料からなり電子供給層より高濃度にｎ型不純物がド
ーピングされている請求項１に記載の高電荷移動度トラ
ンジスタ。 - 【請求項４】上記コンタクト半導体層は、上記２つの半
導体層のうち上記高移動度電荷チャネルが形成される半
導体層を構成する半導体材料より禁制帯幅が大きい半導
体材料からなる請求項１に記載の高電荷移動度トランジ
スタ。 - 【請求項５】上記複数の半導体層のうち最上層の半導体
層は、その上記ゲート電極直下を含む表面領域に、上記
高移動度電荷チャネルと逆導電型のゲート不純物領域を
有する請求項１に記載の高電荷移動度トランジスタ。 - 【請求項６】上記半導体基板、複数の半導体層およびコ
ンタクト半導体層は、周期律表で３族と５族の元素を含
む化合物半導体材料からなる請求項１に記載の高電荷移
動度トランジスタ。 - 【請求項７】内部の２つの半導体層間のヘテロ接合近傍
に高移動度電荷チャネルが形成される複数の半導体層
を、半導体基板上にエピタキシャル成長させる工程と、 不純物がドーピングされた半導体材料からなるコンタク
ト半導体層を、上記複数の半導体層の少なくとも一方の
側面にエピタキシャル成長させる工程と、 上記複数の半導体層上に、ゲート電極を形成する工程
と、 上記コンタクト半導体層上に、ソース電極またはドレイ
ン電極をオーミック接続層を介して形成する工程とを含
む高電荷移動度トランジスタの製造方法。 - 【請求項８】上記複数の半導体層を形成する工程では、
当該複数の半導体層を形成する箇所で開口するマスク層
を半導体基板上に形成し、 上記マスク層の開口部より表出した半導体基板部分上
に、上記複数の半導体層の各構成層を順にエピタキシャ
ル成長させ、 上記コンタクト半導体層を形成する工程では、上記複数
の半導体層の少なくとも上面を覆うマスク層を形成し、 上記マスク層に覆われていない複数の半導体層の少なく
とも一方側面に、上記コンタクト半導体層をエピタキシ
ャル成長させる請求項７に記載の高電荷移動度トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006946A JP2000208754A (ja) | 1999-01-13 | 1999-01-13 | 高電荷移動度トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11006946A JP2000208754A (ja) | 1999-01-13 | 1999-01-13 | 高電荷移動度トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208754A true JP2000208754A (ja) | 2000-07-28 |
Family
ID=11652409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11006946A Pending JP2000208754A (ja) | 1999-01-13 | 1999-01-13 | 高電荷移動度トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208754A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7400863B2 (en) | 2004-02-19 | 2008-07-15 | Sony Ericsson Mobile Communications Japan, Inc. | Switch apparatus, switchable power amplification apparatus, and mobile communication terminal apparatus using the same |
| JP2008219021A (ja) * | 2001-11-27 | 2008-09-18 | Furukawa Electric Co Ltd:The | 電力変換装置用ＧａＮ系半導体装置 |
| JP2012074689A (ja) * | 2010-08-31 | 2012-04-12 | Sumitomo Chemical Co Ltd | 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法 |
| WO2023109277A1 (zh) * | 2021-12-13 | 2023-06-22 | 中国科学院苏州纳米技术与纳米仿生研究所 | 高电子迁移率晶体管结构及其制作方法与应用 |
-
1999
- 1999-01-13 JP JP11006946A patent/JP2000208754A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008219021A (ja) * | 2001-11-27 | 2008-09-18 | Furukawa Electric Co Ltd:The | 電力変換装置用ＧａＮ系半導体装置 |
| US7400863B2 (en) | 2004-02-19 | 2008-07-15 | Sony Ericsson Mobile Communications Japan, Inc. | Switch apparatus, switchable power amplification apparatus, and mobile communication terminal apparatus using the same |
| JP2012074689A (ja) * | 2010-08-31 | 2012-04-12 | Sumitomo Chemical Co Ltd | 半導体基板、絶縁ゲート型電界効果トランジスタおよび半導体基板の製造方法 |
| WO2023109277A1 (zh) * | 2021-12-13 | 2023-06-22 | 中国科学院苏州纳米技术与纳米仿生研究所 | 高电子迁移率晶体管结构及其制作方法与应用 |
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