JP3233167B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、２次元電子チャネルを
利用したＩｎＰ系のヘテロ接合電界効果トランジスタの
構造に関するものである。
利用したＩｎＰ系のヘテロ接合電界効果トランジスタの
構造に関するものである。
【０００２】
【従来の技術】ＩｎＰ系のヘテロ接合電界効果トランジ
スタとして、ｎ−ＩｎＰ／ＩｎＧａＡｓのヘテロ接合構
造を有するもの、ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘ
テロ接合を有するもの、さらには、ｎ−ＡｌＩｎＡｓ／
ＩｎＰのヘテロ接合構造を有するもの等がある。ＩｎＧ
ａＡｓは、低電界での移動度が高いが、高電界での移動
度は有極性光学散乱のために低くなる。そのため、ゲー
ト長の短い電界効果トランジスタ（ＦＥＴ）を形成して
も高電界では良好な特性が得られないという問題があっ
た。また、ｎ−ＡｌＩｎＡｓ／ＩｎＰのヘテロ接合構造
を有するものは、高電界でも高い電子飽和速度を有する
ＩｎＰをチャネルとするものであるが、逆に低電界での
移動度が低いために、やはりＦＥＴとしての特性には問
題があった。
スタとして、ｎ−ＩｎＰ／ＩｎＧａＡｓのヘテロ接合構
造を有するもの、ｎ−ＡｌＩｎＡｓ／ＩｎＧａＡｓのヘ
テロ接合を有するもの、さらには、ｎ−ＡｌＩｎＡｓ／
ＩｎＰのヘテロ接合構造を有するもの等がある。ＩｎＧ
ａＡｓは、低電界での移動度が高いが、高電界での移動
度は有極性光学散乱のために低くなる。そのため、ゲー
ト長の短い電界効果トランジスタ（ＦＥＴ）を形成して
も高電界では良好な特性が得られないという問題があっ
た。また、ｎ−ＡｌＩｎＡｓ／ＩｎＰのヘテロ接合構造
を有するものは、高電界でも高い電子飽和速度を有する
ＩｎＰをチャネルとするものであるが、逆に低電界での
移動度が低いために、やはりＦＥＴとしての特性には問
題があった。
【０００３】これらの問題を解決するものとして、本願
発明者によってなされた「特願昭６３−９１９２」記載
のＦＥＴがある。このＦＥＴは、上述の両者の利点を取
り入れたもので、図４に示すような構造を有している。
半絶縁性ＩｎＰ基板１１０上に、アンドープＩｎＰ層３
２０、アンドープＩｎＧａＡｓ層３３０、ｎ−ＩｎＰ層
３４０、アンドープＩｎＰ層３５０、ｎ−ＡｌＩｎＡｓ
層３６０が順次形成されており、ｎ−ＡｌＩｎＡｓ層３
６０上にオーミック接触するソース電極４１０およびド
レイン電極４３０が形成され、ｎ−ＡｌＩｎＡｓ層３６
０上のソース・ドレイン電極間にショットキ接合するゲ
ート電極４２０が形成されている。
発明者によってなされた「特願昭６３−９１９２」記載
のＦＥＴがある。このＦＥＴは、上述の両者の利点を取
り入れたもので、図４に示すような構造を有している。
半絶縁性ＩｎＰ基板１１０上に、アンドープＩｎＰ層３
２０、アンドープＩｎＧａＡｓ層３３０、ｎ−ＩｎＰ層
３４０、アンドープＩｎＰ層３５０、ｎ−ＡｌＩｎＡｓ
層３６０が順次形成されており、ｎ−ＡｌＩｎＡｓ層３
６０上にオーミック接触するソース電極４１０およびド
レイン電極４３０が形成され、ｎ−ＡｌＩｎＡｓ層３６
０上のソース・ドレイン電極間にショットキ接合するゲ
ート電極４２０が形成されている。
【０００４】ここで、ｎ−ＩｎＰ層３４０，アンドープ
ＩｎＰ層３５０についてはキャリア濃度３×１０17／ｃ
ｍ3 で１００ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０について
はキャリア濃度３×１０17／ｃｍ3 で５００ｎｍで製作
したものについて実験を行っている。
ＩｎＰ層３５０についてはキャリア濃度３×１０17／ｃ
ｍ3 で１００ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０について
はキャリア濃度３×１０17／ｃｍ3 で５００ｎｍで製作
したものについて実験を行っている。
【０００５】このＦＥＴでは、アンドープＩｎＧａＡｓ
層３３０及びアンドープＩｎＰ層３５０の界面近傍に、
２の２次元電子ガス３７０，３８０が形成される。低電
界では、アンドープＩｎＧａＡｓ層３３０の側を支配的
に走行し、高電界では、アンドープＩｎＰ層３５０の側
を支配的に走行する。これによって、大きなドレイン電
流を得て、大きな駆動能力が得られている。
層３３０及びアンドープＩｎＰ層３５０の界面近傍に、
２の２次元電子ガス３７０，３８０が形成される。低電
界では、アンドープＩｎＧａＡｓ層３３０の側を支配的
に走行し、高電界では、アンドープＩｎＰ層３５０の側
を支配的に走行する。これによって、大きなドレイン電
流を得て、大きな駆動能力が得られている。
【０００６】
【発明が解決しようとする課題】本願発明者は、前述の
ＦＥＴについて、ｎ−ＩｎＰ層３４０，アンドープＩｎ
Ｐ層３５０をキャリア濃度２×１０18／ｃｍ3 で３０ｎ
ｍ，１０ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０をキャリア濃
度２×１０18／ｃｍ3 で５０ｎｍ、アンドープＩｎＧａ
Ａｓ層３３０を１０ｎｍで製作し、実験を行った結果つ
ぎのような問題点があることが判明した。
ＦＥＴについて、ｎ−ＩｎＰ層３４０，アンドープＩｎ
Ｐ層３５０をキャリア濃度２×１０18／ｃｍ3 で３０ｎ
ｍ，１０ｎｍ、ｎ−ＡｌＩｎＡｓ層３６０をキャリア濃
度２×１０18／ｃｍ3 で５０ｎｍ、アンドープＩｎＧａ
Ａｓ層３３０を１０ｎｍで製作し、実験を行った結果つ
ぎのような問題点があることが判明した。
【０００７】前述のＦＥＴでは、２の２次元電子ガス３
７０，３８０が形成され、これをチャネルとするもので
あるが、２次元電子ガス３８０はゲート電極４７０間で
の距離が遠い。そのため、ドレイン電流の遮断特性の悪
化を招いている。また、電子移動度をより高く、即ちソ
ース寄生抵抗をより低くする必要がでてきた。
７０，３８０が形成され、これをチャネルとするもので
あるが、２次元電子ガス３８０はゲート電極４７０間で
の距離が遠い。そのため、ドレイン電流の遮断特性の悪
化を招いている。また、電子移動度をより高く、即ちソ
ース寄生抵抗をより低くする必要がでてきた。
【０００８】このように、ＩｎＰ系のヘテロ接合電界効
果トランジスタでは、高電界では良好な特性を維持しつ
つ良好なドレイン電流の遮断特性，駆動能力を持たせる
ことについては、研究開発途上なのである。
果トランジスタでは、高電界では良好な特性を維持しつ
つ良好なドレイン電流の遮断特性，駆動能力を持たせる
ことについては、研究開発途上なのである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、ドレイン−ソース間のチャ
ネルに流れる電流の制御がゲート電極に加える電圧によ
ってなされる半導体装置であって、少なくとも１つのア
ンドープＩｎＧａＡｓ層とアンドープＩｎＧａＡｓ層を
挟む第１および第２のｎ−ＩｎＰ層とで構成されるチャ
ネル層を有し、アンドープＩｎＧａＡｓ層は、チャネル
層中の前記アンドープＩｎＧａＡｓ層と第１および第２
のｎ−ＩｎＰ層との両界面およびこれらの近傍に２次元
電子ガスによる２つのチャネルが形成される厚さである
と共に、アンドープＩｎＧａＡｓ層から第１および第２
のｎ−ＩｎＰ層へ２次元電子が遷移可能な電界よりチャ
ネルの電界が高い電界である際にアンドープＩｎＧａＡ
ｓ層から第１および第２のｎ−ＩｎＰ層へ遷移し流れる
電子数が無視できない程度の厚さを有する。
に、本発明の半導体装置は、ドレイン−ソース間のチャ
ネルに流れる電流の制御がゲート電極に加える電圧によ
ってなされる半導体装置であって、少なくとも１つのア
ンドープＩｎＧａＡｓ層とアンドープＩｎＧａＡｓ層を
挟む第１および第２のｎ−ＩｎＰ層とで構成されるチャ
ネル層を有し、アンドープＩｎＧａＡｓ層は、チャネル
層中の前記アンドープＩｎＧａＡｓ層と第１および第２
のｎ−ＩｎＰ層との両界面およびこれらの近傍に２次元
電子ガスによる２つのチャネルが形成される厚さである
と共に、アンドープＩｎＧａＡｓ層から第１および第２
のｎ−ＩｎＰ層へ２次元電子が遷移可能な電界よりチャ
ネルの電界が高い電界である際にアンドープＩｎＧａＡ
ｓ層から第１および第２のｎ−ＩｎＰ層へ遷移し流れる
電子数が無視できない程度の厚さを有する。
【００１０】ＩｎＧａＡｓ層は、前記チャネルの電界が
高電界である際に、ｎ−ＩｎＰ層へ遷移する電子数が無
視できない程度に薄いことを特徴としても良い。
高電界である際に、ｎ−ＩｎＰ層へ遷移する電子数が無
視できない程度に薄いことを特徴としても良い。
【００１１】ゲート電極とチャネル層との間にＡｌＩｎ
Ａｓ層をさらに有することを特徴としても良い。
Ａｓ層をさらに有することを特徴としても良い。
【００１２】チャネル層に対しドレイン及びソースの電
極とは反対側に、チャネル層の間でポテンシャル障壁を
作る層をさらに有することを特徴としても良い。
極とは反対側に、チャネル層の間でポテンシャル障壁を
作る層をさらに有することを特徴としても良い。
【００１３】本発明の半導体装置のチャネル層において
は、アンドープＩｎＧａＡｓ層中に上層のｎ−ＩｎＰ層
から供給された電子による二次元電子ガスのチャネル
と、アンドープＩｎＧａＡｓ層中に下層のｎ−ＩｎＰ層
から供給された電子による二次元電子ガスとが形成され
る。そして、低電界では、電子移動度の高い上記２の二
次元電子ガスをチャネルとし、このチャネル中に支配的
に電子が流れる。一方、高電界では、一部が実空間遷移
を起こして電子飽和速度の高いｎ−ＩｎＰ層中を電子が
流れる。ＩｎＰ層は電子飽和速度が大きいため、ドレイ
ン−ソース間に流れる電子は、高電界でも平均走行時間
の低下が抑えられ、電界の大きさにかかわらず平均走行
時間が短いものになっている。また、この場合でもアン
ドープＩｎＧａＡｓ層の上層は薄く形成することが可能
で、ゲートとチャネルの間隔を小さくし得る。
は、アンドープＩｎＧａＡｓ層中に上層のｎ−ＩｎＰ層
から供給された電子による二次元電子ガスのチャネル
と、アンドープＩｎＧａＡｓ層中に下層のｎ−ＩｎＰ層
から供給された電子による二次元電子ガスとが形成され
る。そして、低電界では、電子移動度の高い上記２の二
次元電子ガスをチャネルとし、このチャネル中に支配的
に電子が流れる。一方、高電界では、一部が実空間遷移
を起こして電子飽和速度の高いｎ−ＩｎＰ層中を電子が
流れる。ＩｎＰ層は電子飽和速度が大きいため、ドレイ
ン−ソース間に流れる電子は、高電界でも平均走行時間
の低下が抑えられ、電界の大きさにかかわらず平均走行
時間が短いものになっている。また、この場合でもアン
ドープＩｎＧａＡｓ層の上層は薄く形成することが可能
で、ゲートとチャネルの間隔を小さくし得る。
【００１４】ＡｌＩｎＡｓ層をさらに有する場合、ゲー
ト電極との間で良好なショットキ接合が得られる。
ト電極との間で良好なショットキ接合が得られる。
【００１５】ポテンシャル障壁を作る層をさらに有する
場合、高電界時ＩｎＰ層に遷移した電子がさらにチャネ
ル層の外に拡散するのを防止する。
場合、高電界時ＩｎＰ層に遷移した電子がさらにチャネ
ル層の外に拡散するのを防止する。
【００１６】
【実施例】本発明の実施例を図面を参照して説明する。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
前述の従来例と同一または同等のものについてはその説
明を簡略化し若しくは省略するものとする。
【００１７】図１には、本発明のヘテロ接合ＦＥＴ（Ｈ
ＥＭＴ）の構造が示されている。このＦＥＴは、半絶縁
性のＩｎＰ基板１１０上にアンドープＡｌＩｎＡｓ層１
２０，ｎ−ＩｎＰ層２３０，アンドープＩｎＧａＡｓ層
２４０（Ｉｎx Ｇａ1-x Ａｓ），ｎ−ＩｎＰ層２５０，
ＡｌＩｎＡｓ層１６０が形成され、ＡｌＩｎＡｓ層１６
０上には、ソース電極４１０，ドレイン電極４３０，ゲ
ート電極４２０が形成された構造になっている。
ＥＭＴ）の構造が示されている。このＦＥＴは、半絶縁
性のＩｎＰ基板１１０上にアンドープＡｌＩｎＡｓ層１
２０，ｎ−ＩｎＰ層２３０，アンドープＩｎＧａＡｓ層
２４０（Ｉｎx Ｇａ1-x Ａｓ），ｎ−ＩｎＰ層２５０，
ＡｌＩｎＡｓ層１６０が形成され、ＡｌＩｎＡｓ層１６
０上には、ソース電極４１０，ドレイン電極４３０，ゲ
ート電極４２０が形成された構造になっている。
【００１８】このヘテロ接合ＦＥＴは、図２の製造工程
で製作される。この製造工程を説明すると次のようにな
る。
で製作される。この製造工程を説明すると次のようにな
る。
【００１９】まず、半絶縁性のＩｎＰ基板１１０上に、
分子線エピタキシー（ＭＢＥ）法もしくは有機金属気相
エピタキシャル成長法（ＭＯＶＰＥ）によって、エピタ
キシャル層のアンドープＡｌＩｎＡｓ層１２０，ｎ−Ｉ
ｎＰ層２３０，アンドープＩｎＧａＡｓ層２４０，ｎ−
ＩｎＰ層２５０，ＡｌＩｎＡｓ層１６０を順次成長させ
る。ここで、アンドープＡｌＩｎＡｓ層１２０の層厚は
３００ｎｍで、ｎ−ＩｎＰ層２３０の層厚は３０ｎｍ、
キャリア濃度は１×１０18／ｃｍ3 である。アンドープ
ＩｎＧａＡｓ層２４０の層厚は１０ｎｍであり、ｎ−Ｉ
ｎＰ層２５０の層厚は４０ｎｍ、キャリア濃度は２×１
０18／ｃｍ3 である。ここで、ＩｎＧａＡｓはＩｎ0.53
Ｇａ0.47Ａｓで、その厚さは、チャネルの電界が高電界
である際、ＩｎＰ層１３０，１５０へ遷移する電子数が
無視できない程度に薄く、十分なドレイン電流を得る程
度の電子濃度としたものである。ＡｌＩｎＡｓ層１６０
の層厚については１５ｎｍである（図２（Ａ））。
分子線エピタキシー（ＭＢＥ）法もしくは有機金属気相
エピタキシャル成長法（ＭＯＶＰＥ）によって、エピタ
キシャル層のアンドープＡｌＩｎＡｓ層１２０，ｎ−Ｉ
ｎＰ層２３０，アンドープＩｎＧａＡｓ層２４０，ｎ−
ＩｎＰ層２５０，ＡｌＩｎＡｓ層１６０を順次成長させ
る。ここで、アンドープＡｌＩｎＡｓ層１２０の層厚は
３００ｎｍで、ｎ−ＩｎＰ層２３０の層厚は３０ｎｍ、
キャリア濃度は１×１０18／ｃｍ3 である。アンドープ
ＩｎＧａＡｓ層２４０の層厚は１０ｎｍであり、ｎ−Ｉ
ｎＰ層２５０の層厚は４０ｎｍ、キャリア濃度は２×１
０18／ｃｍ3 である。ここで、ＩｎＧａＡｓはＩｎ0.53
Ｇａ0.47Ａｓで、その厚さは、チャネルの電界が高電界
である際、ＩｎＰ層１３０，１５０へ遷移する電子数が
無視できない程度に薄く、十分なドレイン電流を得る程
度の電子濃度としたものである。ＡｌＩｎＡｓ層１６０
の層厚については１５ｎｍである（図２（Ａ））。
【００２０】つぎに、レジストをマスクにメサエッチン
グを行って、活性領域の電気的な分離即ち素子間分離を
行う（図２（Ｂ））。そして、表面にレジスト膜を堆積
した後、パターンニングを行って将来ソース電極および
ドレイン電極となる部分に開口を設ける（これは、通常
のフォトリソグラフィによる）。その後、ＡｕＧｅ／Ｎ
ｉ（１００ｎｍ／３０ｎｍ）を真空蒸着した後、ＡｕＧ
ｅ／Ｎｉをパターンニングされたレジストによってリフ
トオフすることにより、ソース電極４１０およびドレイ
ン電極４３０を形成する（図２（Ｃ））。
グを行って、活性領域の電気的な分離即ち素子間分離を
行う（図２（Ｂ））。そして、表面にレジスト膜を堆積
した後、パターンニングを行って将来ソース電極および
ドレイン電極となる部分に開口を設ける（これは、通常
のフォトリソグラフィによる）。その後、ＡｕＧｅ／Ｎ
ｉ（１００ｎｍ／３０ｎｍ）を真空蒸着した後、ＡｕＧ
ｅ／Ｎｉをパターンニングされたレジストによってリフ
トオフすることにより、ソース電極４１０およびドレイ
ン電極４３０を形成する（図２（Ｃ））。
【００２１】ついで、表面にレジストを堆積した後、パ
ターンニングを行って将来ゲート電極となる部分に開口
を設け、Ｔｉ／Ｐｔ／Ａｕ（３０／１０／３００ｎｍ）
を真空蒸着する。その後、パターンニングされたレジス
ト１５によってリフトオフすることで、図１に示すよう
なヘテロ接合ＦＥＴを得る。
ターンニングを行って将来ゲート電極となる部分に開口
を設け、Ｔｉ／Ｐｔ／Ａｕ（３０／１０／３００ｎｍ）
を真空蒸着する。その後、パターンニングされたレジス
ト１５によってリフトオフすることで、図１に示すよう
なヘテロ接合ＦＥＴを得る。
【００２２】この図１のＦＥＴにおいては、ソース電極
４１０およびドレイン電極４３０は、ＡｌＩｎＡｓ層１
６０とオーミック接触し、ゲート電極４２０は、ＡｌＩ
ｎＡｓ層１６０にショットキ接合している。アンドープ
ＡｌＩｎＡｓ層１２０はｎ−ＩｎＰ層１３０に対しヘテ
ロ障壁を作り、これによってｎ−ＩｎＰ層１３０から電
子が基板１１０へ洩れるのを防いでいる。また、ＩｎＰ
は良好なショットキ接合が得にくい。そのため、ＡｌＩ
ｎＡｓ層１６０を形成し、これによって、ゲート電極４
２０との良好なショットキ接合を形成している。
４１０およびドレイン電極４３０は、ＡｌＩｎＡｓ層１
６０とオーミック接触し、ゲート電極４２０は、ＡｌＩ
ｎＡｓ層１６０にショットキ接合している。アンドープ
ＡｌＩｎＡｓ層１２０はｎ−ＩｎＰ層１３０に対しヘテ
ロ障壁を作り、これによってｎ−ＩｎＰ層１３０から電
子が基板１１０へ洩れるのを防いでいる。また、ＩｎＰ
は良好なショットキ接合が得にくい。そのため、ＡｌＩ
ｎＡｓ層１６０を形成し、これによって、ゲート電極４
２０との良好なショットキ接合を形成している。
【００２３】また、ｎ−ＩｎＰ層２３０，アンドープＩ
ｎＧａＡｓ層２４０，ｎ−ＩｎＰ層２５０の伝導帯のバ
ンド構造は図３に示すようなヘテロ界面を持つ構造を有
し、アンドープＡｌＩｎＡｓ層１２０はｎ−ＩｎＰ層２
３０，２５０との間でヘテロ界面が形成され、ｎ−Ｉｎ
Ｐ層２３０，２５０から供給される電子により二次元電
子ガスチャネル２７０，２８０がｎ−ＩｎＰ中に形成さ
れている。ドレイン−ソース間に流れる電流は、低電界
では二次元電子ガスチャネル２７０，２８０を流れる電
流が支配的となる（図３（ａ））。高電界では、その電
流の電子の一部が障壁を越えてＩｎＰ層２３０，２５０
側に遷移し、ＩｎＰ層２３０，２５０を流れる（図３
（ｂ））。二次元電子ガスチャネル２７０，２８０及び
ＩｎＰは電子飽和密度が高いので、電子が低電界では平
均走行時間が短く、高電界で一部がＩｎＰ層２３０，２
５０を流れるようになっても平均走行時間の低下が抑え
られる。即ち、電界の大きさの変化にかかわらず平均走
行時間が短いものになっている。これにより、バイアス
条件によらずに高速で、周波数特性を良好に保たれる。
ｎＧａＡｓ層２４０，ｎ−ＩｎＰ層２５０の伝導帯のバ
ンド構造は図３に示すようなヘテロ界面を持つ構造を有
し、アンドープＡｌＩｎＡｓ層１２０はｎ−ＩｎＰ層２
３０，２５０との間でヘテロ界面が形成され、ｎ−Ｉｎ
Ｐ層２３０，２５０から供給される電子により二次元電
子ガスチャネル２７０，２８０がｎ−ＩｎＰ中に形成さ
れている。ドレイン−ソース間に流れる電流は、低電界
では二次元電子ガスチャネル２７０，２８０を流れる電
流が支配的となる（図３（ａ））。高電界では、その電
流の電子の一部が障壁を越えてＩｎＰ層２３０，２５０
側に遷移し、ＩｎＰ層２３０，２５０を流れる（図３
（ｂ））。二次元電子ガスチャネル２７０，２８０及び
ＩｎＰは電子飽和密度が高いので、電子が低電界では平
均走行時間が短く、高電界で一部がＩｎＰ層２３０，２
５０を流れるようになっても平均走行時間の低下が抑え
られる。即ち、電界の大きさの変化にかかわらず平均走
行時間が短いものになっている。これにより、バイアス
条件によらずに高速で、周波数特性を良好に保たれる。
【００２４】２つの二次元電子ガスチャネル２７０、２
８０を有するため、電流駆動能力の高いものになり、よ
り大きな電力を取り扱えるようになる。特に、低電界時
では、電子移動度の大きなＩｎＧａＡｓ層２４０の二次
元電子ガスチャネル２７０，２８０に電流が流れるので
ソース寄生抵抗が低くなる。
８０を有するため、電流駆動能力の高いものになり、よ
り大きな電力を取り扱えるようになる。特に、低電界時
では、電子移動度の大きなＩｎＧａＡｓ層２４０の二次
元電子ガスチャネル２７０，２８０に電流が流れるので
ソース寄生抵抗が低くなる。
【００２５】また、表面に近いｎ−ＩｎＰ層２５０，Ａ
ｌＩｎＡｓ層１６０も薄く形成されているため（従来の
１／２）、二次元電子ガスチャネル２７０，２８０とゲ
ート電極４２０との距離（特に二次元電子ガスチャネル
２８０との距離）は短くなり、良好な遮断特性が得られ
ている。このように、図１のヘテロ接合ＦＥＴは、良好
な特性を持ち、マイクロ波やミリ波帯の高出力素子に用
いると効果的である。
ｌＩｎＡｓ層１６０も薄く形成されているため（従来の
１／２）、二次元電子ガスチャネル２７０，２８０とゲ
ート電極４２０との距離（特に二次元電子ガスチャネル
２８０との距離）は短くなり、良好な遮断特性が得られ
ている。このように、図１のヘテロ接合ＦＥＴは、良好
な特性を持ち、マイクロ波やミリ波帯の高出力素子に用
いると効果的である。
【００２６】本発明は前述の実施例に限らず様々な変形
が可能である。
が可能である。
【００２７】例えば、ＡｌＩｎＡｓ層１６０については
アンドープのものとしたが、オーミック接触抵抗を下げ
たいものならｎ型にドープしたもの（例えば、不純物濃
度５×１０17／ｃｍ3 ）でも良い。この層上に、酸化防
止用の表面保護層（例えば、ＩｎＧａＡｓ層）を設ける
ようにしても良い。さらに、アンドープＡｌＩｎＡｓ層
１２０はヘテロ障壁を作って動作に悪影響を及ぼさない
ためのものであるから、バンドギャップの大きいほかの
ものを用いても良い。
アンドープのものとしたが、オーミック接触抵抗を下げ
たいものならｎ型にドープしたもの（例えば、不純物濃
度５×１０17／ｃｍ3 ）でも良い。この層上に、酸化防
止用の表面保護層（例えば、ＩｎＧａＡｓ層）を設ける
ようにしても良い。さらに、アンドープＡｌＩｎＡｓ層
１２０はヘテロ障壁を作って動作に悪影響を及ぼさない
ためのものであるから、バンドギャップの大きいほかの
ものを用いても良い。
【００２８】
【発明の効果】以上の通り本発明によれば、高電界でも
平均走行時間の低下が抑えられ、電界の大きさにかかわ
らず平均走行時間が短いため、バイアス条件によらずに
高速で、周波数特性を良好に保つことができる。また、
ゲートとチャネルの間隔を小さくし得るので、良好なド
レイン電流の遮断特性を持たせることができる。そし
て、チャネルは電子飽和速度の高い領域であるため、寄
生抵抗を小さくすることができる。さらに、２の二次元
電子ガスのチャネル中を支配的に電子が流れるため、電
流駆動能力を大きくすることができる。
平均走行時間の低下が抑えられ、電界の大きさにかかわ
らず平均走行時間が短いため、バイアス条件によらずに
高速で、周波数特性を良好に保つことができる。また、
ゲートとチャネルの間隔を小さくし得るので、良好なド
レイン電流の遮断特性を持たせることができる。そし
て、チャネルは電子飽和速度の高い領域であるため、寄
生抵抗を小さくすることができる。さらに、２の二次元
電子ガスのチャネル中を支配的に電子が流れるため、電
流駆動能力を大きくすることができる。
【図１】本発明の第１の実施例の構成図。
【図２】第１の実施例の製造工程図。
【図３】チャネル近傍のポテンシャル図。
【図４】従来例の構成図。
１１０…ＩｎＰ基板、１２０…アンドープＡｌＩｎＡｓ
層、１６０…ＡｌＩｎＡｓ層、２３０…ｎ−ＩｎＰ層、
２４０…アンドープＩｎＧａＡｓ層、２５０…ｎ−Ｉｎ
Ｐ層、２７０，２８０…二次元電子ガスチャネル、４１
０…ソース電極、４２０…ゲート電極、４３０…ドレイ
ン電極。
層、１６０…ＡｌＩｎＡｓ層、２３０…ｎ−ＩｎＰ層、
２４０…アンドープＩｎＧａＡｓ層、２５０…ｎ−Ｉｎ
Ｐ層、２７０，２８０…二次元電子ガスチャネル、４１
０…ソース電極、４２０…ゲート電極、４３０…ドレイ
ン電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−12775（ＪＰ，Ａ) 特開 平１−173760（ＪＰ，Ａ) 特開 平１−183859（ＪＰ，Ａ) 特開 昭59−100576（ＪＰ，Ａ) 特開 平４−363029（ＪＰ，Ａ) 特開 平３−106036（ＪＰ，Ａ) 特開 昭61−77368（ＪＰ，Ａ) 特開 昭63−188972（ＪＰ，Ａ) 特開 平１−179371（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812
Claims (3)
- 【請求項１】 ドレイン−ソース間のチャネルに流れる
電流の制御がゲート電極に加える電圧によってなされる
半導体装置であって、 少なくとも１つのアンドープＩｎＧａＡｓ層と前記アン
ドープＩｎＧａＡｓ層を挟む第１および第２のｎ−Ｉｎ
Ｐ層とで構成されるチャネル層を有し、 前記アンドープＩｎＧａＡｓ層は、前記チャネル層中の
前記アンドープＩｎＧａＡｓ層と前記第１および第２の
ｎ−ＩｎＰ層との両界面およびこれらの近傍に２次元電
子ガスによる２つのチャネルが形成される厚さであると
共に、前記アンドープＩｎＧａＡｓ層から前記第１およ
び第２のｎ−ＩｎＰ層へ２次元電子が遷移可能な電界よ
り前記チャネルの電界が高い電界である際に前記アンド
ープＩｎＧａＡｓ層から前記第１および第２のｎ−Ｉｎ
Ｐ層へ遷移し流れる電子数が無視できない程度の厚さを
有する、半導体装置。 - 【請求項２】 前記ゲート電極と前記チャネル層との間
にＡｌＩｎＡｓ層をさらに有することを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 前記チャネル層に対し前記ドレイン及び
前記ソースの電極とは反対側に、前記チャネル層の間で
ポテンシャル障壁を作る層をさらに有することを特徴と
する請求項１記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06483392A JP3233167B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
| CA002091926A CA2091926A1 (en) | 1992-03-23 | 1993-03-18 | Semiconductor device |
| TW082102122A TW315494B (ja) | 1992-03-23 | 1993-03-22 | |
| EP19930104761 EP0562551A3 (en) | 1992-03-23 | 1993-03-23 | Heterojunction field effect transistor |
| US08/383,653 US5446296A (en) | 1992-03-23 | 1995-02-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06483392A JP3233167B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267352A JPH05267352A (ja) | 1993-10-15 |
| JP3233167B2 true JP3233167B2 (ja) | 2001-11-26 |
Family
ID=13269646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06483392A Expired - Fee Related JP3233167B2 (ja) | 1992-03-23 | 1992-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233167B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4967708B2 (ja) * | 2007-02-27 | 2012-07-04 | 富士通株式会社 | 化合物半導体装置及びそれを用いたドハティ増幅器 |
-
1992
- 1992-03-23 JP JP06483392A patent/JP3233167B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267352A (ja) | 1993-10-15 |
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