KR940010557B1 - 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제 1a 도~제 1e 도는 본 발명의 제1실시예에 의한 HEMT의 제조방법의 일예를 공정순으로 나타낸 단면도.
제 2a 도~제 2d 도는 본 발명의 제2실시예에 의한 HEMT의 제조방법의 일예를 공정순으로 나타낸 단면도.
제 3 도는 종래의 HEMT를 나타낸 단면도.
제 4 도는 종래의 DHMISFET를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 :반절연성 GaAs 기판 2 : GaAs층
3 :n형 AlxGa1-xAs층 5 : 게이트전극
6 :소스전극 7 : 드레인전극
10 :헤테로접합 12 : 2차원 전자가스층
13 :AlxGa1-xAs 15 : 다결정실리콘막
본 발명은 반도체장치에 관한 것으로, 헤테로접합 전계효과트랜지스터에 적용하여 최적의 것이다.
종래, 이 종류의 헤테로접합 전계효과트랜지스터로서, 제 3 도에 나타낸 것과 같은 고전자이동도트랜지스터(High Electron Mobility Transistor, HEMT)가 알려져 있다. 이 제 3 도에 나타낸 HEMT에 있어서는, 반절연성(半絶緣性) GaAs기판(1)위에 언도프의 GaAs층(2)과, n형 AlxGa1-xAs(x=0.3)층(3)과, n형 GaAs층(4)이 순차 에피택셜성장되고, 이 n형 GaAs층(4)위에 Ti/Pt/Au로 이루어지는 게이트전극(5), Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)이 형성되어 있다. 도, 이들 소스전극(6) 및 드레인전극(7)의 아래쪽에 있어서의 n형 GaAs층(4), n형 AlxGa1-xAs층(3) 및 GaAs층(2)중에는, 이들 반도체와 상기 소스전극(6) 및 드레인전극(7)을 구성하는 Au-Ge와의 합금층으로 이루어지는 소스영역(8) 및 드레인 영역(9)이 형성되어 있다.
이 제 3 도에 나타낸 HEMT에 있어서는, GaAs층(2)중의 이 GaAs층(2)과 n형 AlxGa1-xAs(3)과의 헤테로접합(10)에 인접하는 부분(2a)에 유기(誘起)되는 2차원 전자(電子)가스층(12)의 농도를 게이트전극(5)에 인가하는 전압에 의해 제어함으로써 드레인전류를 제어하고 있다.
전술한 제 3 도에 나타낸 종래의 HEMT를 사용하여 IC를 구성하는 경우, 임계치전압 Vth=0의 HMET가 필요해지는 일이 있다. 이 Vth=0의 HMET를 제작하는 것은, 원리적으로는 n형 AlxGa1-xAs층(3)의 도너농도 및 막두께를 소정치로 제어함으로써 가능하지만, 실제로는 그들의 정밀제어는 매우 어려우며, 따라서 Vth=0의 HEMT를 제작하는 것은 매우 어렵다.
그리고, 제 3 도에 나타낸 HEMT와는 다른 헤테로접합 전계효과트랜지스터로서, 제 4 도에 나타낸 것과 같은 이른바 DH(Double Hetero) MISFET가 알려져 있다. 이 DHMISFET에 있어서는, 반절연성 GaAs기판(1)위에 배설된 언도프의 GaAs층(2)위에 언도프의 AlxGa1-xAs층(13)과, n+형 GaAs층(14)이 순차 에피택셜성장되고, 이 n+형 GaAs층(14)위에 n형 GaAs층으로 이루어지는 게이트전극(5), Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)이 형성되어 있다. 또, 전술한 n+형 GaAs층(14), AlxGa1-xAs층(13) 및 GaAs층(2)중에는 소스전극(6) 및 드레인전극(7) 형성전에 게이트전극(5)을 마스크로하여 실리콘 등의 n형 불순물을 이온주입함으로써 형성된 n+형 소스영역(8) 및 드레인영역(9)이 배설되어 있다.
그리고, 이 제 4 도에 나타낸 DHMISFET에 있어서는, 언도프의 GaAs층(2)과 언도프의 AlxGa1-xAs층(13)과의 사이에 헤테로접합(10a)이 또, n+형 GaAs층(14)과의 언도프의 AlxGa1-xAs층(13)과의 사이에 헤테로접합(10b)이 형성되어 있다. 그리고, 상기 GaAs층(2)중의 상기 헤테로접합(10a)에 인접하는 부분(2a)에 2차원 전자가스층(12)이 형성되도록 되어 있다.
이 제 4 도에 나타낸 DHMISFET에 의하면, 각 헤테로접합(10a)(10b)에 있어서의 배리어의 높이를 E1, E2로 하면,
Vth=E1-E2
로 되므로, E1=E2로 함으로써, Vth=0의 FET를 제작하는 것은 용이하지만, 게이트전극(5)을 n+형 GaAs층(14)에 오믹접촉시키는 것은 어려울 뿐만 아니고, 게이트리크를 방지하기 위한 소자 구조의 설계 및 제조프로세스가 매우 어려운 결점이 있다.
본 발명은 전술한 문제를 감안하여, 종래의 헤테로접합 전계효과트랜지스터가 갖는 전술한 바와 같은 결점을 시정한 반도체장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체장치는, GaAs기판(예를 들면 반절연성 GaAs기판(1))과, 이 GaAs기판 위에 형성되어 있는 저불순물 농도의 AlGaAs층(예를 들면 언도프의 AlxGa1-xAs(x=0.3))과, 이 AlGaAs층 위에 배설되어 있는 실리콘 또는 실리콘과 금속과의 화합물로 이루어지는 게이트전극(예를 들면 다결정실리콘으로 이루어지는 게이트전극(5))과, 상기 AlGaAs층 위에 배설되어 있는 소스전극 및 드레인전극(예를 들면 Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7))을 각각 구비하고 있다.
다음에, 본 발명에 관한 반도체장치를 HEMT에 적용한 실시예에 대하여 도면을 참조하면서 설명한다. 그리고, 다음의 제 1a 도~제 1e 도 및 제 2a 도~제 2d 도에 있어서는, 제 3 도 및 제 4 도와 동일 부분에는 동일한 부호를 붙이고, 필요에 따라서 그 설명을 생략한다.
먼저, 본 발명의 제1실시예에 대하여 설명한다.
먼저, 제1실시예에 의한 HEMT의 제조방법에 대하여 설명한다.
제 1a 도에 나타낸 바와 같이 먼저 반절연성(半絶緣性) GaAs기판(1)위에 MBE법(또는 MOCVD법 등)에 의해 예를 들면 막두께 0.5~1μm의 언도프의 GaAs층(2) 및 막두께가 수 100Å의 언도프의 AlxGa1-xAs(x=0.3층)(13)을 순차 에피택셜성장한다.
다음에, 상기 AlxGa1-xAs(x=0.3)층(13)위에 CVD법에 의해 실리콘의 성장을 행한다. 이 결과, 제 1b 도에 나타낸 바와 같이, 통상은 다결정실리콘막(15)이 형성된다.
다음에, 제 1b 도에 나타낸 바와 같이, 다결정실리콘막(15)위에 소정 형상의 포토레지스트(16)를 형성하고, 이 포토레지스트(16)를 마스크로 하여 다결정실리콘막(15)을 에칭제거하여, 제 1c 도에 나타낸 바와 같이 소정 형상의 다결정실리콘막으로 이루어지는 게이트전극(5)을 형성한다.
다음에, 제 1d 도에 나타낸 바와 같이, 전체면에 Au-Ge를 증착하여 Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)을 형성한다. 이후, 리프트오프를 행함으로써, 포토레지스트(16)위의 Au-Ge막(17)을 이 포토레지스트(16)과 함께 제거한다.
다음에 소정 온도로 열처리(알로이처리)를 행함으로써, 소스전극(6)과 드레인전극(7)을 구성하는 Au-Ge와 AlxGa1-xAs층(13) 및 GaAs층(2)을 합금화시켜서, 제 1e 도에 나타낸 바와 같이, 이들 합금층으로 이루어지는 소스영역(8) 및 드레인영역(9)을 형성하여, 목적으로 하는 HEMT를 완성시킨다.
이 제 1e 도에 나타낸 제1실시예에 의한 HEMT에 의하면, 종래와 같이 매우 전자이동도가 높고 고속동작이 가능한 HEMT를 얻을 수 있을 뿐만 아니고, 다음과 같은 이유에 의해 Vth=0으로 할 수 있다. 즉, 실리콘 및 GaAs의 전자친화력(電子親和力)은 각각 4.05eV, 4.07eV로 매우 가까운 값이지만, 전술한 제1실시예에 의하면, 다결정실리콘으로 이루어지는 게이트전극(5)과 언도프의 GaAs층(2)과의 사이에 이들보다 밴드갭이 크고, 또 전자친화력이 작은 언도프의 AlxGa1-xAs층(13)을 형성하고 있으므로, Vth=0의 HEMT를 얻을 수 있다. 즉, 게이트전극을 구성하는 실리콘과 GaAs층의 전자친화력이 매우 가까운 값이므로, 게이트전극과 AlGaAs층과의 사이에 헤테로접합과 GaAs층과 GaAs층과의 사이의 헤테로접합에 있어서의 배리어의 높이의 차가 0에 가깝게 되므로, Vth=0의 HEMT를 얻을 수 있다.
또, 게이트전극(7)을 다결정실리콘으로 구성하고 있으므로, 이미 확립된 실리콘의 미세가공기술이나 배선기술 등을 이용할 수 있고, 그러므로 HEMT의 IC화가 용이하다. 그리고, Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)은 실리콘에 대하여는 오믹접촉으로는 되지 않으므로, 게이트내압(耐壓)이 저하되어 게이트리크가 생길 염려가 적다.
다음에, 본 발명의 제2실시예에 대하여 설명한다.
먼저, 제2실시예에 의한 HEMT의 제조방법에 대하여 설명한다.
제1실시예에서 설명한 바와 같이 하여 제 1b 도에 나타낸 바와 같이, 반절연성 GaAs기판(1)위에 언도프의 GaAs층(2), 언도프의 AlxGa1-xAs층(13) 및 다결정실리콘막(15)을 형성한 후, 제 2a 도에 나타낸 바와 같이 다결정실리콘막(15)위에, 예를 들면 스퍼터법에 의해 Al막(19)을 형성한다.
다음에, 이 Al막(19)위에 소정 형상의 포토레지스트(16)를 형성하고, 이어서 이 포토레지스트(16)를 마스크로 하여 Al막(19)의 에칭을 행함으로서, 제 2b 도에 나타낸 바와 같이 소정 형상의 Al막(19a)을 형성한 후, 이 Al막(19a)을 마스크로 하여 다결정실리콘막(15)을 등방성(等方性)에칭에 의해 사이드에칭함으로써 제 2c 도에 나타낸 바와 같이, Al막(19a)보다 폭이 좁은 다결정실리콘막으로 이루어지는 게이트전극(5)을 형성한다.
다음에, 포토레지스트(16)를 마스크로 하여 제1실시예와 같이 Au-Ge의 증착을 행하고, 이어서 리프트오프를 행함으로서, 제 2d 도에 나타낸 바와 같이, Au-Ge로 이루어지는 소스전극(6) 및 드레인전극(7)을 게이트전극(5)에 대하여 셀프얼라인으로 형성하고, 또한 제1실시예와 같이 하여 소스영역(8) 및 드레인영역(9)을 형성하여, 목적으로 하는 HEMT를 완성시킨다.
이 제 2d 도에 나타낸 제2실시예에 의한 HEMT에 의하면, 제1실시예와 같은 이점에 더하여, 게이트전극(5)과 소스전극(6) 및 드레인전극(7)과의 사이에 간격 w(Al막(19a)의 돌출부의 길이에 대응함)을 둘 수 있으므로, 게이트내압의 저하의 문제를 거의 완전히 해결할 수 있다.
이상 본 발명을 실시예에 따라서 설명하였으나, 본 발명은 전술한 두 실시예에 한정되는 것은 아니고, 본 발명의 기술적 사상에 의거한 여러 가지 변형이 가능하다. 예를 들면, 필요에 따라서 다결정실리콘막(15)의 성장시에 n형 또는 p형의 불순물을 도프하여 형성되는 n형 또는 p형의 다결정실리콘막에 의해 게이트전극(5)을 구성해도 된다. 이 경우, n형 다결정실리콘막으로 게이트전극(5)을 구성하면 노멀리온형의 HEMT가 얻어지고, 또 p형 다결정실리콘막을 게이트전극(5)을 구성하면 노멀리오프형의 HEMT가 얻어진다. 또한, 필요에 따라서 다결정실리콘막(15)의 대신에 폴리사이드나 실리사이드 등의 실리콘과 금속과의 화합물(금속간 화합물)을 사용하여 게이트전극(5)을 구성해도 된다.
또 전술한 두 실시예에 있어서는, AlxGa1-xAs층(13)의 x의 값으로서 0.3을 사용하였으나, 이것에 한정되는 것은 아니고, 필요에 따라서 0.3이외의 값을 사용하는 것도 가능하다. 그리고, AlxGa1-xAs층(13)의 대신에, AlGaIn, AlInP 등의 다른 종류의 반도체층을 사용하는 것도 가능하다. 그리고, AlxGa1-xAs층(13) 등이나 GaAs층(2)은 필요에 따라서 저농도의 불순물을 함유하고 있어도 된다.
본 발명에 관한 반도체장치에 의하면, 임계치전압 Vth이 실질적으로 0의 고전자이동도트랜지스터를 얻는 것이 가능하다.
Claims (1)
- GaAs기판과, 이 GaAs기판 위에 형성되어 있는 저불순물 농도의 GaAs층과, 이 GaAs층 위에 형성되어 있는 저불순물 농도의 AlGaAs층과, 이 AlGaAs층 위에 배설되어 있는 실리콘 또는 실리콘과 금속과의 화합물로 이루어지는 게이트전극과, 상기 AlGaAs층 위에 배설되어 있는 소스전극 및 드레인전극을 각각 구비한 것을 특징으로 하는 반도체장치.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
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