DE3545434C2 - Halbleitereinrichtung - Google Patents

Halbleitereinrichtung

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Description

Die Erfindung betrifft eine Halbleitereinrichtung gemäß dem Oberbegriff des Patentanspruchs 1 und dient zur Bildung von Feldeffekttransistoren mit heterogenem Zonenübergang.
Zur Gruppe der Feldeffekttransistoren mit heterogenem Zonenübergang gehört ein konventioneller HEM-Transistor (High-Electron-Mobility-Transistor bzw. Transistor mit hoher Elektronenbeweglichkeit), wie er in Fig. 1 gezeigt ist. Bei diesem HEM-Transistor sind der Reihe nach auf einem halbisolierenden GaAs-Substrat 1 eine undotierte GaAs- Schicht 2, eine n-Typ AlxGal-xAs-Schicht 3 mit x = 0,3 und eine n-Typ GaAs-Schicht 4 epitaktisch aufgewachsen. Auf der n-Typ GaAs-Schicht 4 sind eine Gate-Elektrode 5 aus Ti/Pt/Au, eine Source-Elektrode 6 aus Au-Ge sowie eine Drain-Elektrode 7 aus Au-Ge angeordnet. Ein Sourcebereich 8 und ein Drainbereich 9 sind dabei in Gebieten der n-Typ GaAs-Schicht 4, der n-Typ AlxGal-xAs-Schicht 3 und der GaAs-Schicht 2 jeweils unterhalb der Source-Elektrode 6 und der Drain-Elektrode 7 gebildet. Der Sourcebereich 8 und der Drainbereich 9 bestehen aus Legierungsschichten der Halbleiter und dem Au-Ge der Elektroden 6 und 7.
Bei dem HEM-Transistor nach Fig. 1 ist der Drainstrom so gesteuert, daß eine Konzentration einer zweidi­ mensionalen Elektronengasschicht 12, die im Bereich 2a der GaAs-Schicht 2 benachbart zum Heteroübergang 10 zwischen der GaAs-Schicht 2 und der n-Typ AlxGal-xAs- Schicht 3 gebildet wird, durch eine an die Gate- Elektrode 5 angelegte Spannung steuerbar ist.
Wird mit Hilfe eines derartigen konventionellen HEM- Transistors nach Fig. 1 eine integrierte Schaltung aufge­ baut, so ist es erwünscht, daß die Schwellspannung Vth des HEM-Transistors den Wert Null besitzt (Vth = 0). Ein derartiger HEM-Transistor mit Vth = 0 kann dadurch erhalten werden, daß die Donatorkonzentration und die Dicke der n-Typ AlxGal-xAs-Schicht 3 auf vorher festgelegte Werte gehalten werden. In der Praxis ist es jedoch schwierig, diese Werte genau einzustellen. Es erfordert daher einen außerordentlich hohen Aufwand, einen HEM- Transistor herzustellen, bei dem Vth = 0 ist.
Ein ähnlicher HEM-Transistor ist aus Japanese Journal of Applied Physics, Vol. 20, No. 5, Mai 1981, Seiten L 317-L 319 bekannt. Bei diesem HEM-Transistor sind auf einem halbisolierenden GaAs- Substrat eine undotierte GaAs-Schicht und darauf eine n-Typ AlxGal-xAs-Schicht aufgewachsen. Auf der AlxGal-xAs-Schicht sind eine Gate-Elektrode aus Ti/Pt/Au und mindestens eine n-Typ GaAs-Schicht aufgebracht, auf der eine Source-Elektrode aus Au/Ge und eine Drain-Elektrode aus Au/Ge angeordnet sind.
Ein weiterer Feldeffekttransistor mit heterogenem Zonen­ übergang ist in Fig. 2 dargestellt. Dieser Feldeffekt­ transistor ist ein sogenannter DH (doppel-hetero) MISFET (Metal-Insulator-Semiconductor-FET). Bei diesem DHMISFET sind der Reihe nach auf einer nicht dotierten GaAs-Schicht 2, die auf einem halbisolierendem GaAs-Substrat 1 liegt, eine undotierte AlxGal-xAs-Schicht 13 und eine GaAs-Schicht 14 vom n⁺-Typ epitaktisch aufgewachsen. Auf der n-Typ GaAs-Schicht 14 sind eine Gate-Elektrode 5 aus einem n⁺-Typ GaAs-Film, eine Au-Ge Source-Elektrode 6 und eine Au-Ge Drain-Elektrode 7 gebildet. Innerhalb der n⁺-Typ GaAs- Schicht 14, der AlxGal-xAs-Schicht 13 und der GaAs-Schicht 2 sind ein n⁺-Typ Sourcebereich 8 und ein n⁺-Typ Drain­ bereich 9 begraben. Der Sourcebereich 8 und der Drainbereich 9 sind durch Ionenimplantation von n-Typ Verunreinigungen (z. B. von Silizium) gebildet, wobei die Gate-Elektrode 5 als Maske verwendet worden ist, und zwar bevor die Source- Elektrode und die Drain-Elektrode gebildet worden sind.
Bei dem DHMISFET nach Fig. 2 liegt ein heterogener Zonenübergang 10a zwischen der undotierten GaAs-Schicht 2 und der undotierten AlxGal-xAs-Schicht 13, während weiter­ hin ein heterogener Zonenübergang 10b zwischen der n⁺-Typ GaAs-Schicht 14 und der undotierten AlxGal-xAs-Schicht 13 gebildet ist. Eine zweidimensionale Elektronengasschicht 12 ist in einem Bereich 2a der GaAs-Schicht 2 benachbart zum heterogenen Zonenübergang 10a gebildet.
Sind die Sperrschichthöhen (Höhen der Potentialschwellen) der einzelnen heterogenen Zonenübergänge 10a und 10b des in Fig. 2 dargestellten DHMISFET′s jeweils mit E₁ und E₂ bezeichnet, so ergibt sich eine Schwellenspannung zu
Vth = E₁ - E₂.
Es kann daher ein FET mit einer Schwellenspannung Vth = 0 gebildet werden, wenn E₁ = E₂ ist. Allerdings ist es in der Praxis schwierig, einen guten ohm′schen Kontakt zwischen der Gate-Elektrode 5 und der n⁺-Typ GaAs-Schicht 14 herzustellen. Gateverluste (Leckverluste) können darüber hinaus nur durch einen besonderen Elementaufbau und durch einen aufwendigen Herstellungsprozeß vermieden werden.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter­ einrichtung zu schaffen, die einfach herstellbar ist und eine Schwellspannung besitzt, deren Wert praktisch Null ist.
Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patentanspruchs 1 angegeben. Vorteilhafte Aus­ gestaltungen der Erfindung sind den Unteransprüchen zu entnehmen.
Eine Halbleitereinrichtung nach der Erfindung zeichnet sich aus durch
  • - ein GaAs-Substrat,
  • - eine auf dem GaAs-Substrat liegende GaAs-Schicht mit geringer Verunreinigungs- bzw. Dotierungskonzentration,
  • - einer auf der GaAs-Schicht liegende AlGaAs-Schicht mit geringer Verunreinigungs- bzw. Dotierungskonzentration,
  • - eine auf der AlGaAs-Schicht angeordnete Gate-Elektrode aus Silizium oder einer Verbindung aus Silizium und einem Metall, sowie durch
  • - eine auf der AlGaAs-Schicht angeordnete Source-Elektrode und Drain-Elektrode.
Durch den genannten Aufbau der Halbleitereinrichtung können Transistoren mit hoher Elektronenbeweglichkeit erhalten werden, bei denen die Schwellspannung Vth im wesentlichen Null ist.
Nach einer vorteilhaften Ausgestaltung der Erfindung ent­ hält die Gate-Elektrode polykristallines Silizium bzw. besteht aus polykristallinem Silizium.
Nach einer anderen vorteilhaften Ausgestaltung der Erfindung ist die AlGaAs-Schicht eine undotierte Al0,3Ga0,7As-Schicht.
Eine weitere vorteilhafte Ausgestaltung der Erfindung besteht darin, daß die GaAs-Schicht eine undotierte Schicht ist.
Die Zeichnung stellt neben konventionellen Halbleiter­ einrichtungen zwei Ausführungsbeispiele einer Halbleiterein­ richtung nach der vorliegenden Erfindung dar. Es zeigen:
Fig. 1 einen Querschnitt durch einen kon­ ventionellen HEM-Transistor,
Fig. 2 einen Querschnitt durch einen kon­ ventionellen DHMISFET,
Fig. 3A bis 3E einen HEM-Transistor nach einem ersten Ausführungsbeispiel der vorliegenden Anmeldung in verschiedenen Herstellungs­ stufen, und
Fig. 4A bis 4D einen HEM-Transistor nach einem zweiten Ausführungsbeispiel der vor­ liegenden Anmeldung in verschiedenen Herstellungstufen.
Unter Bezugnahme auf die Zeichnung werden nachfolgend zwei Ausführungsbeispiele von HEM-Transistoren gemäß der vorliegenden Anmeldung näher erläutert. In den Fig. 3A bis 3E und 4A bis 4D sind gleiche Elemente wie in den Fig. 1 und 2 mit gleichen Bezugszeichen versehen und werden nicht nochmals beschrieben.
Zunächst wird anhand der Fig. 3A bis 3E der Her­ stellungsprozeß eines HEM-Transistors nach dem ersten Ausführungsbeispiel der vorliegenden Anmeldung näher erläutert. Wie in Fig. 3A gezeigt ist, werden eine nicht dotierte GaAs-Schicht 2 mit einer Dicke von 0,5 bis 1 µm und eine nicht dotierte AlxGal-xAs (x = 0,3)- Schicht 13 mit einer Dicke von mehreren Hundert Angström der Reihe nach epitaktisch auf einem halbisolierendem GaAs- Substrat 1 aufgebracht, zum Beispiel mit Hilfe eines MBE (Molecular Beam Epitaxy bzw. Molekularstrahlepitaxie)- Verfahrens oder mit Hilfe eines MOCVD-Verfahrens (MO-Chemical Vapour Deposition-Verfahrens).
Auf der AlxGal-xAs (x = 0,3)-Schicht 13 wächst an­ schließend mit Hilfe eines CVD-Verfahren Silizium auf. Dabei wird die in Fig. 3B dargestellte Struktur erhalten, bei der ein polykristalliner Siliziumfilm 15 auf der Schicht 13 liegt.
Wie die Fig. 3B zeigt, wird auf dem polykristallinen Siliziumfilm 15 ein Photoresist 16 mit vorbestimmtem Muster aufgebracht. Der polykristalline Siliziumfilm 15 wird dann bereichsweise geätzt, wobei der Photoresist 16 als Maske dient. Auf diese Weise wird eine Gate- Elektrode 5 mit vorbestimmter Form erhalten, wie in Fig. 3C dargestellt ist.
Entsprechend der Fig. 3D wird anschließend auf der gesamten Oberfläche der so erhaltenen Struktur Au-Ge niedergeschlagen, wodurch eine Au-Ge Source-Elektrode 6 und eine Au-Ge Drain-Elektrode 7 erhalten werden. Danach wird der Au-Ge-Film 17 auf dem Photoresist 16 entfernt, und zwar gemeinsam mit dem Photoresist 16, zum Beispiel durch ein Lift-off-Verfahren (Abhebeverfahren).
Die gesamte Struktur wird dann zur Durchführung eines Legierungsprozesses auf eine vorbestimmte Temperatur erhitzt, so daß das Au-Ge der Source-Elektrode 6 und der Drain- Elektrode 7 mit der AlxGa1-xAs-Schicht 13 und der GaAs- Schicht 2 legiert. Auf diese Weise entsteht die in Fig. 3E dargestellte Struktur, die den fertigen HEM-Transistor zeigt, der einen Source-Bereich 8 und einen Drain-Bereich 9 aus den genannten Legierungsschichten aufweist.
Der in Fig. 3E dargestellte HEM-Transistor besitzt nicht nur eine sehr hohe Elektronenbeweglichkeit, die derjenigen konventioneller HEM-Transistoren entspricht, so daß er mit hoher Arbeitsgeschwindigkeit betrieben werden kann, sondern weist darüber hinaus auch eine Schwellspannung Vth = 0 auf, wie nachfolgend erläutert wird. Die Elektronenaustritts­ arbeiten von Silizium und GaAs liegen sehr nahe beieinander und betragen 4,05 eV und 4,07 eV. Dementsprechend wird ein HEM-Transistor mit Vth = 0 erhalten, wenn die nicht dotierte AlxGa1-xAs-Schicht 13, die eine größere Band­ lücke und eine geringere Elektronenaustrittsarbeit als die polykristalline Siliziumgate-Elektrode 5 und die nicht dotierte GaAs-Schicht 2 aufweist, zwischen den genannten beiden Schichten angeordnet ist.
Da die Gate-Elektrode 5 darüber hinaus aus polykristallinem Silizium besteht, lassen sich ferner Silizium verwendende mikrolithographische oder Verdrahtungstechniken anwenden, um mit Hilfe der HEM-Transistoren nach dem ersten Ausführungs­ beispiel der vorliegenden Anmeldung integrierte Schaltungen (IC′s) aufzubauen. Da die Au-Ge Source-Elektrode 6 und die Au-Ge Drain-Elektrode 7 keinen ohm′schen Kontakt mit dem Silizium der Gate-Elektrode 5 haben, braucht andererseits nicht befürchtet zu werden, daß Gateverluste (Leckverluste) und eine Abnahme der Gate-Durchbruchs­ spannung auftreten.
Anhand der Fig. 4A bis 4D wird nachfolgend ein zweites Ausführungsbeispiel einer Halbleitereinrichtung nach der vorliegenden Anmeldung näher beschrieben. In gleicher Weise wie beim ersten Ausführungsbeispiel werden auf einem halb­ isolierendem GaAs-Substrat 1 eine nicht dotierte GaAs- Schicht 2, eine nicht dotierte AlxGal-xAs-Schicht 13 und ein polykristalliner Siliziumfilm 15 gebildet. Dieser Zustand ist praktisch in der Fig. 3B dargestellt. Anschließend wird auf dem polykristallinen Siliziumfilm 15 ein Al-Film 19 aufgebracht (Aluminiumfilm), zum Beispiel mit Hilfe eines Sputterverfahrens, so daß die Struktur in Fig. 4A erhalten wird.
Als nächstes wird auf dem Al-Film 19 ein Photoresist 16 mit vorbestimmter Struktur bzw. Form aufgebracht. Der Al-Film 19 wird dann bereichsweise geätzt, wobei der Photoresist 16 als Maske dient. Auf diese Weise wird ein Al-Film 19a mit vorbestimmter Form bzw. Größe erhalten, wie in Fig. 4B dargestellt ist. Sodann wird der poly­ kristalline Siliziumfilm 15 unter Verwendung des Al-Films 19a als Maske durch einen gleichmäßigen Ätzvorgang weggeätzt, und zwar so weit, daß seine Seitenbereiche unterhalb des Films 19a zu liegen kommen. Es wird also die in Fig. 4C dargestellte Struktur erhalten, bei der die Gate-Elektrode 5, die aus dem polykristallinen Siliziumfilm besteht, eine geringere Breite als der über ihr liegende Al-Film 19a besitzt.
Entsprechend dem ersten Ausführungsbeispiel wird auch hier wieder Au-Ge auf die so erhaltene Struktur nieder­ geschlagen, wobei der Photoresist 16 wiederum als Maske dient. Anschließend wird der Photoresist 16 mit dem auf ihm liegenden Au-Ge-Film abgehoben. Durch den zuvor erwähnten Vorgang werden die Au-Ge Source-Elektrode 6 und die Au-Ge Drain-Elektrode 7 praktisch von selbst relativ zur Gate-Elektrode 5 ausgerichtet. Zuletzt werden der Sourcebereich 8 und der Drainbereich 9 in derselben Weise gebildet, wie bereits im Zusammenhang mit dem Ausführungsbeispiel nach den Fig. 3A bis 3E be­ schrieben worden ist, so daß ein fertiger HEM-Transistor erhalten wird.
Der HEM-Transistor nach Fig. 4D entsprechend dem zweiten Ausführungsbeispiel der vorliegenden Anmeldung weist zusätzlich zu dem HEM-Transistor nach dem ersten Ausführungsbeispiel der vorliegenden Anmeldung den Vorteil auf, daß das Problem einer Abnahme der Gate-Durchbruchs­ spannung praktisch vollständig beseitigt ist, da die Source-Elektrode 6 und die Drain-Elektrode 7 von der Gate-Elektrode 5 durch den Abstand w getrennt sind, der dem Überhangbereich des Al-Films 19a entspricht.
Selbstverständlich ist die Erfindung nicht auf die oben beschriebenen beiden Ausführungsbeispiele be­ schränkt. Beispielsweise können n-Typ oder p-Typ Ver­ unreinigungen in den polykristallinen Siliziumfilm 15 während seines Aufwachsprozesses eindotiert werden, falls dies erforderlich ist. Die Gate-Elektrode 5 kann daher einen resultierenden n-Typ oder p-Typ polykristallinen Siliziumfilm enthalten bzw. aus einem solchen bestehen. Besteht die Gate-Elektrode 5 aus einem n-Typ poly­ kristallinen Siliziumfilm, wird ein HEM-Transistor vom EIN-Typ erhalten. Besteht dagegen die Gate-Elektrode 5 aus einem p-Typ polykristallinen Siliziumfilm, wird ein HEM-Transistor vom AUS-Typ erhalten. Ferner kann die Gate-Elektrode 5 aus einer Verbindung (inter­ metallischen Verbindung) aus Silizium und einem Metall, beispielsweise aus "polycide" (polykristallines Silizium) oder Silizid (Siliziummetallverbindung) statt aus dem polykristallinen Siliziumfilm 15, bestehen.
In den beiden beschriebenen Ausführungsbeispielen wurde der Wert x für die Zusammensetzung der AlxGal-xAs- Schicht 13 auf x = 0,3 festgesetzt. Selbstverständlich können auch andere Werte x verwendet bzw. eingestellt werden, falls dies gewünscht oder erforderlich sein sollte. Andererseits können die AlxGal-xAs-Schicht 13, die GaAs-Schicht 2 und dergleichen auch Verunreinigungen mit niederiger Konzentration erhalten, falls dies er­ forderlich ist. Statt der AlxGal-xAs-Schicht 13 können auch andere Typen von Halbleiterschichten verwendet werden, beispielsweise eine AlGaIn-Schicht oder eine AlInp-Schicht.

Claims (6)

1. Halbleitereinrichtung mit einem GaAs-Substrat (1), einer auf dem GaAs-Substrat (1) liegenden GaAs-Schicht (2), einer auf der GaAs-Schicht (2) liegenden AlGaAs-Schicht (13), einer auf der AIGaAs-Schicht (13) angeordneten Gate-Elektrode (5), Source-Elektrode (6) und Drain-Elektrode (7), dadurch gekennzeichnet, daß die Gate-Elektrode (5) Silizium oder eine Verbindung aus Silizium und einem Metall enthält.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (5) polykristallines Silizium enthält.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die AlGaAs-Schicht (13) eine undotierte Al0,3Ga0,7As-Schicht ist.
4. Halbleitereinrichtung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die GaAs-Schicht (2) eine undotierte GaAs-Schicht ist.
5. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (5) ein "polycide" (polykristalline Siliziumschicht mit darauf aufgebrachter Silizidschicht) enthält.
6. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (5) ein Silizid enthält.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2600821B1 (fr) * 1986-06-30 1988-12-30 Thomson Csf Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative
DE59010851D1 (de) * 1989-04-27 1998-11-12 Max Planck Gesellschaft Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren
US5385865A (en) * 1990-04-26 1995-01-31 Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface
CA2774934A1 (en) 2008-09-23 2010-04-01 Aerovironment, Inc. Stator winding heat sink configuraton

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58212182A (ja) * 1982-06-03 1983-12-09 Fujitsu Ltd 半導体装置
JPS61295671A (ja) * 1985-06-21 1986-12-26 ハネウエル・インコ−ポレ−テツド 相補形プレ−ナ・ヘテロ構造ｉｃおよびその製造方法

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