FR2582152A1 - Dispositif a semiconducteur de type transistor a effet de champ - Google Patents
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Abstract
UN DISPOSITIF A SEMICONDUCTEUR SELON L'INVENTION COMPREND: UN SUBSTRAT 1 DE GAAS; UNE COUCHE 2 DE GAAS DE FAIBLE CONCENTRATION EN IMPURETES FORMEE SUR LE SUBSTRAT DE GAAS; UNE COUCHE 13 DE ALGAAS DE FAIBLE CONCENTRATION EN IMPURETES FORMEE SUR LA COUCHE 2 DE GAAS; UNE ELECTRODE DE GRILLE 5 DE SILICIUM OU D'UN COMPOSE DE SILICIUM ET D'UN METAL, FORMEE SUR LA COUCHE 13 DE ALGAAS; ET UNE ELECTRODE DE SOURCE 6 ET UNE ELECTRODE DE DRAIN 7 FORMEES SUR LA COUCHE 13 DE ALGAAS. AVEC CETTE STRUCTURE, ON PEUT OBTENIR UN TRANSISTOR A MOBILITE ELECTRONIQUE ELEVEE DANS LEQUEL LA TENSION DE SEUIL V EST ESSENTIELLEMENT NULLE. APPLICATION AUX TRANSISTORS A EFFET DE CHAMP A HETEROJONCTION.
Description
La présente invention concerne un dispositif à semiconduc-
teur le plus approprié pour un transistor à effet de champ à hété-
rojonction. Conventionnellement, on connaît un transistor à mobilité électronique élevée (HEMT), tel que représenté sur la Figure 1 des
dessins annexés, en tant que transistor à effet de champ à hétéro-
jonction. Dans le transistor HEMT de la Figure 1, on fait croître de façon épitaxiale et séquentiellement une couche 2 de GaAs non
dopé, une couche 3 de AlxGal xAs (x = 0,3) de type n, et une cou-
che 4 de GaAs de type n sur un substrat 1 de GaAs semi-isolant. On
forme une électrode de grille 5 de Ti/Pt/Au, une électrode de sour-
ce 6 de Au-Ge, et une électrode de drain 7 de Au-Ge sur la couche 4 de GaAs de type n. On forme une région de source 8 et une région de drain 9 dans des parties de la couche 4 de GaAs de type n, da la couche 3 de AlxGal xAs de type n, et de la couche 2 de GaAs situées
au-dessous de l'électrode de source 6 et de l'électrode de drain 7.
La région de source 8 et la région de drain 9 sont constituées de couches d'alliagesdes semiconducteurs et de Au-Ge des électrodes 6 et 7.
Dans le transistor HEMT représenté sur la Figure 1, le cou-
rant de drain est réglé de manière à ce que la concentration d'une
couche bidimensionnelle 12 de gaz d'électrons, induite dans une par-
tie 2a de la couche de GaAs 2 voisine d'une hétérojonction 10 située entre la couche 2 de GaAs et la couche 3 de-AlxGal xAs de type n,
soit réglée par une tension appliquée à l'électrode de grille 5.
Quand un circuit intégré est constitué par le transistor HEMT classique représenté sur la Figure 1, il est souhaitable que la tension de seuil Vs= O dans le transistor HEMT. On peut produire le transistor HEMT dans lequel Vs= O en maintenant la concentration en atomes donneurs et l'épaisseur de la couche 3 de AlxGal xAs de type n à des valeurs prédéterminées. Cependant, en pratique, il est difficile de régler ces valeurs de façon précise. Par conséquent, il est très difficile de produire un transistor HEMT dans lequel
Vs= o.
On connaît un transistor à effet de champ à métal-isolant-
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semiconducteur (MISFET) à double hétérojonction (OH), tel que re-
présenté sur la Figure 2 des dessins annexés, en tant que transis-
tor à effet de champ à hétérojonction différent du transistor HEMT représenté sur la Figure 1. Dans le transistor DHMISFET, on fait croître de façon épitaxiale et séquentiellement une couche 13 de AlxGal xAs non dopé et une couche 14 de GaAs de type n+ sur une
couche 2 de GaAs non dopé, prévue sur un substrat 1 de GaAs semi-
isolant. Une électrode de grille 5 d'un film de GaAs de type n, une
électrode de source 6 de Au-Ge, et une électrode de drain-7 de Au-
Ge sont formées sur la couche 14 de GaAs de type n+. Or ensevelit une région de source 8 de type n+ et une région de drain 9 de type + n dans la couche 14 de GaAs de type n+, dans la couche 13 de
AlxGa 1xAs, et dans la couche 2 de GaAs. On forme la région de sour-
ce 8 et la région de drain 9 par implantation ionique d'impuretés de type n (par exemple, de silicium) en utilisant l'électrode de grille 5 comme masque, avant de former l'électrode de source 6 et
l'électrode de drain 7.
Dans le transistor DHMISFET représenté sur la Figure 2, on forme une hétérojonction lOa entre la couche 2 de GaAs non dopé et la couche 13 de AlxGal xAs non dopé, et on forme une hétérojonction lOb entre la couche 14 de GaAs de type n+ et la couche 13 de AlxGal xAs non dopé. On forme une couche bidimensionnelle 2 de gaz x l-x d'électrons dans une partie 2a de la couche 2 de GaAs voisine de
l'hétérojonction 10a.
Dans le transistor DHMISFET de la Figure 2, si les hauteurs de barrière de potentiel aux hétérojonctions lOa et 10b sont données comme étant E1 et E2:
VS = E1 -E2
Par conséquent, si E1= E2, on peut produire un transistor à effet
de champ FET dans lequel Vs= O. Cependant, en pratique, il est dif-
ficile d'établir un contact ohmique entre l'électrode de grille 5 et la couche 14 de GaAs de type n+. En outre, il est très difficile
d'avoir une conception de structure d'élément et un procédé de fabri-
cation qui empêchent une fuite de grille.
Un but de la présente invention est de fournir un dispositif à semiconducteur qui soit exempt des inconvénients mentionnés plus
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haut qui sont présents dans la technique antérieure.
Un dispositif à semiconducteur selon la présente invention
comprend: un substrat de GaAs; une couche de GaAs de faible concen-
tration en impuretés formée sur le substrat de GaAs; une couche de AlGaAs de faible concentration en impuretés formée sur la couche de
GaAs; une électrode de grille de silicium ou d'un composé de sili-
cium et d'un métal, formée sur la couche de AlGaAs; et une électro-
de de source et une électrode de drain formées sur la couche de AlGaAs. Avec la structure ci-dessus, on peut obtenir un transistor à mobilité électronique élevée dans lequel la tension de seuil Vs
est essentiellement égale à 0.
D'autres caractéristiques et avantages de la présente inven-
tion seront mis en évidence dans la description suivante, donnée à
titre d'exemple non limitatif, en référence aux dessins annexés dans lesquels: la Figure 1 est une vue en coupe représentant un transistor HEMT classique; la Figure 2 est une vue en coupe représentant un transistor DHMISFET classique; les Figures 3A à 3E sont des vues en coupe représentant en séquence un procédé de fabrication d'un transistor HEMT selon un premier exemple de réalisation de la présente invention; et les Figures 4A à 4D sont des vues en coupe représentant en séquence un procédé de fabrication d'un transistor HEMT selon un
second exemple de réalisation de la présente invention.
On va décrire un dispositif à semiconducteur selon les exem-
ples de réalisation de la présente invention appliquée à un transis-
tor HEMT en se référant aux dessins. Sur les Figures 3A à 3E et sur les Figures 4A à 4D, les mêmes références numériques indiquent
les mêmes parties que celles des Figures 1 et 2, et une description
détaillée de celles-ci sera omise, comme il se doit.
On va décrire dans la suite le premier exemple de réalisa-
tion de la présente invention.
On va d'abord décrire un procédé de fabrication d'un tran-
sistor HEMT selon le premier exemple de réalisation.
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Comme le montre la Figure 3A, on forme séquentiellement et par croissance épitaxiale une couche 2 ce GaAs non Copé ayant une épaisseur comprise entre 0,5 et 1 pm, et une couche 13 de
AlxGal xAs (x = 0,3) non dopé ayant une épaisseur de plusieurs cen-
taines d'angstrbms sur un substrat 1 de GaAs semi-isolant par épi-
taxie par jets moléculaires (MBE) ou par un procédé de dépôt chimi-
que en phase vapeur (MOCVD).
On fait ensuite croître du silicium sur la couche 13 de
AlxGa As (x= 0,3) par un procédé de dépôt chimique en phase vapeur.
x 1-x Ainsi,comme le montre la Figure 3B, on forme un film 15 de silicium polycristallin. Comme le montre la Figure 3B, on forme ensuite une couche
16 photorésistante d'un dessin prédéterminé sur le film 15 de sili-
cium polycristallin. Le film 15 de silicium polycristallin est en-
suite attaqué sélectivement en utilisant la couche photorésistante 16 comme masque, ce qui permet de former une électrode de grille 5
de la forme prédéterminée, comme le montre la Figure 3C.
Ensuite, comme le montre la Figure 3D, on dépose Au-Ge sur toute la surface de la structure résultante, en formant ainsi une
électrode de source 6 de Au-Ge et une électrode de drain 7 de Au-Ce.
Ensuite, on retire un film 17 de Au-Ge sur la couche photorésistan-
te 16, ainsi que la couche photorésistante 16, par un procédé de décollage. La structure est ensuite soumise à un traitement thermique
(alliage) à une température prédéterminée, de sorte que Au-Ge cons-
tituant l'électrode de source 6 et l'électrode de drain 7 est asso-
cié en alliage avec la couche 13 de AlxGal xAs et la couche 2 de GaAs. Ainsi, comme le montre la Figure 3E, on forme une région de source 8 et une région de drain 9 de ces couches d'alliages, ce qui
termine le transistor HEMT.
Dans le transistor HEMT représenté sur la Figure 3E selon le premier exemple de réalisation, on peut obtenir non seulement un
transistor HEMT, qui a une mobilité électronique très élevée sembla-
ble à celle d'un transistor HEMT classique et qui peut être mis en fonctionnement à vitesse élevée, mais.également un transistor HEMT dans lequel Vs= O, pour la raison suivante. Les valeurs d'affinité
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électronique du silicium et de GaAs sont très proches (4,05 eV et 4,07 eV, respectivement). Selon le dispositif du premier exemple de réalisation, puisque la couche 13 de AlxGal xAs non dopé, qui a une bande interdite supérieure et une affinité électronique inférieure à celles de l'électrode de grille 5 de silicium polycristallin et de la couche 2 de GaAs non dopé, est prévue entre celles-ci, on peut obtenir un transistor HEMT dans lequel Vs= O. Puisque l'électrode de grille 5 est constituée de silicium polycristallin, on peut utiliser une technique de microlithographie
ou de câblage de silicium déjà établie, et on peut facilement cons-
tituer un circuit intégré du transistor HEMT selon le premier exem-
ple de réalisation. En outre, puisque l'électrode de source 6 de
Au- Ce et l'électrode de drain 7 de Au-Ge ne sont pas en contact oh-
mique avec le silicium de l'électrode de grille 5, il n'y a pas de
risque de fuite de grille due à une diminution de la tension de rup-
ture de grille.
On va maintenant décrire un second exemple de réalisation
de la présente invention.
On va d'abord décrire un procédé de fabrication d'un tran-
sistor HEMT selon le second exemple de réalisation.
On forme une couche 2 de GaAs non dopé, une couche 13 de AlxGa As non dopé, et un film 15 de silicium polycristallin sur un substrat 1 de GaAs semi-isolant, de la même manière que celle décrite dans le premier exemple de réalisation, tel que représenté sur la Figure 3B. Ensuite, on forme un film 19 de A1 sur le film 15
de silicium polycristallin, par exemple, par un procédé de pulvé-
risation cathodique, comme le montre la Figure 4A.
Ensuite, on forme une couche photorésistante 16 d'un dessin
prédéterminé sur le film 19 de A1. Le film 19 de A1 est sélective-
ment attaqué en utilisant la couche photorésistante 16 comme masque, en formant ainsi un film 19a de A1 d'une forme prédéterminée, comme
le montre la Figure 4B. Ensuite, le film 15 de silicium polycristal-
lin est attaqué latéralement par attaque isotropique en utilisant le film 19a de A1 comme masque. Ainsi, comme le montre la Figure 4C,
on forme une électrode de grille 5, d!un film de silicium polycris-
tallin ayant une largeur inférieure à celle du film 19a de A1.
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On réalise le même dépôt de Au-Ge que dans le premier exem-
ple de réalisation, en utilisant la couche photorésistante 16 com-
me masque. L'opération de décollage de film de Au-Ge et de couche photorésistante 16 est ensuite terminée,de sorte qu'on forme une électrode de source 6 de Au-Ge et une électrode de drain 7 de Au-Ge
d'une manière à auto-centrage par rapport à l'électrode de grille 5.
On forme ensuite une région de source 8 et une région de drain 9 de la même manière que dans le premier exemple de réalisation, ce
qui complète le transistor HEMT.
Avec le transistor HEMT de la Figure 4D, fabriqué selon le second exemple de réalisation de la présente invention, en plus des avantages obtenus dans le premier exemple de réalisation, puisque l'électrode de source 6 et l'électrode de drain 7 sont séparées de l'électrode de grille 5 d'une distance w (correspondant à la partie en porte-à-faux du film 19a de A1), le problème de la diminution de
la tension de rupture de grille peut être presque complètement ré-
solu. On a décrit ci-dessus les exemples de réalisation de la
présente invention. Cependant, la présente invention n'est pas li-
mitée aux deux exemples de réalisation particuliers ci-dessus, et on peut faire différents changements et modifications dans l'esprit et le cadre de l'invention. Par exemple, on peut doper le film 15 de silicium polycristallin avec des impuretés de type n ou de type
p pendant sa croissance, comme il faut. Ainsi, l'électrode de gril-
le 5 peut comprendre un film de silicium polycristallin de type n ou de type p résultant. Dans ce cas, quand l'électrode de grille 5
comprend un film de silicium polycristallin de type n, on peut ob-
tenir un transistor HEMT de type normalement conducteur. Autrement,
quand l'électrode de grille 5 comprend un film de silicium polycris-
tallin de type p, on peut obtenir un transistor HEMT de type norma-
lement bloqué. En outre, l'électrode de grille 5 peut comprendre un composé(intermétallique) de silicium et d'un métal tel qu'un
polycide ou un siliciure, à la place du film 15 de silicium poly-
cristallin, comme il faut.
Dans les deux exemples de réalisation ci-dessus, le rapport de composition x de la couche 13 de AlxGal xAS est égal à 0,3, mais
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la présente invention n'est pas limitée à celui-ci, et on peut
utiliser une valeur autre que 0,3, comme il faut. En outre, la cou-
che 13 de AlxGal xAs, la couche 2 de GaAs, et autre couche analogue, peuvent contenir une faible concentration en impuretés, comme il faut. On peut utiliser d'autres types d'une couche semiconductrice (par exemple, AlGaIn, AlInP, ou autre semiconducteur analogue) au
lieu de la couche 13 de AlxGal xAs.
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Claims (4)
1. Dispositif à semiconducteur, caractérisé en ce qu'il comprend: un substrat (1) de GaAs; une couche (2) de GaAs de faible concentration en impuretés formée sur le substrat (1) de GaAs; une couche (13) de AlGaAs de faible concentration en impuretés formée sur la couche (2) de GaAs; une électrode de grille (5) de silicium ou d'un composé de silicium et d'un métal, formée sur la couche (13) de AlGaAs; et une électrode de source (6) et une électrode de
drain (7) formées sur la couche (13) de AlGaAs.
2. Dispositif à semiconducteur selon la revendication 1, caractérisé en ce que l'électrode de grille (5) est constituée de
silicium polycristallin.
3. Dispositif à semiconducteur selon l'une quelconque des
revendications 1 et 2, caractérisé en ce que la couche (13) de
AlGaAs est une couche de Alo,3Gao,7As non dopé.
4. Dispositif à semiconducteur selon l'une quelconque des
revendications 1 à 3, caractérisé en ce que la couche (2) de GaAs
est une couche de GaAs non dopé.
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Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2600821B1 (fr) * | 1986-06-30 | 1988-12-30 | Thomson Csf | Dispositif semi-conducteur a heterojonction et double canal, son application a un transistor a effet de champ, et son application a un dispositif de transductance negative |
| DE59010851D1 (de) * | 1989-04-27 | 1998-11-12 | Max Planck Gesellschaft | Halbleiterstruktur mit einer 2D-Ladungsträgerschicht und Herstellungsverfahren |
| US5385865A (en) * | 1990-04-26 | 1995-01-31 | Max-Planck-Gesellschaft Zur Forderung Der Wissenschaften | Method of generating active semiconductor structures by means of starting structures which have a 2D charge carrier layer parallel to the surface |
| US9035526B2 (en) | 2008-09-23 | 2015-05-19 | Aerovironment, Inc. | Compressed motor winding |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212182A (ja) * | 1982-06-03 | 1983-12-09 | Fujitsu Ltd | 半導体装置 |
| EP0206274A1 (fr) * | 1985-06-21 | 1986-12-30 | Honeywell Inc. | Structure IC complémentaire à haute transconductance |
-
1984
- 1984-12-21 JP JP59270350A patent/JPS61147578A/ja active Pending
-
1985
- 1985-12-13 KR KR1019850009394A patent/KR940010557B1/ko not_active IP Right Cessation
- 1985-12-16 CA CA000497744A patent/CA1238122A/fr not_active Expired
- 1985-12-19 NL NL8503515A patent/NL8503515A/nl unknown
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- 1985-12-20 FR FR858518969A patent/FR2582152B1/fr not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212182A (ja) * | 1982-06-03 | 1983-12-09 | Fujitsu Ltd | 半導体装置 |
| EP0206274A1 (fr) * | 1985-06-21 | 1986-12-30 | Honeywell Inc. | Structure IC complémentaire à haute transconductance |
Non-Patent Citations (3)
| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 23, no. 3, partie 2, mars 1984, pages L150-L152, Tokyo, JP; Y. KATAYAMA et al.: "A new two-dimensional electron gas field-effect transistor fabricated on undoped A1GaAs-GaAs heterostructure" * |
| JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 24, no. 8, partie 2, août 1985, pages L623-L625, Tokyo, JP; K. ARAI et al.: "Threshold voltage behavior for WSi/AIxGa1-xAs/GaAs MIS-like heterostructure FET" * |
| PATENT ABSTRACTS OF JAPAN, vol. 8, no. 63 (E-233)[1500], 24 mars 1984; & JP-A-58 212 182 (FUJITSU K.K.) 09-12-1983 * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2582152B1 (fr) | 1989-12-08 |
| KR860005452A (ko) | 1986-07-23 |
| JPS61147578A (ja) | 1986-07-05 |
| DE3545434A1 (de) | 1986-07-03 |
| GB2168847A (en) | 1986-06-25 |
| GB8531441D0 (en) | 1986-02-05 |
| DE3545434C2 (de) | 1995-07-20 |
| NL8503515A (nl) | 1986-07-16 |
| GB2168847B (en) | 1988-05-25 |
| CA1238122A (fr) | 1988-06-14 |
| KR940010557B1 (ko) | 1994-10-24 |
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