JPH03231424A - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
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- JPH03231424A JPH03231424A JP2761790A JP2761790A JPH03231424A JP H03231424 A JPH03231424 A JP H03231424A JP 2761790 A JP2761790 A JP 2761790A JP 2761790 A JP2761790 A JP 2761790A JP H03231424 A JPH03231424 A JP H03231424A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 150000001875 compounds Chemical class 0.000 title claims description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 21
- 239000000956 alloy Substances 0.000 claims abstract description 21
- 229910017401 Au—Ge Inorganic materials 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 239000012298 atmosphere Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000011261 inert gas Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 2
- 230000004913 activation Effects 0.000 abstract 1
- 238000009413 insulation Methods 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- 238000000489 vacuum metal deposition Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000005533 two-dimensional electron gas Effects 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 238000007738 vacuum evaporation Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置の製造方法に関し、特にオー
ミック電極を有する化合物半導体装置に関する。
ミック電極を有する化合物半導体装置に関する。
化合物半導体装置において、ＧａＡｓ、Ａｊ２ＧａＡｓ
、ＩｎＰ等からなるｎ型化合物半導体層に設けるオーミ
ック電極は、一般にＮ ｉ ／ Ａ ｕ−Ｇ ｅ層やＡ
ｕ ／ Ｎ ｉ ／ Ａ ｕ−Ｇ ｅ層が多く用いら
れている。
、ＩｎＰ等からなるｎ型化合物半導体層に設けるオーミ
ック電極は、一般にＮ ｉ ／ Ａ ｕ−Ｇ ｅ層やＡ
ｕ ／ Ｎ ｉ ／ Ａ ｕ−Ｇ ｅ層が多く用いら
れている。
第４図は従来の化合物半導体装置の一例を示す断面図で
ある。
ある。
第４図に示すように、半絶縁性ＧａＡｓ基板１の表面に
Ｓｉ原子をイオン注入し、活性化して厚さ０．１μｍの
ｎ型ＧａＡｓ層２を形成し、動作層を設ける。次に、ｎ
型ＧａＡｓ層２の上にゲート電極３を選択的に形成し、
ゲート電極３０両側のｎ型ＧａＡｓ層２の上に真空蒸着
法により選択的に膜厚１５０ｎｍのＡｕ−Ｇｅ層と膜厚
４０ｎｍのＮ ｉ ７１）ＷはＡ ｕ −Ｇ ｅ層とＮ
ｉ層の上に膜厚１０ｎｍのＡｕ層を順次堆積して４４０
℃の窒素雰囲気中で１分間の熱処理を行い、ｎ型Ｇ ａ
Ａ ｓ層２の表面と反応させｎ型Ｇ ａ Ａ ｅ層２
とオーミック６にほぼ整合させて合金層６に接続するソ
ース電極４及びドレイン電極５を形成する。
Ｓｉ原子をイオン注入し、活性化して厚さ０．１μｍの
ｎ型ＧａＡｓ層２を形成し、動作層を設ける。次に、ｎ
型ＧａＡｓ層２の上にゲート電極３を選択的に形成し、
ゲート電極３０両側のｎ型ＧａＡｓ層２の上に真空蒸着
法により選択的に膜厚１５０ｎｍのＡｕ−Ｇｅ層と膜厚
４０ｎｍのＮ ｉ ７１）ＷはＡ ｕ −Ｇ ｅ層とＮ
ｉ層の上に膜厚１０ｎｍのＡｕ層を順次堆積して４４０
℃の窒素雰囲気中で１分間の熱処理を行い、ｎ型Ｇ ａ
Ａ ｓ層２の表面と反応させｎ型Ｇ ａ Ａ ｅ層２
とオーミック６にほぼ整合させて合金層６に接続するソ
ース電極４及びドレイン電極５を形成する。
この場合、Ａｕ−Ｇｅ層とＮｉ層との膜厚比には最適値
があり、第５図に示すようにＡ ｕ −Ｇ ｅ層の膜厚
に対しＮｉ層の膜厚を２７％としたとき接触抵抗率は極
小となる。また、接触抵抗率はＮｉ／Ａｕ−Ｇｅ層の膜
厚に依存性があり第６図に示すように膜厚が薄くなるに
つれ接触抵抗率は増大する傾向にある。さらに、Ｎｉ／
Ａｕ−Ｇｅ層の膜厚に対して熱処理温度には最適値が存
在し、第７図に示すように例えば、Ａｕ−Ｇｅ層の膜厚
を１５０ｎｍとし、Ｎ１層の膜厚を４０ｎｍとすると最
適熱処理温度は４４０℃付近である。以上のようにして
最適条件で形成したオーミック接触は５ Ｘ １０．”
ｃｍ−３以上の濃度のｎ＋型Ｇ ａ Ａ ｅ層に対し接
触抵抗率が０．５〜２μΩ・ｃｍｌ程度と低く抑えられ
ている。
があり、第５図に示すようにＡ ｕ −Ｇ ｅ層の膜厚
に対しＮｉ層の膜厚を２７％としたとき接触抵抗率は極
小となる。また、接触抵抗率はＮｉ／Ａｕ−Ｇｅ層の膜
厚に依存性があり第６図に示すように膜厚が薄くなるに
つれ接触抵抗率は増大する傾向にある。さらに、Ｎｉ／
Ａｕ−Ｇｅ層の膜厚に対して熱処理温度には最適値が存
在し、第７図に示すように例えば、Ａｕ−Ｇｅ層の膜厚
を１５０ｎｍとし、Ｎ１層の膜厚を４０ｎｍとすると最
適熱処理温度は４４０℃付近である。以上のようにして
最適条件で形成したオーミック接触は５ Ｘ １０．”
ｃｍ−３以上の濃度のｎ＋型Ｇ ａ Ａ ｅ層に対し接
触抵抗率が０．５〜２μΩ・ｃｍｌ程度と低く抑えられ
ている。
〔発明が解決しようとする課題〕
上述した化合物半導体装置の製造方法は、オーミック電
極の接触抵抗値はまずまず良好だがＧａＡｓ層中にかな
り深く合金層が形成されてしまう。
極の接触抵抗値はまずまず良好だがＧａＡｓ層中にかな
り深く合金層が形成されてしまう。
第８図に示すように例えば、膜厚１５０ｎｍのＡｕ−Ｇ
ｅ層と、膜厚４０ｎｍのＮｉ層による合金層の場合Ｇ
ａ Ａ ｓ層中に１１００ｎ程度も入り込んでしまう。
ｅ層と、膜厚４０ｎｍのＮｉ層による合金層の場合Ｇ
ａ Ａ ｓ層中に１１００ｎ程度も入り込んでしまう。
このことは、素子の薄層化に大きな妨げとなる。つまり
チャネル層を薄層化して素子特性を上げようとした場合
、合金層がチャネル層を突きやぶってしまい接触抵抗値
を増大させたり、それをさけるためにオーミック接触領
域のチャネル層を厚くするとリーク電流が増大してしま
いその結果、素子特性を向上させることができないとい
う問題点がある。
チャネル層を薄層化して素子特性を上げようとした場合
、合金層がチャネル層を突きやぶってしまい接触抵抗値
を増大させたり、それをさけるためにオーミック接触領
域のチャネル層を厚くするとリーク電流が増大してしま
いその結果、素子特性を向上させることができないとい
う問題点がある。
そのうえ、膜厚や温度制御の極めて狭い最適条件からは
ずれて形成されたオーミック接触を有する合金層は表面
形状が著しく悪化してしまい、上面及びゲート電極側の
端面に凹凸を生じ、素子の微細化に大きな障害となって
いる。
ずれて形成されたオーミック接触を有する合金層は表面
形状が著しく悪化してしまい、上面及びゲート電極側の
端面に凹凸を生じ、素子の微細化に大きな障害となって
いる。
本発明の目的は低接触抵抗率で平坦性に優れた合金層を
有するオーミック電極を備えた化合物半導体装置の製造
方法を提供することにある。
有するオーミック電極を備えた化合物半導体装置の製造
方法を提供することにある。
本発明の化合物半導体装置の製造方法は、半絶縁性化合
物半導体基板上にｎ型化合物半導体層を形成する工程と
、前記ｎ型化合物半導体層の上にＮｉ層とＡｕ Ｇｅ
層とＡｕ層とを選択的に順次堆積して不活性気体雰囲気
中で熱処理し前記ｎ型化合物半導体層とオーミック接触
を有する合金層を形成する工程とを含んで構成される。
物半導体基板上にｎ型化合物半導体層を形成する工程と
、前記ｎ型化合物半導体層の上にＮｉ層とＡｕ Ｇｅ
層とＡｕ層とを選択的に順次堆積して不活性気体雰囲気
中で熱処理し前記ｎ型化合物半導体層とオーミック接触
を有する合金層を形成する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第１図に示すように、半絶縁性ＧａＡｓ基板１の表面に
Ｓｉ原子をイオン注入し活性化して厚さが１０ｎｍ程度
のｎ型Ｇ ａ Ａ ｅ層２を形成して動作層を設ける。
Ｓｉ原子をイオン注入し活性化して厚さが１０ｎｍ程度
のｎ型Ｇ ａ Ａ ｅ層２を形成して動作層を設ける。
次に、ｎ型ＧａＡｓ層２の上に選択的にゲート電極３を
形成したのち、リフトオフ法を使用して選択的に膜厚１
〜５ｎｍのＮｉ層と、膜厚２０〜８０ｎｍのＧｅを１２
重量％含有するＡｕＧｅ層と膜厚１００〜２００ｎｍの
Ａｕ層とを順次に真空蒸着して堆積し、３５０〜４００
℃の窒素雰囲気中で１分間の熱処理を行い、ｎ型動作層
２の表面と反応させてｎ型ＧａＡｓ層２とオーミック接
触を有する合金層６を形成する。ここで、合金層６の厚
さは２５ｎｍ未満に形成でき、また、表面形状も平坦に
形成することができる。
形成したのち、リフトオフ法を使用して選択的に膜厚１
〜５ｎｍのＮｉ層と、膜厚２０〜８０ｎｍのＧｅを１２
重量％含有するＡｕＧｅ層と膜厚１００〜２００ｎｍの
Ａｕ層とを順次に真空蒸着して堆積し、３５０〜４００
℃の窒素雰囲気中で１分間の熱処理を行い、ｎ型動作層
２の表面と反応させてｎ型ＧａＡｓ層２とオーミック接
触を有する合金層６を形成する。ここで、合金層６の厚
さは２５ｎｍ未満に形成でき、また、表面形状も平坦に
形成することができる。
このときの接触抵抗率は０．４μΩ・ｄと非常に低い値
が得られた。
が得られた。
第２図は、本発明のオーミック電極の接触抵抗率と熱処
理温度との関係を示す特性図である。
理温度との関係を示す特性図である。
第２図に示すように３５０〜４００℃の範囲内で従来例
に比べて低い接触抵抗率を実現できる。
に比べて低い接触抵抗率を実現できる。
このように、本発明の半導体装置のオーミック電極は低
接触抵抗率で、且つ、表面形状も良好なものが容易に得
られる。
接触抵抗率で、且つ、表面形状も良好なものが容易に得
られる。
第３図は本発明の第２の実施例を説明するための半導体
チップの断面図である。
チップの断面図である。
第３図に示すように、半絶縁性Ｇ ａ Ａ ｓ基板１の
上にＭＢ Ｅ （ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐ
ｉｔａｘｉａｌ）法によりｎ型Ａ ＩＩ Ｇ ａ Ａ
ｅ層７及びｎ型ＧａＡｓ層２を順次積層して成長させる
。ここで、表面ポテンシャルの違いにより半絶縁性Ｇａ
Ａｓ基板ｌとｎ型ＡρＧａＡｓ層７とのへテロ接合界面
に２次元電子ガス層８が生じる。ｎ型ＧａＡｓ層２の上
にリフトオフ法を用いて選択的に膜厚５ｎｍのＮｉ層と
、膜厚５０ｎｍのＡｕ−Ｇｅ層と、膜厚１１００ｎのＡ
ｕ層とを順次真空蒸着して積層し、３５０〜４００℃の
窒素雲間Ｊ５１分間の熱処理を行い、ｎ型Ｇ ａ Ａ
ｓ層２０表面と合金化させてｎ型と ＧａＡｓ層２１オーミク接触を有する合金層６を形成す
る。次に、合金層６の上にソース電極４とドレイン電極
５を形成する。ここで、形成された合金層６の厚さはお
よそ２５ｎｍであり、また表面形状は非常に平坦である
。このとき接触抵抗率は０．４μΩ・ｃｎｌと非常に低
い値を得た。次に、２次元電子ガス層８に生じる電子の
みを利用するためにｎ型ＧａＡｓ層２を選択的にエツチ
ングして溝を形成し、露出させたＡｊ２ＧａＡｓ層７の
上にゲート電極３を選択的に形成する。
上にＭＢ Ｅ （ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐ
ｉｔａｘｉａｌ）法によりｎ型Ａ ＩＩ Ｇ ａ Ａ
ｅ層７及びｎ型ＧａＡｓ層２を順次積層して成長させる
。ここで、表面ポテンシャルの違いにより半絶縁性Ｇａ
Ａｓ基板ｌとｎ型ＡρＧａＡｓ層７とのへテロ接合界面
に２次元電子ガス層８が生じる。ｎ型ＧａＡｓ層２の上
にリフトオフ法を用いて選択的に膜厚５ｎｍのＮｉ層と
、膜厚５０ｎｍのＡｕ−Ｇｅ層と、膜厚１１００ｎのＡ
ｕ層とを順次真空蒸着して積層し、３５０〜４００℃の
窒素雲間Ｊ５１分間の熱処理を行い、ｎ型Ｇ ａ Ａ
ｓ層２０表面と合金化させてｎ型と ＧａＡｓ層２１オーミク接触を有する合金層６を形成す
る。次に、合金層６の上にソース電極４とドレイン電極
５を形成する。ここで、形成された合金層６の厚さはお
よそ２５ｎｍであり、また表面形状は非常に平坦である
。このとき接触抵抗率は０．４μΩ・ｃｎｌと非常に低
い値を得た。次に、２次元電子ガス層８に生じる電子の
みを利用するためにｎ型ＧａＡｓ層２を選択的にエツチ
ングして溝を形成し、露出させたＡｊ２ＧａＡｓ層７の
上にゲート電極３を選択的に形成する。
形成できる。
以上説明したように本発明は、ｎ型半導体層の上に厚さ
１０ｎｍ未満の薄いＮｉ層とＡｕ−Ｇｅ層とＡｕ層とを
順次積層して熱処理し、合金層を形成することにより、
合金層厚さを２５ｎｍ以下と超薄層化でき、熱処理温度
を４００℃以下に抑えられるために、合金層の表面形状
を平坦化でき、素子の高集積化を向上できるという効果
を有する。
１０ｎｍ未満の薄いＮｉ層とＡｕ−Ｇｅ層とＡｕ層とを
順次積層して熱処理し、合金層を形成することにより、
合金層厚さを２５ｎｍ以下と超薄層化でき、熱処理温度
を４００℃以下に抑えられるために、合金層の表面形状
を平坦化でき、素子の高集積化を向上できるという効果
を有する。
また、オーミック電極の接触抵抗率をｎ型ＧａＡｓ層に
対して０．４μΩ・ｄ程度と非常に低く抑えられるとい
う効果を有する。
対して０．４μΩ・ｄ程度と非常に低く抑えられるとい
う効果を有する。
第１図は本発明の第１の実施例を説明するための半導体
チップの断面図、第２図は本発明のオーミック電極の接
触抵抗率と熱処理温度との関係を示す特性図、第３図は
本発明の第２の実施例を説明するための半導体チップの
断面図、第４図は従来の化合物半導体装置の一例を示す
断面図、第５図は従来例の接触抵抗率とＡ ｕ −Ｇ
ｅ層に対するＮｉ層の膜厚比との関係を示す特性図、第
６図は従来例の接触抵抗率とＮ ｉ ／ Ａ ｕ −Ｇ
ｅ層の膜厚との関係を示す特性図、第７図は従来例の
接触抵抗率と熱処理温度との関係を示す特性図、第８図
は従来例のＡｕ−Ｇｅ層の膜厚と合金層深さの関係を示
す特性図である。 ■・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ型ＧａＡｓ層、３・・・・・・ゲート電極、４・・・
・・・ソース電極、５・・・・ドレイン電極、６・・・
・・・合金層、７・・・・・・ｎ型ＡρＧ ａ Ａ ｅ
層、８・・・・・・２次元電子ガス層。
チップの断面図、第２図は本発明のオーミック電極の接
触抵抗率と熱処理温度との関係を示す特性図、第３図は
本発明の第２の実施例を説明するための半導体チップの
断面図、第４図は従来の化合物半導体装置の一例を示す
断面図、第５図は従来例の接触抵抗率とＡ ｕ −Ｇ
ｅ層に対するＮｉ層の膜厚比との関係を示す特性図、第
６図は従来例の接触抵抗率とＮ ｉ ／ Ａ ｕ −Ｇ
ｅ層の膜厚との関係を示す特性図、第７図は従来例の
接触抵抗率と熱処理温度との関係を示す特性図、第８図
は従来例のＡｕ−Ｇｅ層の膜厚と合金層深さの関係を示
す特性図である。 ■・・・・・・半絶縁性ＧａＡｓ基板、２・・・・・・
ｎ型ＧａＡｓ層、３・・・・・・ゲート電極、４・・・
・・・ソース電極、５・・・・ドレイン電極、６・・・
・・・合金層、７・・・・・・ｎ型ＡρＧ ａ Ａ ｅ
層、８・・・・・・２次元電子ガス層。
Claims (3)
- （１）半絶縁性化合物半導体基板上にｎ型化合物半導体
層を形成する工程と、前記ｎ型化合物半導体層の上にＮ
ｉ層とＡｕ−Ｇｅ層とＡｕ層とを選択的に順次堆積して
不活性気体雰囲気中で熱処理し前記ｎ型化合物半導体層
とオーミック接続を有する合金層を形成する工程とを含
むことを特徴とする化合物半導体装置の製造方法。 - （２）Ｎｉ層の膜厚が１〜５ｎｍである特許請求の範囲
第１項の化合物半導体装置の製造方法。 - （３）熱処理温度が３５０〜４００℃である特許請求の
範囲第１項の化合物半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027617A JP2611474B2 (ja) | 1990-02-06 | 1990-02-06 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027617A JP2611474B2 (ja) | 1990-02-06 | 1990-02-06 | 化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231424A true JPH03231424A (ja) | 1991-10-15 |
| JP2611474B2 JP2611474B2 (ja) | 1997-05-21 |
Family
ID=12225903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027617A Expired - Lifetime JP2611474B2 (ja) | 1990-02-06 | 1990-02-06 | 化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611474B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194670A (ja) * | 2007-04-19 | 2007-08-02 | Oki Electric Ind Co Ltd | 化合物半導体素子 |
| JP2009081177A (ja) * | 2007-09-25 | 2009-04-16 | Nec Electronics Corp | 電界効果トランジスタ、半導体チップ及び半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577982A (en) * | 1980-06-18 | 1982-01-16 | Fujitsu Ltd | Manufacture of light emitting element |
| JPS60128671A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体装置 |
| JPS627159A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS62186568A (ja) * | 1986-02-12 | 1987-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-02-06 JP JP2027617A patent/JP2611474B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577982A (en) * | 1980-06-18 | 1982-01-16 | Fujitsu Ltd | Manufacture of light emitting element |
| JPS60128671A (ja) * | 1983-12-16 | 1985-07-09 | Hitachi Ltd | 半導体装置 |
| JPS627159A (ja) * | 1985-07-03 | 1987-01-14 | Agency Of Ind Science & Technol | 半導体装置 |
| JPS62186568A (ja) * | 1986-02-12 | 1987-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194670A (ja) * | 2007-04-19 | 2007-08-02 | Oki Electric Ind Co Ltd | 化合物半導体素子 |
| JP2009081177A (ja) * | 2007-09-25 | 2009-04-16 | Nec Electronics Corp | 電界効果トランジスタ、半導体チップ及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2611474B2 (ja) | 1997-05-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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