JP3164042B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係わり、特に、高周波特性に優れた接合型
ＦＥＴに好適な半導体装置及びその製造方法に関する。
の製造方法に係わり、特に、高周波特性に優れた接合型
ＦＥＴに好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】高周波性能に優れた半導体装置例えば、
III−Ｖ族化合物半導体の電界効果トランジスタ（ＦＥ
Ｔ）は、衛星通信、移動体通信やマイクロ波基幹通信に
広く使われており、その高周波性能向上が要求されてい
る。以下に、特開平０７−２８８２５８号公報の発明に
よる接合型ＦＥＴを図２０を参照して説明する。このＦ
ＥＴはゲート電極にｐｎ接合を用いたＦＥＴであり、ｐ
ｎ接合にかかる電圧で接合から伸びる空乏層の幅を制御
してチャネルの幅を変えてソース電極とドレイン電極間
を流れる電流を制御する。
III−Ｖ族化合物半導体の電界効果トランジスタ（ＦＥ
Ｔ）は、衛星通信、移動体通信やマイクロ波基幹通信に
広く使われており、その高周波性能向上が要求されてい
る。以下に、特開平０７−２８８２５８号公報の発明に
よる接合型ＦＥＴを図２０を参照して説明する。このＦ
ＥＴはゲート電極にｐｎ接合を用いたＦＥＴであり、ｐ
ｎ接合にかかる電圧で接合から伸びる空乏層の幅を制御
してチャネルの幅を変えてソース電極とドレイン電極間
を流れる電流を制御する。
【０００３】この従来のＦＥＴでは、ゲート長が第１導
電型半導体層３の側面と第２導電型半導体層５の接合部
で定まり、第１導電型半導体層３の厚さを０．０５μｍ
程度まで薄くして実効上のゲート長Ｌｇを０．１μｍ以
下とすることによって高周波特性を向上させている。前
述した従来のＦＥＴにおいて、ゲート電極層として用い
ている第１導電型半導体層３が上記のように非常に薄い
ことから、それ自体のシート抵抗が大きくなり、又、第
１導電型半導体層３上面を通常のエッチング工程で露出
させ、この上面に低い接触抵抗でオーム性接触するゲー
ト電極９を形成することが困難であるという欠点があ
り、この結果、ＦＥＴのゲート直列抵抗Ｒｇが増大して
ＦＥＴの高周波性能が制限されるという問題があった。
電型半導体層３の側面と第２導電型半導体層５の接合部
で定まり、第１導電型半導体層３の厚さを０．０５μｍ
程度まで薄くして実効上のゲート長Ｌｇを０．１μｍ以
下とすることによって高周波特性を向上させている。前
述した従来のＦＥＴにおいて、ゲート電極層として用い
ている第１導電型半導体層３が上記のように非常に薄い
ことから、それ自体のシート抵抗が大きくなり、又、第
１導電型半導体層３上面を通常のエッチング工程で露出
させ、この上面に低い接触抵抗でオーム性接触するゲー
ト電極９を形成することが困難であるという欠点があ
り、この結果、ＦＥＴのゲート直列抵抗Ｒｇが増大して
ＦＥＴの高周波性能が制限されるという問題があった。
【０００４】ゲート電極９と第１導電型半導体層３の露
出面との接触抵抗が大きくなる原因は、第１導電型半導
体層３とゲート電極９とをオーム性接触させるために、
ゲート電極を形成する領域を結晶の表面からエッチング
して、第１導電型半導体層３の上面を露出させるとき、
第１導電型半導体層３が非常に薄いため、エッチングを
この層の上面で止めることができなく、このため、この
層が更に薄くなるか、もしくは無くなってしまうためで
ある。
出面との接触抵抗が大きくなる原因は、第１導電型半導
体層３とゲート電極９とをオーム性接触させるために、
ゲート電極を形成する領域を結晶の表面からエッチング
して、第１導電型半導体層３の上面を露出させるとき、
第１導電型半導体層３が非常に薄いため、エッチングを
この層の上面で止めることができなく、このため、この
層が更に薄くなるか、もしくは無くなってしまうためで
ある。
【０００５】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、ゲート直列抵抗を
低減し、以て、高周波特性に優れた接合型ＦＥＴに好適
は半導体装置を提供することにある。
した従来技術の欠点を改良し、特に、ゲート直列抵抗を
低減し、以て、高周波特性に優れた接合型ＦＥＴに好適
は半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１の態様としては、半導体基板の表面を被
覆して順次エピタキシャル成長させた第１のアンドープ
半導体層、第１の第１導電型半導体層及び第２のアンド
ープ半導体層を含む多層膜の表面を上面とし、前記上面
と交わり前記第１の第１導電型半導体層の一部が露出す
る側面を有する多層構造体と、前記多層構造体にその側
面で接する第２導電型半導体層と、前記第２導電型半導
体層に夫々オーム性接触をなし前記第１の第１導電型半
導体層と前記第２導電型半導体層との接合部を挟んで設
けられたドレイン電極及びソース電極と、前記第１の第
１導電型半導体層に電気的にオーム性接触をなすゲート
電極とを含む半導体装置において、前記第１の第１導電
型半導体層に接する低抵抗な第２の第１導電型半導体層
を設け、この第２の第１導電型半導体層上に前記ゲート
電極を形成した半導体装置であり、第２の態様として
は、半導体基板の表面を被覆して順次エピタキシャル成
長させた第１のアンドープ半導体層、第１の第１導電型
半導体層及び第２のアンドープ半導体層を含む多層膜の
表面を上面とし、前記上面と交わり前記第１の第１導電
型半導体層の一部が露出する側面を有する多層構造体
と、前記多層構造体にその側面で接する第２導電型半導
体層と、前記第２導電型半導体層に夫々オーム性接触を
なし前記第１の第１導電型半導体層と前記第２導電型半
導体層との接合部を挟んで設けられたドレイン電極及び
ソース電極と、前記第１の第１導電型半導体層に電気的
にオーム性接触をなすゲート電極とを含む半導体装置に
おいて、前記第２のアンドープ半導体層及び第１の第１
導電型半導体層の一部を含み、ゲート電極を形成する領
域に選択的にイオン注入した第１導電型のイオン注入領
域を形成し、第２のアンドープ半導体層上で且つ前記イ
オン注入領域上に前記ゲート電極を形成した半導体装置
である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１の態様としては、半導体基板の表面を被
覆して順次エピタキシャル成長させた第１のアンドープ
半導体層、第１の第１導電型半導体層及び第２のアンド
ープ半導体層を含む多層膜の表面を上面とし、前記上面
と交わり前記第１の第１導電型半導体層の一部が露出す
る側面を有する多層構造体と、前記多層構造体にその側
面で接する第２導電型半導体層と、前記第２導電型半導
体層に夫々オーム性接触をなし前記第１の第１導電型半
導体層と前記第２導電型半導体層との接合部を挟んで設
けられたドレイン電極及びソース電極と、前記第１の第
１導電型半導体層に電気的にオーム性接触をなすゲート
電極とを含む半導体装置において、前記第１の第１導電
型半導体層に接する低抵抗な第２の第１導電型半導体層
を設け、この第２の第１導電型半導体層上に前記ゲート
電極を形成した半導体装置であり、第２の態様として
は、半導体基板の表面を被覆して順次エピタキシャル成
長させた第１のアンドープ半導体層、第１の第１導電型
半導体層及び第２のアンドープ半導体層を含む多層膜の
表面を上面とし、前記上面と交わり前記第１の第１導電
型半導体層の一部が露出する側面を有する多層構造体
と、前記多層構造体にその側面で接する第２導電型半導
体層と、前記第２導電型半導体層に夫々オーム性接触を
なし前記第１の第１導電型半導体層と前記第２導電型半
導体層との接合部を挟んで設けられたドレイン電極及び
ソース電極と、前記第１の第１導電型半導体層に電気的
にオーム性接触をなすゲート電極とを含む半導体装置に
おいて、前記第２のアンドープ半導体層及び第１の第１
導電型半導体層の一部を含み、ゲート電極を形成する領
域に選択的にイオン注入した第１導電型のイオン注入領
域を形成し、第２のアンドープ半導体層上で且つ前記イ
オン注入領域上に前記ゲート電極を形成した半導体装置
である。
【０００７】又、本発明に係わる半導体装置の製造方法
の第１の態様としては、半導体基板の表面を被覆して順
次エピタキシャル成長させた第１のアンドープ半導体
層、第１の第１導電型半導体層及び第２のアンドープ半
導体層を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面から成る側面を形成する第２
の工程と、前記多層膜の表面及び前記側面に第２導電型
半導体層を形成する第３の工程と、前記第２導電型半導
体層の一部と第２のアンドープ半導体層の一部とをエッ
チングし、第１の第１導電型半導体層を露出させる第４
の工程と、前記露出した第１の第１導電型半導体層上に
第２の第１導電型半導体層を形成する第５の工程と、前
記第２の第１導電型半導体層上にゲート電極を形成する
第６の工程と、を含む半導体装置の製造方法であり、
又、第２の態様としては、半導体基板の表面を被覆して
順次エピタキシャル成長させた第１のアンドープ半導体
層、第１の第１導電型半導体層及び第２のアンドープ半
導体層を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面から成る側面を形成する第２
の工程と、前記多層膜の表面及び前記側面に第２導電型
半導体層を形成する第３の工程と、前記第２導電型半導
体層の表面の一部をエッチングし、第２のアンドープ半
導体層を露出させる第４の工程と、前記第２のアンドー
プ半導体層及び第１の第１導電型半導体層の一部を含
み、ゲート電極を形成する領域に選択的にイオン注入し
て第１導電型のイオン注入領域を形成する第５工程と、
前記第２のアンドープ半導体層で且つ前記イオン注入領
域上に前記ゲート電極を形成する第６の工程と、を含む
半導体装置の製造方法である。
の第１の態様としては、半導体基板の表面を被覆して順
次エピタキシャル成長させた第１のアンドープ半導体
層、第１の第１導電型半導体層及び第２のアンドープ半
導体層を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面から成る側面を形成する第２
の工程と、前記多層膜の表面及び前記側面に第２導電型
半導体層を形成する第３の工程と、前記第２導電型半導
体層の一部と第２のアンドープ半導体層の一部とをエッ
チングし、第１の第１導電型半導体層を露出させる第４
の工程と、前記露出した第１の第１導電型半導体層上に
第２の第１導電型半導体層を形成する第５の工程と、前
記第２の第１導電型半導体層上にゲート電極を形成する
第６の工程と、を含む半導体装置の製造方法であり、
又、第２の態様としては、半導体基板の表面を被覆して
順次エピタキシャル成長させた第１のアンドープ半導体
層、第１の第１導電型半導体層及び第２のアンドープ半
導体層を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面から成る側面を形成する第２
の工程と、前記多層膜の表面及び前記側面に第２導電型
半導体層を形成する第３の工程と、前記第２導電型半導
体層の表面の一部をエッチングし、第２のアンドープ半
導体層を露出させる第４の工程と、前記第２のアンドー
プ半導体層及び第１の第１導電型半導体層の一部を含
み、ゲート電極を形成する領域に選択的にイオン注入し
て第１導電型のイオン注入領域を形成する第５工程と、
前記第２のアンドープ半導体層で且つ前記イオン注入領
域上に前記ゲート電極を形成する第６の工程と、を含む
半導体装置の製造方法である。
【０００８】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１を参照して説明する。図１は、本発明の第１の実
施の形態の接合型ゲートＦＥＴの主要部を示す断面図で
ある。この実施の形態は、半絶縁性ＧａＡｓ基板１の表
面を被覆して順次にエピタキシャル成長させた第１のア
ンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層（第１の第１
導電型半導体層）３および第２のアンドープＧａＡｓ層
４を含む多層膜の表面を上面とし、前記上面と交わりＰ
＋型ＧａＡｓ層３の一部が露出する側面を有する多層構
造体と、前記多層構造体の側面に接合するｎ型ＧａＡｓ
層（第２導電型半導体層）５と、ｎ型ＧａＡｓ層５にそ
れぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ層３と
ｎ型ＧａＡｓ層５との接合部を挟んで設けられたドレイ
ン電極７およびソース電極８と、ｐ＋型ＧａＡｓ層３上
のゲート電極を形成する領域に選択的にエピタキシャル
成長させたｐ＋型ＧａＡｓコンタクト層６と、このｐ＋
型ＧａＡｓコンタクト層６とオーム性接触をなすゲート
電極９とからなるものである。
て図１を参照して説明する。図１は、本発明の第１の実
施の形態の接合型ゲートＦＥＴの主要部を示す断面図で
ある。この実施の形態は、半絶縁性ＧａＡｓ基板１の表
面を被覆して順次にエピタキシャル成長させた第１のア
ンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層（第１の第１
導電型半導体層）３および第２のアンドープＧａＡｓ層
４を含む多層膜の表面を上面とし、前記上面と交わりＰ
＋型ＧａＡｓ層３の一部が露出する側面を有する多層構
造体と、前記多層構造体の側面に接合するｎ型ＧａＡｓ
層（第２導電型半導体層）５と、ｎ型ＧａＡｓ層５にそ
れぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ層３と
ｎ型ＧａＡｓ層５との接合部を挟んで設けられたドレイ
ン電極７およびソース電極８と、ｐ＋型ＧａＡｓ層３上
のゲート電極を形成する領域に選択的にエピタキシャル
成長させたｐ＋型ＧａＡｓコンタクト層６と、このｐ＋
型ＧａＡｓコンタクト層６とオーム性接触をなすゲート
電極９とからなるものである。
【０００９】この実施の形態では、第１の第１導電型半
導体層上にこれと接する低抵抗な第２の第１導電型半導
体層を有することにより、ゲート電極までの直列抵抗Ｒ
ｇを低減できる。次に本発明の第２の実施の形態につい
て図２を用いて説明する。図２は、本発明の第２の実施
の形態の接合型ゲートＦＥＴの主要部を示す断面図であ
る。
導体層上にこれと接する低抵抗な第２の第１導電型半導
体層を有することにより、ゲート電極までの直列抵抗Ｒ
ｇを低減できる。次に本発明の第２の実施の形態につい
て図２を用いて説明する。図２は、本発明の第２の実施
の形態の接合型ゲートＦＥＴの主要部を示す断面図であ
る。
【００１０】この実施の形態は、半絶縁性ＧａＡｓ基板
１の表面を被覆して順次にエピタキシャル成長させた第
１のアンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層３およ
び第２のアンドープＧａＡｓ層４を含む多層膜の表面を
上面とし、前記上面と交わりＰ＋型ＧａＡｓ層３の一部
が露出する側面を有する多層構造体と、前記多層構造体
の側面で接合するｎ型ＧａＡｓ層５と、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ
層３とｎ型ＧａＡｓ層５との接合部を挟んで設けられた
ドレイン電極７およびソース電極８と、第２のアンドー
プＧａＡｓ層４とｐ＋型ＧａＡｓ層３とを含み、ゲート
電極を形成する領域に選択的にイオン注入したｐ＋型Ｇ
ａＡｓイオン注入領域１０と、このｐ＋型ＧａＡｓイオ
ン注入領域１０とオーム性接触をなすゲート電極９とか
らなるものである。
１の表面を被覆して順次にエピタキシャル成長させた第
１のアンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層３およ
び第２のアンドープＧａＡｓ層４を含む多層膜の表面を
上面とし、前記上面と交わりＰ＋型ＧａＡｓ層３の一部
が露出する側面を有する多層構造体と、前記多層構造体
の側面で接合するｎ型ＧａＡｓ層５と、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ
層３とｎ型ＧａＡｓ層５との接合部を挟んで設けられた
ドレイン電極７およびソース電極８と、第２のアンドー
プＧａＡｓ層４とｐ＋型ＧａＡｓ層３とを含み、ゲート
電極を形成する領域に選択的にイオン注入したｐ＋型Ｇ
ａＡｓイオン注入領域１０と、このｐ＋型ＧａＡｓイオ
ン注入領域１０とオーム性接触をなすゲート電極９とか
らなるものである。
【００１１】この実施の形態では、前記第１の第１導電
型半導体層の一部を含み、該第１の第１導電型半導体層
と同じ導電型の低抵抗なイオン注入領域を形成したこと
により、ゲート電極までの直列抵抗Ｒｇを低減できる。
次に本発明の第３の実施の形態について図３を用いて説
明する。図３は、本発明の第３の実施の形態の接合型ゲ
ートＦＥＴの主要部を示す断面図である。
型半導体層の一部を含み、該第１の第１導電型半導体層
と同じ導電型の低抵抗なイオン注入領域を形成したこと
により、ゲート電極までの直列抵抗Ｒｇを低減できる。
次に本発明の第３の実施の形態について図３を用いて説
明する。図３は、本発明の第３の実施の形態の接合型ゲ
ートＦＥＴの主要部を示す断面図である。
【００１２】この実施の形態では、半絶縁性ＧａＡｓ基
板１の表面を被覆して順次にエピタキシャル成長させた
第１のアンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層３お
よびアンドープＩｎＧａＰ層１１を含む多層膜の表面を
上面とし、前記上面と交わりＰ＋型ＧａＡｓ層３の一部
が露出する側面を有する多層構造体と、前記多層構造体
の側面で接合するｎ型ＧａＡｓ層５と、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ
層３とｎ型ＧａＡｓ層５との接合部を挟んで設けられた
ドレイン電極７およびソース電極８と、ｐ＋型ＧａＡｓ
層３とオーム性接触をなすゲート電極９とからなるもの
である。
板１の表面を被覆して順次にエピタキシャル成長させた
第１のアンドープＧａＡｓ層２、Ｐ＋型ＧａＡｓ層３お
よびアンドープＩｎＧａＰ層１１を含む多層膜の表面を
上面とし、前記上面と交わりＰ＋型ＧａＡｓ層３の一部
が露出する側面を有する多層構造体と、前記多層構造体
の側面で接合するｎ型ＧａＡｓ層５と、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなし前述のＰ＋型ＧａＡｓ
層３とｎ型ＧａＡｓ層５との接合部を挟んで設けられた
ドレイン電極７およびソース電極８と、ｐ＋型ＧａＡｓ
層３とオーム性接触をなすゲート電極９とからなるもの
である。
【００１３】この実施の形態では、前記第２のアンドー
プ半導体層をＩｎＧａＰとすることにより、第１の第１
導電型半導体層とゲート電極とを接触させるために、ゲ
ート電極を形成する領域を結晶の表面からエッチングし
て、前記第１の第１導電型半導体層を露出させるとき、
第１導電型半導体層と第１のアンドープ半導体層のエッ
チングレートが大きく異なるから、第１の第１導電型半
導体層の上面でエッチングを止めることが容易であり、
第１の第１導電型半導体層を意図に反してエッチングし
て薄くしたり、無くしてしまうことなく、ゲート電極を
確実に第１の第１導電型半導体層に接触させることがで
き、ゲート電極までの直列抵抗Ｒｇを低減することがで
きる。
プ半導体層をＩｎＧａＰとすることにより、第１の第１
導電型半導体層とゲート電極とを接触させるために、ゲ
ート電極を形成する領域を結晶の表面からエッチングし
て、前記第１の第１導電型半導体層を露出させるとき、
第１導電型半導体層と第１のアンドープ半導体層のエッ
チングレートが大きく異なるから、第１の第１導電型半
導体層の上面でエッチングを止めることが容易であり、
第１の第１導電型半導体層を意図に反してエッチングし
て薄くしたり、無くしてしまうことなく、ゲート電極を
確実に第１の第１導電型半導体層に接触させることがで
き、ゲート電極までの直列抵抗Ｒｇを低減することがで
きる。
【００１４】
【実施例】以下に、本発明に係わる半導体装置及びその
製造方法の具体例を図面を参照しながら詳細に説明す
る。図１、及び、図４乃至図１０は、本発明の第１の具
体例を示し、図に示すように、半導体基板１の表面を被
覆して順次エピタキシャル成長させた第１のアンドープ
半導体層２、第１の第１導電型半導体層３及び第２のア
ンドープ半導体層４を含む多層膜の表面を上面４ａと
し、前記上面４ａと交わり前記第１の第１導電型半導体
層３の一部が露出する側面３ａを有する多層構造体Ａ
と、前記多層構造体Ａにその側面で接する第２導電型半
導体層５と、前記第２導電型半導体層５に夫々オーム性
接触をなし前記第１の第１導電型半導体層３と前記第２
導電型半導体層５との接合部を挟んで設けられたドレイ
ン電極７及びソース電極８と、前記第１の第１導電型半
導体層３に電気的にオーム性接触をなすゲート電極９と
を含む半導体装置において、前記第１の第１導電型半導
体層３に接する低抵抗な第２の第１導電型半導体層６を
設け、この第２の第１導電型半導体層６上に前記ゲート
電極９を形成した半導体装置が示されている。
製造方法の具体例を図面を参照しながら詳細に説明す
る。図１、及び、図４乃至図１０は、本発明の第１の具
体例を示し、図に示すように、半導体基板１の表面を被
覆して順次エピタキシャル成長させた第１のアンドープ
半導体層２、第１の第１導電型半導体層３及び第２のア
ンドープ半導体層４を含む多層膜の表面を上面４ａと
し、前記上面４ａと交わり前記第１の第１導電型半導体
層３の一部が露出する側面３ａを有する多層構造体Ａ
と、前記多層構造体Ａにその側面で接する第２導電型半
導体層５と、前記第２導電型半導体層５に夫々オーム性
接触をなし前記第１の第１導電型半導体層３と前記第２
導電型半導体層５との接合部を挟んで設けられたドレイ
ン電極７及びソース電極８と、前記第１の第１導電型半
導体層３に電気的にオーム性接触をなすゲート電極９と
を含む半導体装置において、前記第１の第１導電型半導
体層３に接する低抵抗な第２の第１導電型半導体層６を
設け、この第２の第１導電型半導体層６上に前記ゲート
電極９を形成した半導体装置が示されている。
【００１５】又、半導体基板１の表面を被覆して順次エ
ピタキシャル成長させた第１のアンドープ半導体層２、
第１の第１導電型半導体層３及び第２のアンドープ半導
体層４を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面Ｋから成る側面を形成する第
２の工程と、前記多層膜の表面４ａ及び前記側面に第２
導電型半導体層５を形成する第３の工程と、前記第２導
電型半導体層５の一部と第２のアンドープ半導体層４の
一部とをエッチングし、第１の第１導電型半導体層３を
露出させる第４の工程と、前記露出した第１の第１導電
型半導体層３上に第２の第１導電型半導体層６を形成す
る第５の工程と、前記第２の第１導電型半導体層６上に
ゲート電極９を形成する第６の工程と、を含む半導体装
置の製造方法が示されている。
ピタキシャル成長させた第１のアンドープ半導体層２、
第１の第１導電型半導体層３及び第２のアンドープ半導
体層４を含む多層膜を形成する第１の工程と、前記多層
膜をエッチングして傾斜面Ｋから成る側面を形成する第
２の工程と、前記多層膜の表面４ａ及び前記側面に第２
導電型半導体層５を形成する第３の工程と、前記第２導
電型半導体層５の一部と第２のアンドープ半導体層４の
一部とをエッチングし、第１の第１導電型半導体層３を
露出させる第４の工程と、前記露出した第１の第１導電
型半導体層３上に第２の第１導電型半導体層６を形成す
る第５の工程と、前記第２の第１導電型半導体層６上に
ゲート電極９を形成する第６の工程と、を含む半導体装
置の製造方法が示されている。
【００１６】次に、本発明の第１の具体例を図４乃至図
１０を用いて詳細に説明する。半絶縁性ＧａＡｓ基板１
上に順次分子線エピタキシャル結晶成長法（ＭＢＥ）に
よりエピタキシャル成長させた厚さ１μｍで高純度の第
１のアンドープＧａＡｓ層２、厚さ０．０５μｍのＰ＋
型ＧａＡｓ層３（Ｂｅを１×１０19ｃｍ-3ドープしたも
の）及び厚さ０．２μｍの第２のアンドープＧａＡｓ層
４を含む多層膜の表面４ａを上面とし、この上面と交わ
りＰ＋型ＧａＡｓ層３の側部が露出する傾斜面Ｋからな
る側面を有する多層構造体Ａと、多層構造体Ａの側面で
接合するように有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ）によりエピタキシャル成長させた厚さ０．２μｍの
ｎ型ＧａＡｓ層５（Ｓｉを２×１０17ｃｍ-3ドープした
もの）を有し、ｎ型ＧａＡｓ層５にそれぞれオーム性接
触をなし前述のＰ＋型ＧａＡｓ層３とｎ型ＧａＡｓ層５
との接合部を挟んで設けられたＮｉ（１００Å／ＡｕＧ
ｅ（５００Å）／Ａｕ（１０００Å）の積層構造を成す
ドレイン電極７およびソース電極８と、ｐ＋型ＧａＡｓ
層３上のゲート電極９を形成する領域に選択的にＭＯ法
でエピタキシャル成長させた厚さが１０００Åの低抵抗
のｐ＋型ＧａＡｓコンタクト層６（Ｃを５×１０19ｃｍ
-3ドープしたもの）と、このｐ＋型ＧａＡｓコンタクト
層６とオーム性接触をなすＴｉ（５００Å）／Ｐｔ（１
０００Å）／Ａｕ（２０００Å）の積層構造のゲート電
極９とで構成したものである。次に、この具体例の製造
工程について説明する。
１０を用いて詳細に説明する。半絶縁性ＧａＡｓ基板１
上に順次分子線エピタキシャル結晶成長法（ＭＢＥ）に
よりエピタキシャル成長させた厚さ１μｍで高純度の第
１のアンドープＧａＡｓ層２、厚さ０．０５μｍのＰ＋
型ＧａＡｓ層３（Ｂｅを１×１０19ｃｍ-3ドープしたも
の）及び厚さ０．２μｍの第２のアンドープＧａＡｓ層
４を含む多層膜の表面４ａを上面とし、この上面と交わ
りＰ＋型ＧａＡｓ層３の側部が露出する傾斜面Ｋからな
る側面を有する多層構造体Ａと、多層構造体Ａの側面で
接合するように有機金属熱分解気相成長法（ＭＯＣＶ
Ｄ）によりエピタキシャル成長させた厚さ０．２μｍの
ｎ型ＧａＡｓ層５（Ｓｉを２×１０17ｃｍ-3ドープした
もの）を有し、ｎ型ＧａＡｓ層５にそれぞれオーム性接
触をなし前述のＰ＋型ＧａＡｓ層３とｎ型ＧａＡｓ層５
との接合部を挟んで設けられたＮｉ（１００Å／ＡｕＧ
ｅ（５００Å）／Ａｕ（１０００Å）の積層構造を成す
ドレイン電極７およびソース電極８と、ｐ＋型ＧａＡｓ
層３上のゲート電極９を形成する領域に選択的にＭＯ法
でエピタキシャル成長させた厚さが１０００Åの低抵抗
のｐ＋型ＧａＡｓコンタクト層６（Ｃを５×１０19ｃｍ
-3ドープしたもの）と、このｐ＋型ＧａＡｓコンタクト
層６とオーム性接触をなすＴｉ（５００Å）／Ｐｔ（１
０００Å）／Ａｕ（２０００Å）の積層構造のゲート電
極９とで構成したものである。次に、この具体例の製造
工程について説明する。
【００１７】まず、図４に示すように、半絶縁性ＧａＡ
ｓ基板１の表面に第１のアンドープＧａＡｓ層２をＭＢ
Ｅによって堆積する。アンドープＧａＡｓ層２は意図的
に不純物をドープしないで形成した層であり、その比抵
抗は１０３から１０４Ω・ｃｍと充分高抵抗である。次
に、ｐ＋型ＧａＡｓ層３、第２のアンドープＧａＡｓ層
４を成長する。
ｓ基板１の表面に第１のアンドープＧａＡｓ層２をＭＢ
Ｅによって堆積する。アンドープＧａＡｓ層２は意図的
に不純物をドープしないで形成した層であり、その比抵
抗は１０３から１０４Ω・ｃｍと充分高抵抗である。次
に、ｐ＋型ＧａＡｓ層３、第２のアンドープＧａＡｓ層
４を成長する。
【００１８】次に、図５に示すように、第１、第２のア
ンドープＧａＡｓ層２、４で挟まれたｐ＋型ＧａＡｓ層
３の側面を露出させるために、周知のフォトリソグラフ
法で所望のフォトレジストパターンを形成し、これをマ
スクにして、Ｈ2 ＳＯ4 とＨ 2 Ｏ2 の混合水溶液で第１
のアンドープＧａＡｓ層２の途中まで結晶エッチングを
行う。その後、ＦＥＴの電流チャネルとなるｎ型ＧａＡ
ｓ層５を傾斜面Ｋからなる側面上に結晶成長させる。こ
の具体例では、ＭＯＣＶＤを用いておこなった。
ンドープＧａＡｓ層２、４で挟まれたｐ＋型ＧａＡｓ層
３の側面を露出させるために、周知のフォトリソグラフ
法で所望のフォトレジストパターンを形成し、これをマ
スクにして、Ｈ2 ＳＯ4 とＨ 2 Ｏ2 の混合水溶液で第１
のアンドープＧａＡｓ層２の途中まで結晶エッチングを
行う。その後、ＦＥＴの電流チャネルとなるｎ型ＧａＡ
ｓ層５を傾斜面Ｋからなる側面上に結晶成長させる。こ
の具体例では、ＭＯＣＶＤを用いておこなった。
【００１９】次に、図６に示すように、ｐ＋型ＧａＡｓ
層３を露出させるまで結晶エッチングする。このとき
も、周知のフォトリソグラフ法を用いて、所望のフォト
レジストパターンをマスクにして前述のエッチング液を
用いてエッチングを行った。次に、図７に示すように、
ＳｉＯ2 カバー膜２１を３０００Åの厚さに周知の減圧
ＣＶＤ法を用いて形成し、図８に示すようにゲート電極
を形成する領域を周知のフォトリソグラフ法とＨＦを用
いたエッチングで、ＳｉＯ2 カバー膜２１に開口してｐ
＋ＧａＡｓ層３を露出させ、図９に示すように、その開
口部分に選択的に、ｐ＋型ＧａＡｓコンタクト層６をＭ
ＯＣＶＤを用いてエピタキシャル結晶成長させる。
層３を露出させるまで結晶エッチングする。このとき
も、周知のフォトリソグラフ法を用いて、所望のフォト
レジストパターンをマスクにして前述のエッチング液を
用いてエッチングを行った。次に、図７に示すように、
ＳｉＯ2 カバー膜２１を３０００Åの厚さに周知の減圧
ＣＶＤ法を用いて形成し、図８に示すようにゲート電極
を形成する領域を周知のフォトリソグラフ法とＨＦを用
いたエッチングで、ＳｉＯ2 カバー膜２１に開口してｐ
＋ＧａＡｓ層３を露出させ、図９に示すように、その開
口部分に選択的に、ｐ＋型ＧａＡｓコンタクト層６をＭ
ＯＣＶＤを用いてエピタキシャル結晶成長させる。
【００２０】次に、図１０に示すように、ゲート電極
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合型ゲートＦＥ
Ｔのｐ＋型ＧａＡｓ層６は、できるだけ低抵抗であるこ
とが重要で、５×１０19ｃｍ-3以上の高濃度のＰ型不純
物のドーピングを行うのがよい。
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合型ゲートＦＥ
Ｔのｐ＋型ＧａＡｓ層６は、できるだけ低抵抗であるこ
とが重要で、５×１０19ｃｍ-3以上の高濃度のＰ型不純
物のドーピングを行うのがよい。
【００２１】この接合ゲート型ＦＥＴのゲートの直列抵
抗は、同一デバイス寸法で作成した従来構造の接合ゲー
ト型ＦＥＴと比較して約３０％低減することができ、こ
の効果により、高周波性能指標として平均的なＦＥＴの
遮断周波数ｆT を１００ＧＨｚから１２０ＧＨｚへと向
上させることができた。なお、Ｐ＋型ＧａＡｓコンタク
ト層６はＰ＋ＩｎＧａＡｓ等で形成してもよい。
抗は、同一デバイス寸法で作成した従来構造の接合ゲー
ト型ＦＥＴと比較して約３０％低減することができ、こ
の効果により、高周波性能指標として平均的なＦＥＴの
遮断周波数ｆT を１００ＧＨｚから１２０ＧＨｚへと向
上させることができた。なお、Ｐ＋型ＧａＡｓコンタク
ト層６はＰ＋ＩｎＧａＡｓ等で形成してもよい。
【００２２】次に、本発明の第２の具体例について図
２、図１１乃至図１５を参照して説明する。図には、半
導体基板１の表面を被覆して順次エピタキシャル成長さ
せた第１のアンドープ半導体層２、第１の第１導電型半
導体層３及び第２のアンドープ半導体層４を含む多層膜
の表面４ａを上面とし、前記上面４ａと交わり前記第１
の第１導電型半導体層３の一部が露出する側面を有する
多層構造体Ａと、前記多層構造体Ａにその側面で接する
第２導電型半導体層５と、前記第２導電型半導体層５に
夫々オーム性接触をなし前記第１の第１導電型半導体層
３と前記第２導電型半導体層５との接合部を挟んで設け
られたドレイン電極７及びソース電極８と、前記第１の
第１導電型半導体層３に電気的にオーム性接触をなすゲ
ート電極９とを含む半導体装置において、前記第２のア
ンドープ半導体層４及び第１の第１導電型半導体層３の
一部を含み、ゲート電極９を形成する領域に選択的にイ
オン注入した第１導電型のイオン注入領域１０を形成
し、第２のアンドープ半導体層４上で且つ前記イオン注
入領域１０上に前記ゲート電極９を形成した半導体装置
が示されている。
２、図１１乃至図１５を参照して説明する。図には、半
導体基板１の表面を被覆して順次エピタキシャル成長さ
せた第１のアンドープ半導体層２、第１の第１導電型半
導体層３及び第２のアンドープ半導体層４を含む多層膜
の表面４ａを上面とし、前記上面４ａと交わり前記第１
の第１導電型半導体層３の一部が露出する側面を有する
多層構造体Ａと、前記多層構造体Ａにその側面で接する
第２導電型半導体層５と、前記第２導電型半導体層５に
夫々オーム性接触をなし前記第１の第１導電型半導体層
３と前記第２導電型半導体層５との接合部を挟んで設け
られたドレイン電極７及びソース電極８と、前記第１の
第１導電型半導体層３に電気的にオーム性接触をなすゲ
ート電極９とを含む半導体装置において、前記第２のア
ンドープ半導体層４及び第１の第１導電型半導体層３の
一部を含み、ゲート電極９を形成する領域に選択的にイ
オン注入した第１導電型のイオン注入領域１０を形成
し、第２のアンドープ半導体層４上で且つ前記イオン注
入領域１０上に前記ゲート電極９を形成した半導体装置
が示されている。
【００２３】次に、本発明の第２の具体例を図１１乃至
図１５を用いて詳細に説明する。半絶縁性ＧａＡｓ基板
１上に順次ＭＢＥによりエピタキシャル成長させた厚さ
１μｍで高純度の第１のアンドープＧａＡｓ層２、厚さ
０．０５μｍのＰ＋型ＧａＡｓ層３（Ｂｅを１×１０19
ｃｍ-3ドープしたもの）及び厚さ０．２μｍの第２のア
ンドープＧａＡｓ層４を含む多層膜の表面４ａを上面と
し、上面４ａと交わりＰ＋型ＧａＡｓ層３の一部が露出
する側面を有する多層構造体Ａと、多層構造体Ａの側面
で接合するようにＭＯＣＶＤによりエピタキシャル成長
させた厚さ０．２μｍのｎ型ＧａＡｓ層５（Ｓｉを２×
１０17ｃｍ-3ドープしたもの）を有し、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなしＰ＋型ＧａＡｓ層３と
ｎ型ＧａＡｓ層５との接合部を挟んで設けられたＮｉ
（１００Å）／ＡｕＧｅ（５００Å）／Ａｕ（１０００
Å）の積層構造を成すドレイン電極７およびソース電極
８と、ｐ＋型ＧａＡｓ層３上のゲート電極９を形成する
領域に高濃度にイオン注入したｐ＋型ＧａＡｓイオン注
入領域１０と、このｐ＋型ＧａＡｓイオン注入領域１０
とオーム性接触をなすＴｉ（５００Å）／Ｐｔ（１００
０Å）／Ａｕ（２０００Å）の積層構造のゲート電極９
で構成したものである。
図１５を用いて詳細に説明する。半絶縁性ＧａＡｓ基板
１上に順次ＭＢＥによりエピタキシャル成長させた厚さ
１μｍで高純度の第１のアンドープＧａＡｓ層２、厚さ
０．０５μｍのＰ＋型ＧａＡｓ層３（Ｂｅを１×１０19
ｃｍ-3ドープしたもの）及び厚さ０．２μｍの第２のア
ンドープＧａＡｓ層４を含む多層膜の表面４ａを上面と
し、上面４ａと交わりＰ＋型ＧａＡｓ層３の一部が露出
する側面を有する多層構造体Ａと、多層構造体Ａの側面
で接合するようにＭＯＣＶＤによりエピタキシャル成長
させた厚さ０．２μｍのｎ型ＧａＡｓ層５（Ｓｉを２×
１０17ｃｍ-3ドープしたもの）を有し、ｎ型ＧａＡｓ層
５にそれぞれオーム性接触をなしＰ＋型ＧａＡｓ層３と
ｎ型ＧａＡｓ層５との接合部を挟んで設けられたＮｉ
（１００Å）／ＡｕＧｅ（５００Å）／Ａｕ（１０００
Å）の積層構造を成すドレイン電極７およびソース電極
８と、ｐ＋型ＧａＡｓ層３上のゲート電極９を形成する
領域に高濃度にイオン注入したｐ＋型ＧａＡｓイオン注
入領域１０と、このｐ＋型ＧａＡｓイオン注入領域１０
とオーム性接触をなすＴｉ（５００Å）／Ｐｔ（１００
０Å）／Ａｕ（２０００Å）の積層構造のゲート電極９
で構成したものである。
【００２４】第２の具体例の製造工程を説明すると、ま
ず、第１の具体例と全く同じ工程を経て、図１１、１２
に示すようにｎ型ＧａＡｓ層５を結晶成長した後に、図
１３に示すように、周知のフォトリソグラフ法と結晶エ
ッチングでＰ＋型イオン注入領域１０よりも広くｎ型Ｇ
ａＡｓ層５をエッチング除去した後、フォトレジストを
マスクにしてゲート電極を形成する領域に１５０ＫｅＶ
のエネルギーで炭素Ｃを１×１０14ｃｍ-2のドース量イ
オン注入し、９００℃、５ｓｅｃの急速なランプ加熱に
よる熱処理で活性化する。
ず、第１の具体例と全く同じ工程を経て、図１１、１２
に示すようにｎ型ＧａＡｓ層５を結晶成長した後に、図
１３に示すように、周知のフォトリソグラフ法と結晶エ
ッチングでＰ＋型イオン注入領域１０よりも広くｎ型Ｇ
ａＡｓ層５をエッチング除去した後、フォトレジストを
マスクにしてゲート電極を形成する領域に１５０ＫｅＶ
のエネルギーで炭素Ｃを１×１０14ｃｍ-2のドース量イ
オン注入し、９００℃、５ｓｅｃの急速なランプ加熱に
よる熱処理で活性化する。
【００２５】次に、図１５に示すように、ゲート電極
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合ゲート型ＦＥ
Ｔのゲートの直列抵抗は、同一デバイス寸法で作成した
従来構造の接合ゲート型ＦＥＴと比較して約４０％低減
することができ、この効果により、高周波性能指標とし
て平均的なＦＥＴの遮断周波数ｆT を１００ＧＨｚから
１３０ＧＨｚへと向上させることができた。
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合ゲート型ＦＥ
Ｔのゲートの直列抵抗は、同一デバイス寸法で作成した
従来構造の接合ゲート型ＦＥＴと比較して約４０％低減
することができ、この効果により、高周波性能指標とし
て平均的なＦＥＴの遮断周波数ｆT を１００ＧＨｚから
１３０ＧＨｚへと向上させることができた。
【００２６】次に、本発明の第３の具体例について図
３、図１６乃至図１９を参照して説明する。図には、半
導体基板の表面を被覆して順次エピタキシャル成長させ
た第１のアンドープ半導体層、第１の第１導電型半導体
層及び第２のアンドープ半導体層を含む多層膜の表面を
上面とし、前記上面と交わり前記第１の第１導電型半導
体層の側部が露出する側面を有する多層構造体と、前記
多層構造体にその側面で接する第２導電型半導体層と、
前記第２導電型半導体層に夫々オーム性接触をなし前記
第１の第１導電型半導体層と前記第２導電型半導体層と
の接合部を挟んで設けられたドレイン電極及びソース電
極と、前記第１の第１導電型半導体層に電気的にオーム
性接触をなすゲート電極とを含む半導体装置において、
前記第１の第１導電型半導体層３と第２のアンドープ半
導体層４とはエッチングレートが異なることが示されて
いる。
３、図１６乃至図１９を参照して説明する。図には、半
導体基板の表面を被覆して順次エピタキシャル成長させ
た第１のアンドープ半導体層、第１の第１導電型半導体
層及び第２のアンドープ半導体層を含む多層膜の表面を
上面とし、前記上面と交わり前記第１の第１導電型半導
体層の側部が露出する側面を有する多層構造体と、前記
多層構造体にその側面で接する第２導電型半導体層と、
前記第２導電型半導体層に夫々オーム性接触をなし前記
第１の第１導電型半導体層と前記第２導電型半導体層と
の接合部を挟んで設けられたドレイン電極及びソース電
極と、前記第１の第１導電型半導体層に電気的にオーム
性接触をなすゲート電極とを含む半導体装置において、
前記第１の第１導電型半導体層３と第２のアンドープ半
導体層４とはエッチングレートが異なることが示されて
いる。
【００２７】半絶縁性ＧａＡｓ基板１上に順次ＭＯＣＶ
Ｄによりエピタキシャル成長された厚さ１μｍで高純度
の第１のアンドープＧａＡｓ層２、厚さ０．０５μｍの
Ｐ＋型ＧａＡｓ層３（Ｃを１×１０19ｃｍ-3ドープした
もの）および厚さ０．２μｍのアンドープＩｎＧａＰ層
１１（Ｉｎの組成ｘ＝０．５）を含む多層膜の表面を上
面１１ａとし、上面１１ａと交わりＰ＋型ＧａＡｓ層３
の側部が露出する側面を有する多層構造体Ａと、多層構
造体Ａの側面で接合するようにＭＯＣＶＤによりエピタ
キシャル成長された厚さ０．２μｍのｎ型ＧａＡｓ層５
（Ｓｉを２×１０17ｃｍ-3ドープしたもの）を有し、ｎ
型ＧａＡｓ層５にそれぞれオーム性接触をなしＰ＋型Ｇ
ａＡｓ層３とｎ型ＧａＡｓ層５との接合部を挟んで設け
られたＮｉ（１００Å）／ＡｕＧｅ（５００Å）／Ａｕ
（１０００Å）の積層構造を成すドレイン電極７および
ソース電極８と、ｐ＋型ＧａＡｓ層３とオーム性接触を
なすＴｉ（５００Å）／Ｐｔ（１０００Å）／Ａｕ（２
０００Å）の積層構造のゲート電極９で構成したもので
ある。
Ｄによりエピタキシャル成長された厚さ１μｍで高純度
の第１のアンドープＧａＡｓ層２、厚さ０．０５μｍの
Ｐ＋型ＧａＡｓ層３（Ｃを１×１０19ｃｍ-3ドープした
もの）および厚さ０．２μｍのアンドープＩｎＧａＰ層
１１（Ｉｎの組成ｘ＝０．５）を含む多層膜の表面を上
面１１ａとし、上面１１ａと交わりＰ＋型ＧａＡｓ層３
の側部が露出する側面を有する多層構造体Ａと、多層構
造体Ａの側面で接合するようにＭＯＣＶＤによりエピタ
キシャル成長された厚さ０．２μｍのｎ型ＧａＡｓ層５
（Ｓｉを２×１０17ｃｍ-3ドープしたもの）を有し、ｎ
型ＧａＡｓ層５にそれぞれオーム性接触をなしＰ＋型Ｇ
ａＡｓ層３とｎ型ＧａＡｓ層５との接合部を挟んで設け
られたＮｉ（１００Å）／ＡｕＧｅ（５００Å）／Ａｕ
（１０００Å）の積層構造を成すドレイン電極７および
ソース電極８と、ｐ＋型ＧａＡｓ層３とオーム性接触を
なすＴｉ（５００Å）／Ｐｔ（１０００Å）／Ａｕ（２
０００Å）の積層構造のゲート電極９で構成したもので
ある。
【００２８】次に、この具体例の製造工程を説明する
と、まず、第１の具体例と全く同じ工程を経て、図１
６、１７に示すようにｎ型ＧａＡｓ層５を結晶成長した
後に、図１８に示すように、周知のフォトリソグラフ法
で、ゲート電極を形成する領域の開口フォトレジストパ
ターンを形成し、このフォトレジストをマスクにしてＨ
2 ＳＯ4 とＨ2 Ｏ2 の混合水溶液でｎ型ＧａＡｓ層５を
エッチングした後、ＨＣｌ水溶液を用いてアンドープＩ
ｎＧａＰ層１１をエッチングする。このときＨＣｌ水溶
液ではＧａＡｓ層３はエッチングできないので、ｐ＋型
ＧａＡｓ層３の表面が露出したところでエッチングが停
止する。
と、まず、第１の具体例と全く同じ工程を経て、図１
６、１７に示すようにｎ型ＧａＡｓ層５を結晶成長した
後に、図１８に示すように、周知のフォトリソグラフ法
で、ゲート電極を形成する領域の開口フォトレジストパ
ターンを形成し、このフォトレジストをマスクにしてＨ
2 ＳＯ4 とＨ2 Ｏ2 の混合水溶液でｎ型ＧａＡｓ層５を
エッチングした後、ＨＣｌ水溶液を用いてアンドープＩ
ｎＧａＰ層１１をエッチングする。このときＨＣｌ水溶
液ではＧａＡｓ層３はエッチングできないので、ｐ＋型
ＧａＡｓ層３の表面が露出したところでエッチングが停
止する。
【００２９】次に、図１９に示すように、ゲート電極
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合ゲート型ＦＥ
Ｔのゲートの直列抵抗は、同一デバイス寸法で作成した
従来構造の接合ゲート型ＦＥＴと比較して約２０％低減
することができ、この効果により、高周波性能指標とし
て平均的なＦＥＴの遮断周波数ｆT を１００ＧＨｚから
１１０ＧＨｚへと向上させることができた。
９、ドレイン電極７、ソース電極８をそれぞれリフトオ
フ法により形成する。その後、水素雰囲気で、４２０
℃、２分間の熱処理を行い、それぞれの電極とＧａＡｓ
層とのオーム性接触を形成する。この接合ゲート型ＦＥ
Ｔのゲートの直列抵抗は、同一デバイス寸法で作成した
従来構造の接合ゲート型ＦＥＴと比較して約２０％低減
することができ、この効果により、高周波性能指標とし
て平均的なＦＥＴの遮断周波数ｆT を１００ＧＨｚから
１１０ＧＨｚへと向上させることができた。
【００３０】また、ゲート電極９をｐ＋型ＧａＡｓ層３
上に確実に形成できることから、ＦＥＴのゲート電極形
成工程での不良率が大幅に低減した。上記具体例では、
Ｐ型を第１導電型、Ｎ型を第２導電型として説明した
が、Ｎ型を第１導電型、Ｐ型を第２導電型としても、容
易に実施可能であることは当然である。
上に確実に形成できることから、ＦＥＴのゲート電極形
成工程での不良率が大幅に低減した。上記具体例では、
Ｐ型を第１導電型、Ｎ型を第２導電型として説明した
が、Ｎ型を第１導電型、Ｐ型を第２導電型としても、容
易に実施可能であることは当然である。
【００３１】
【発明の効果】本発明は上述のように構成したから、ゲ
ート直列抵抗を低減することが出来、従って、高周波特
性が向上した。
ート直列抵抗を低減することが出来、従って、高周波特
性が向上した。
【図１】本発明の第１の具体例を示す断面図である。
【図２】本発明の第２の具体例を示す断面図である。
【図３】本発明の第３の具体例を示す断面図である。
【図４】第１の具体例を示す断面図である。
【図５】図４に続く工程の断面図である。
【図６】図５に続く工程の断面図である。
【図７】図６に続く工程の断面図である。
【図８】図７に続く工程の断面図である。
【図９】図８に続く工程の断面図である。
【図１０】図９に続く工程の断面図である。
【図１１】第２の具体例を示す断面図である。
【図１２】図１１に続く工程の断面図である。
【図１３】図１２に続く工程の断面図である。
【図１４】図１３に続く工程の断面図である。
【図１５】図１４に続く工程の断面図である。
【図１６】第３の具体例を示す断面図である。
【図１７】図１６に続く工程の断面図である。
【図１８】図１７に続く工程の断面図である。
【図１９】図１８に続く工程の断面図である。
【図２０】従来技術を示す断面図である。
１・・・半絶縁性ＧａＡｓ基板 ２・・・第１のアンドープＧａＡｓ層 ３・・・ｐ＋型ＧａＡｓ層 ４・・・第２のアンドープＧａＡｓ層 ５・・・ｎ型ＧａＡｓ層 ６・・・ｐ＋型ＧａＡｓコンタクト層 ７・・・ドレイン電極 ８・・・ソース電極 ９・・・ゲート電極 １０・・・ｐ＋型イオン注入領域 １１・・・アンドープＩｎＧａＰ層 ２１・・・ＳｉＯ2 カバー膜 ３１・・・フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/337 H01L 29/808
Claims (5)
- 【請求項１】 半導体基板の表面を被覆して順次エピタ
キシャル成長させた第１のアンドープ半導体層、第１の
第１導電型半導体層及び第２のアンドープ半導体層を含
む多層膜の表面を上面とし、前記上面と交わり前記第１
の第１導電型半導体層の一部が露出する側面を有する多
層構造体と、前記多層構造体にその側面で接する第２導
電型半導体層と、前記第２導電型半導体層に夫々オーム
性接触をなし前記第１の第１導電型半導体層と前記第２
導電型半導体層との接合部を挟んで設けられたドレイン
電極及びソース電極と、前記第１の第１導電型半導体層
に電気的にオーム性接触をなすゲート電極とを含む半導
体装置において、 前記第１の第１導電型半導体層に接する低抵抗な第２の
第１導電型半導体層を設け、この第２の第１導電型半導
体層上に前記ゲート電極を形成したことを特徴とする半
導体装置。 - 【請求項２】 半導体基板の表面を被覆して順次エピタ
キシャル成長させた第１のアンドープ半導体層、第１の
第１導電型半導体層及び第２のアンドープ半導体層を含
む多層膜の表面を上面とし、前記上面と交わり前記第１
の第１導電型半導体層の一部が露出する側面を有する多
層構造体と、前記多層構造体にその側面で接する第２導
電型半導体層と、前記第２導電型半導体層に夫々オーム
性接触をなし前記第１の第１導電型半導体層と前記第２
導電型半導体層との接合部を挟んで設けられたドレイン
電極及びソース電極と、前記第１の第１導電型半導体層
に電気的にオーム性接触をなすゲート電極とを含む半導
体装置において、 前記第２のアンドープ半導体層及び第１の第１導電型半
導体層の一部を含み、ゲート電極を形成する領域に選択
的にイオン注入した第１導電型のイオン注入領域を形成
し、第２のアンドープ半導体層上で且つ前記イオン注入
領域上に前記ゲート電極を形成したことを特徴とする半
導体装置。 - 【請求項３】 半導体基板の表面を被覆して順次エピタ
キシャル成長させた第１のアンドープ半導体層、第１の
第１導電型半導体層及び第２のアンドープ半導体層を含
む多層膜を形成する第１の工程と、 前記多層膜をエッチングして傾斜面から成る側面を形成
する第２の工程と、 前記多層膜の表面及び前記側面に第２導電型半導体層を
形成する第３の工程と 、 前記第２導電型半導体層の一部と第２のアンドープ半導
体層の一部とをエッチングし、第１の第１導電型半導体
層を露出させる第４の工程と、 前記露出した第１の第１導電型半導体層上に第２の第１
導電型半導体層を形成する第５の工程と、 前記第２の第１導電型半導体層上にゲート電極を形成す
る第６の工程と、を含むことを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記第１の第１導電型半導体層と第２の
アンドープ半導体層とはエッチングレートが異なること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 半導体基板の表面を被覆して順次エピタ
キシャル成長させた第１のアンドープ半導体層、第１の
第１導電型半導体層及び第２のアンドープ半導体層を含
む多層膜を形成する第１の工程と、 前記多層膜をエッチングして傾斜面から成る側面を形成
する第２の工程と、 前記多層膜の表面及び前記側面に第２導電型半導体層を
形成する第３の工程と、 前記第２導電型半導体層の表面の一部をエッチングし、
第２のアンドープ半導体層を露出させる第４の工程と、 前記第２のアンドープ半導体層及び第１の第１導電型半
導体層の一部を含み、ゲート電極を形成する領域に選択
的にイオン注入して第１導電型のイオン注入領域を形成
する第５工程と、 前記第２のアンドープ半導体層で且つ前記イオン注入領
域上に前記ゲート電極を形成する第６の工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788897A JP3164042B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31788897A JP3164042B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11150121A JPH11150121A (ja) | 1999-06-02 |
| JP3164042B2 true JP3164042B2 (ja) | 2001-05-08 |
Family
ID=18093182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31788897A Expired - Fee Related JP3164042B2 (ja) | 1997-11-19 | 1997-11-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3164042B2 (ja) |
-
1997
- 1997-11-19 JP JP31788897A patent/JP3164042B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11150121A (ja) | 1999-06-02 |
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