JP2626220B2 - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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- H01L21/7605—Making of isolation regions between components between components manufactured in an active substrate comprising AIII BV compounds
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、化合物半導体を用い、２次元電子ガスをチ
ャネルとした電界効果トランジスタの構造、及びその製
造方法に関するものである。
ャネルとした電界効果トランジスタの構造、及びその製
造方法に関するものである。
（従来の技術） ウェハ基板上に作製された素子のそれぞれを電気的に
分離させる技術、あるいは一つの素子中でのソース、ド
レイン、ゲート各電極領域間の電気的分離技術は、IC並
びにディスクリート素子の両方の素子特性に大きな影響
を及ぼす意味で重要な技術である。エピタキシャル法に
より作製された基板を用いた電界効果トランジスタで
は、半絶縁性半導体基板上に高濃度層を形成し、その一
部を動作部分に限定してデバイス動作をさせる。その際
に一つの素子中でのソース、ドレイン、ゲート各電極領
域間相互のアイソレーションが不十分である場合には、
実際のFET動作の際に動作電流のリークが問題となって
ピンチオフ特性の悪化、耐圧の劣化などの問題が発生す
る。これはそのまま雑音特性、出力効率などデバイス特
性の劣化につながる。又、ICに於ては隣合う素子同士が
互いの特性に悪影響を及ぼし合い、同様に特性劣化を引
き起こす。
分離させる技術、あるいは一つの素子中でのソース、ド
レイン、ゲート各電極領域間の電気的分離技術は、IC並
びにディスクリート素子の両方の素子特性に大きな影響
を及ぼす意味で重要な技術である。エピタキシャル法に
より作製された基板を用いた電界効果トランジスタで
は、半絶縁性半導体基板上に高濃度層を形成し、その一
部を動作部分に限定してデバイス動作をさせる。その際
に一つの素子中でのソース、ドレイン、ゲート各電極領
域間相互のアイソレーションが不十分である場合には、
実際のFET動作の際に動作電流のリークが問題となって
ピンチオフ特性の悪化、耐圧の劣化などの問題が発生す
る。これはそのまま雑音特性、出力効率などデバイス特
性の劣化につながる。又、ICに於ては隣合う素子同士が
互いの特性に悪影響を及ぼし合い、同様に特性劣化を引
き起こす。
ウェハ上に並ぶプレーナ型電界効果トランジスタ個々
についての各電極領域間の電気的アイソレーション、あ
るいは個々のトランジスタ間の電気的アイソレーション
をとる最も簡単な、かつ広く用いられている方法は、そ
の素子間部分の能動層部分を除去してしまう方法であ
る。本来素子間にキャリアをもつ高濃度層の部分が存在
することで素子間のアイソレーションは劣化するもので
あるから、その電流が流れ得る高濃度チャネル部分を除
去してしまうことでアイソレーションは図れる。このア
イソレーションの方法の一例はメサ形成をするもので、
第５図にその構造の例を示す。
についての各電極領域間の電気的アイソレーション、あ
るいは個々のトランジスタ間の電気的アイソレーション
をとる最も簡単な、かつ広く用いられている方法は、そ
の素子間部分の能動層部分を除去してしまう方法であ
る。本来素子間にキャリアをもつ高濃度層の部分が存在
することで素子間のアイソレーションは劣化するもので
あるから、その電流が流れ得る高濃度チャネル部分を除
去してしまうことでアイソレーションは図れる。このア
イソレーションの方法の一例はメサ形成をするもので、
第５図にその構造の例を示す。
アイソレーションを図るもう一つの代表的な手法はイ
オン注入によるものである。電子やホールの存在するキ
ャリア層に対し例えばボロンや酸素などのイオンをある
エネルギーで注入することで、電子の捕獲を行うあるい
は結晶性を壊すなどしてその自由電荷の走行を阻止する
ものである。この方法はエッチングによるサメ形成のよ
うな段差をウェハ上に作製することなくアイソレーショ
ンを達成することができる。従ってこの手法は集積回路
などでその製造上の歩留り向上に大きく寄与する手法で
ある。
オン注入によるものである。電子やホールの存在するキ
ャリア層に対し例えばボロンや酸素などのイオンをある
エネルギーで注入することで、電子の捕獲を行うあるい
は結晶性を壊すなどしてその自由電荷の走行を阻止する
ものである。この方法はエッチングによるサメ形成のよ
うな段差をウェハ上に作製することなくアイソレーショ
ンを達成することができる。従ってこの手法は集積回路
などでその製造上の歩留り向上に大きく寄与する手法で
ある。
（発明が解決しようとする課題） メサエッチングを用いる際にはプロセス上、以下の点
が不利となることを覚悟しなければならなくなる。先
ず、溶液エッチングに際してはそのエッチャントの組成
によっては、ヘテロ接合系エピタキシャル成長基板の各
層に対するエッチングレートの選択性が問題となる。一
般に、材料組成の違いによってそれぞれの層のエッチン
グレートは異なるのが通常である。特に使用するエッチ
ャントのpH値によりそのレートは異なっている。エッチ
ングレートの早い層がその層の下部に存在する際には、
上層に対する下層のえぐれ現象が生ずることとなる。デ
バイス作製に於ては、これが原因となってメサ形成によ
るアイソレーションを行った場合、メタエッヂで大きな
段差が発生することになる。第６図と第７図にその一例
を示す。通常酸と過酸化水素水の混合液をエッチャント
として用いる場合はGaAsとAlGaAsとInGaAsでエッチング
レートが異なり、この順でそれは大きい。よって従って
GaAsとAlGaAsの２層をもつ半導体層をエッチングすると
第６図のようにGaAs層23下のAlGaAs層22はサイドエッチ
ングが大きく入り込み大きな段差部16が生じることにな
る。またpseudomorphic系の例えばGaAs/InGaAs/AlGaAs
系の2DEGFETでは、第７図に示すようにヘテロ接合間で
より大きな段差部16ができてしまう。又、基板上の能動
層厚が大きい場合トータルのエッチング量が大きくな
り、従ってメサエッヂでの段差が大きくなるという問題
が生じる。以上のようにメサ側面に段差があると、ゲー
ト電極形成に際し、そのゲート電極の一部がメサエッヂ
にかかる部分で電極の段切れが生じることになり、FET
特性の劣化や歩留り低下を招く要因となる。またこれは
ゲート電極のみならず、オーミック電極に於てもメサか
らメサ以外の部分に跨って形成される場合には同様に電
極の段切れが生じる。
が不利となることを覚悟しなければならなくなる。先
ず、溶液エッチングに際してはそのエッチャントの組成
によっては、ヘテロ接合系エピタキシャル成長基板の各
層に対するエッチングレートの選択性が問題となる。一
般に、材料組成の違いによってそれぞれの層のエッチン
グレートは異なるのが通常である。特に使用するエッチ
ャントのpH値によりそのレートは異なっている。エッチ
ングレートの早い層がその層の下部に存在する際には、
上層に対する下層のえぐれ現象が生ずることとなる。デ
バイス作製に於ては、これが原因となってメサ形成によ
るアイソレーションを行った場合、メタエッヂで大きな
段差が発生することになる。第６図と第７図にその一例
を示す。通常酸と過酸化水素水の混合液をエッチャント
として用いる場合はGaAsとAlGaAsとInGaAsでエッチング
レートが異なり、この順でそれは大きい。よって従って
GaAsとAlGaAsの２層をもつ半導体層をエッチングすると
第６図のようにGaAs層23下のAlGaAs層22はサイドエッチ
ングが大きく入り込み大きな段差部16が生じることにな
る。またpseudomorphic系の例えばGaAs/InGaAs/AlGaAs
系の2DEGFETでは、第７図に示すようにヘテロ接合間で
より大きな段差部16ができてしまう。又、基板上の能動
層厚が大きい場合トータルのエッチング量が大きくな
り、従ってメサエッヂでの段差が大きくなるという問題
が生じる。以上のようにメサ側面に段差があると、ゲー
ト電極形成に際し、そのゲート電極の一部がメサエッヂ
にかかる部分で電極の段切れが生じることになり、FET
特性の劣化や歩留り低下を招く要因となる。またこれは
ゲート電極のみならず、オーミック電極に於てもメサか
らメサ以外の部分に跨って形成される場合には同様に電
極の段切れが生じる。
又、イオン注入によるアイソレーションに於ては、高
濃度チャネルに対しては十分なアイソレーションに有効
なイオン注入条件設定が難しく、エピタキシャル成長ウ
ェハなどに対してはその構造に則ったエネルギー値、ド
ーズ量の設定が必要となる。又、被注入ウェハの阻止能
を考慮したイオンの拡散を考えるとその基板の表面側の
トータルイオン密度は低くならざるを得ない。注入イオ
ンの注入エネルギーを低くすることはイオンの拡散を基
板表面側で止めてしまうことを意味するが、逆に装置側
の条件は難しくなりイオンビームの安定条件が崩れる。
濃度チャネルに対しては十分なアイソレーションに有効
なイオン注入条件設定が難しく、エピタキシャル成長ウ
ェハなどに対してはその構造に則ったエネルギー値、ド
ーズ量の設定が必要となる。又、被注入ウェハの阻止能
を考慮したイオンの拡散を考えるとその基板の表面側の
トータルイオン密度は低くならざるを得ない。注入イオ
ンの注入エネルギーを低くすることはイオンの拡散を基
板表面側で止めてしまうことを意味するが、逆に装置側
の条件は難しくなりイオンビームの安定条件が崩れる。
本発明の目的はソースドレイン、ゲート等の各電極間
のアイソレーションの十分とれたしかも電極の段切れな
いFETを提供することにある。
のアイソレーションの十分とれたしかも電極の段切れな
いFETを提供することにある。
（課題を解決するための手段） 本発明の電界効果トランジスタは半絶縁性半導体基板
上に、不純物無添加の第１の半導体からなるチャネル層
と、該チャネル層に比べ電子親和力が小さくかつ不純物
添加されている第２の半導体からなる電子供給層と、該
電子供給層に比べ電子親和力が大きくかつ不純物添加さ
れている第３の半導体からなるコンタクト層とを順次積
層した構造を少なくとも備える電界効果トランジスタに
於て、該電界効果トランジスタの能動部以外の領域にイ
オンが注入され、かつ該能動部以外の領域の前記コンタ
クト層の少なくとも基板側の一部を残し、表面側部分が
除去されていることを特徴とする。
上に、不純物無添加の第１の半導体からなるチャネル層
と、該チャネル層に比べ電子親和力が小さくかつ不純物
添加されている第２の半導体からなる電子供給層と、該
電子供給層に比べ電子親和力が大きくかつ不純物添加さ
れている第３の半導体からなるコンタクト層とを順次積
層した構造を少なくとも備える電界効果トランジスタに
於て、該電界効果トランジスタの能動部以外の領域にイ
オンが注入され、かつ該能動部以外の領域の前記コンタ
クト層の少なくとも基板側の一部を残し、表面側部分が
除去されていることを特徴とする。
その製造方法は半絶縁性半導体基板上に少なくとも不
純物無添加の第１の半導体からなるチャネル層と、該チ
ャネル層に比べ電子親和力が小さくかつ不純物添加され
ている第２の半導体からなる電子供給層と、該電子供給
層に比べ電子親和力が大きくかつ不純物添加されている
第３の半導体からなるコンタクト層とを順次積層成長す
る工程と、電界効果トランジスタの能動部以外の領域に
イオン注入を行う工程と、前記能動部以外の領域の前記
コンタクト層の少なくとも基板側の一部を残し、表面側
部分を除去する工程とを備えることを特徴とする。
純物無添加の第１の半導体からなるチャネル層と、該チ
ャネル層に比べ電子親和力が小さくかつ不純物添加され
ている第２の半導体からなる電子供給層と、該電子供給
層に比べ電子親和力が大きくかつ不純物添加されている
第３の半導体からなるコンタクト層とを順次積層成長す
る工程と、電界効果トランジスタの能動部以外の領域に
イオン注入を行う工程と、前記能動部以外の領域の前記
コンタクト層の少なくとも基板側の一部を残し、表面側
部分を除去する工程とを備えることを特徴とする。
本発明の別の電界効果トランジスタは半絶縁性半導体
基板上に、不純物無添加の第１の半導体からなるバッフ
ァー層と、該バッファー層に比べ電子親和力が大きくか
つ不純物添加されていない第２の半導体からなるチャネ
ル層と、該チャネル層に比べ電子親和力が小さくかつ不
純物添加されている第３の半導体からなる電子供給層
と、該電子供給層に比べ電子親和力が大きくかつ不純物
添加されている第４の半導体からなるコンタクト層とを
順次積層した構造を少なくとも備える電界効果トランジ
スタに於て、該電界効果トランジスタの能動部以外の領
域にイオンが注入され、該能動部以外の領域の前記コン
タクト層の少なくとも基板側の一部を残し、表面側部分
が除去されていることを特徴とする。
基板上に、不純物無添加の第１の半導体からなるバッフ
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つ不純物添加されていない第２の半導体からなるチャネ
ル層と、該チャネル層に比べ電子親和力が小さくかつ不
純物添加されている第３の半導体からなる電子供給層
と、該電子供給層に比べ電子親和力が大きくかつ不純物
添加されている第４の半導体からなるコンタクト層とを
順次積層した構造を少なくとも備える電界効果トランジ
スタに於て、該電界効果トランジスタの能動部以外の領
域にイオンが注入され、該能動部以外の領域の前記コン
タクト層の少なくとも基板側の一部を残し、表面側部分
が除去されていることを特徴とする。
そしてその製造方法は半絶縁性半導体基板上に少なく
とも不純物無添加の第１の半導体からなるバッファー層
と、該バッファー層に比べ電子親和力が小さくかつ不純
物添加されていない第２の半導体からなるチャネル層
と、該チャネル層に比べ電子親和力が大きくかつ不純物
添加されている第３の半導体からなる電子供給層と、該
電子供給層に比べ電子親和力が大きくかつ不純物添加さ
れている第４の半導体からなるコンタクト層とを順次積
層成長する工程と、電界効果トランジスタの能動部以外
の領域にイオン注入を行う工程と、前記能動部以外の領
域の前記コンタクト層の少なくとも基板側の一部を残
し、表面側部分が除去する工程とを備えることを特徴と
する。
とも不純物無添加の第１の半導体からなるバッファー層
と、該バッファー層に比べ電子親和力が小さくかつ不純
物添加されていない第２の半導体からなるチャネル層
と、該チャネル層に比べ電子親和力が大きくかつ不純物
添加されている第３の半導体からなる電子供給層と、該
電子供給層に比べ電子親和力が大きくかつ不純物添加さ
れている第４の半導体からなるコンタクト層とを順次積
層成長する工程と、電界効果トランジスタの能動部以外
の領域にイオン注入を行う工程と、前記能動部以外の領
域の前記コンタクト層の少なくとも基板側の一部を残
し、表面側部分が除去する工程とを備えることを特徴と
する。
（作用） 一般に、半導体基板にイオン注入を行った際の注入密
度分布は、基板表面側は低く、ある深さのところでピー
クをもって減少するというプロファイルを持っている。
従って基板の表面側に高濃度層が形成されている際は、
そのアイソレーションは必然的に不十分となる。本発明
ではその部分をエッチングにより除去してしまうこと
で、不十分なアイソレーションを完全にすることを意図
している。一般に2DEGFET構造ではソース抵抗の低減を
意図して最上層に高濃度コンタクト層を設けることがそ
の特性向上に不可欠である。本発明ではこの2DEGFET構
造に於てこのエッチングをヘテロ接合に跨らず最上層で
あるコンタクト層の単一層に限ることでエッチングレー
トの違いによる段差形成を回避している。従ってメサエ
ッヂ部での電極段切れの概念はなくなり、FETの特性劣
化や素子作製上の歩留り劣化の問題は解消される。
度分布は、基板表面側は低く、ある深さのところでピー
クをもって減少するというプロファイルを持っている。
従って基板の表面側に高濃度層が形成されている際は、
そのアイソレーションは必然的に不十分となる。本発明
ではその部分をエッチングにより除去してしまうこと
で、不十分なアイソレーションを完全にすることを意図
している。一般に2DEGFET構造ではソース抵抗の低減を
意図して最上層に高濃度コンタクト層を設けることがそ
の特性向上に不可欠である。本発明ではこの2DEGFET構
造に於てこのエッチングをヘテロ接合に跨らず最上層で
あるコンタクト層の単一層に限ることでエッチングレー
トの違いによる段差形成を回避している。従ってメサエ
ッヂ部での電極段切れの概念はなくなり、FETの特性劣
化や素子作製上の歩留り劣化の問題は解消される。
（実施例） 本発明の第１の実施例を図面を参照しながら詳細に説
明する。第１図は本発明により作製された電界効果トラ
ンジスタの構造を示す図である。ウェハ上に並ぶ個々の
電界効果トランジスタのアイソレーションを図るために
素子の能動部以外の領域にイオン注入を行っておりかつ
その箇所の最上層高濃度層表面側をエッチングしてあ
る。最上層高濃度層の基板側はイオン注入により十分に
アイソレーションがなされている。第１図に示してある
のは最上層を高濃度ｎ型GaAs層４とした2DEGFETであ
る。
明する。第１図は本発明により作製された電界効果トラ
ンジスタの構造を示す図である。ウェハ上に並ぶ個々の
電界効果トランジスタのアイソレーションを図るために
素子の能動部以外の領域にイオン注入を行っておりかつ
その箇所の最上層高濃度層表面側をエッチングしてあ
る。最上層高濃度層の基板側はイオン注入により十分に
アイソレーションがなされている。第１図に示してある
のは最上層を高濃度ｎ型GaAs層４とした2DEGFETであ
る。
次にこのような電界効果トランジスタの製造工程を第
２図を参照しながら説明する。第２図（ａ）のように半
絶縁性（S.I.）GaAs基板１上に不純物無添加GaAsチャネ
ル層２を500nm、２×1018cm-3にｎ型にドープされた不
純物添加AlGaAs電子供給層３を30nm、３×1018cm-3にｎ
型ドープされた不純物添加GaAsコンタクト層４を50nm、
以上各層を順次例えば分子線エピタキシー法あるいは有
機金属化学堆積法等の方法により成長する。第２図
（ｂ）のようにこの基板上に電界効果トランジスターの
能動層部10を例えばホトレジスト９等を用いてマスクす
る。続いて第２図（ｃ）のように例えばボロンイオン11
を用いたイオン注入を行う。その注入エネルギー及びイ
オンのドーズ量は基板構造により適宜変える必要がある
がここでは例えば40KeVとし、そのドーズ量を例えば１
×1014cm-3とする。これにより不純物添加AlGaAs層３及
び不純物無添加GaAs層２には十分にボロンイオンは注入
されアイソレーションされている。最上層である不純物
添加GaAs層４は表面側に関しては注入が不十分であり、
このままでは表面層にリーク電流が流れてしまう。そこ
で第２図（ｄ）に示すように次の工程として前記のホト
レジストによる同マスクを用いて例えばリン酸と過酸化
水素水と水の混合液によるエッチャントを用いて不純物
添加GaAs層４の表面側約40nmをエッチング除去し、メサ
エッチング部７を形成する。この工程により素子能動部
10以外の領域のアイソレーションは完全となる。従来の
ようなメサ形成のみによる場合には少なくとも不純物添
加GaAs層４及び不純物添加AlGaAs層３及び不純物無添加
GaAs層２の一部を完全にエッチング除去してしまう必要
があり、本構造の場合にはそのエッチング深さは少なく
とも100nm以上となっていた。本実施例では従来の半分
以下の深さである。
２図を参照しながら説明する。第２図（ａ）のように半
絶縁性（S.I.）GaAs基板１上に不純物無添加GaAsチャネ
ル層２を500nm、２×1018cm-3にｎ型にドープされた不
純物添加AlGaAs電子供給層３を30nm、３×1018cm-3にｎ
型ドープされた不純物添加GaAsコンタクト層４を50nm、
以上各層を順次例えば分子線エピタキシー法あるいは有
機金属化学堆積法等の方法により成長する。第２図
（ｂ）のようにこの基板上に電界効果トランジスターの
能動層部10を例えばホトレジスト９等を用いてマスクす
る。続いて第２図（ｃ）のように例えばボロンイオン11
を用いたイオン注入を行う。その注入エネルギー及びイ
オンのドーズ量は基板構造により適宜変える必要がある
がここでは例えば40KeVとし、そのドーズ量を例えば１
×1014cm-3とする。これにより不純物添加AlGaAs層３及
び不純物無添加GaAs層２には十分にボロンイオンは注入
されアイソレーションされている。最上層である不純物
添加GaAs層４は表面側に関しては注入が不十分であり、
このままでは表面層にリーク電流が流れてしまう。そこ
で第２図（ｄ）に示すように次の工程として前記のホト
レジストによる同マスクを用いて例えばリン酸と過酸化
水素水と水の混合液によるエッチャントを用いて不純物
添加GaAs層４の表面側約40nmをエッチング除去し、メサ
エッチング部７を形成する。この工程により素子能動部
10以外の領域のアイソレーションは完全となる。従来の
ようなメサ形成のみによる場合には少なくとも不純物添
加GaAs層４及び不純物添加AlGaAs層３及び不純物無添加
GaAs層２の一部を完全にエッチング除去してしまう必要
があり、本構造の場合にはそのエッチング深さは少なく
とも100nm以上となっていた。本実施例では従来の半分
以下の深さである。
以上で本発明の電界効果トランジスタのアイソレーシ
ョン工程は完了し第２図（ｅ）の構造が得られる。以降
はオーミック電極５及びゲート電極６形成の工程などを
経て第１図の電界効果トランジスタが作製できるが、こ
れらの電極形成工程は従来より用いられている一般的な
例えば蒸着リフトオフ法などを用いた工程により容易に
作製可能である。
ョン工程は完了し第２図（ｅ）の構造が得られる。以降
はオーミック電極５及びゲート電極６形成の工程などを
経て第１図の電界効果トランジスタが作製できるが、こ
れらの電極形成工程は従来より用いられている一般的な
例えば蒸着リフトオフ法などを用いた工程により容易に
作製可能である。
以上で本実施例の電界効果トランジスタが完成した
が、半導体層構造はこれに限らず、他の例も可能であ
る。例えば電子供給層とチャネル層の間に不純物を含ま
ないスペーサ層を入れてもよい。あるいはチャネル層中
にそれより電子親和力の小さいバッファ層を入れてもよ
い。またはコンタクト層と電子供給層の間に不純物無添
加層あるいは低濃度の不純物添加量を入れてもよい。こ
のように種々のタイプのFETに適用できる。また材料もA
lGaAs/GaAs系に限らずInP系など他のIII−Ｖ族化合物半
導体にも適用できる。
が、半導体層構造はこれに限らず、他の例も可能であ
る。例えば電子供給層とチャネル層の間に不純物を含ま
ないスペーサ層を入れてもよい。あるいはチャネル層中
にそれより電子親和力の小さいバッファ層を入れてもよ
い。またはコンタクト層と電子供給層の間に不純物無添
加層あるいは低濃度の不純物添加量を入れてもよい。こ
のように種々のタイプのFETに適用できる。また材料もA
lGaAs/GaAs系に限らずInP系など他のIII−Ｖ族化合物半
導体にも適用できる。
本実施例では高濃度最上層（コンタクト層）を持った
基板構造に対しても、メサ形状としての大きな段差を生
じさせることなく、アイソレーションを行うことが可能
となり、従ってゲート電極の該段差部での段切れを生じ
させることなく良好な特性を示し得る電界効果トランジ
スタが得られた。また本実施例による製造方法によりピ
ンチオフ特性や耐圧の優れたFETが歩留り良く容易に作
製できる。またイオン注入工程も精密な制御が不要で工
程が容易である。
基板構造に対しても、メサ形状としての大きな段差を生
じさせることなく、アイソレーションを行うことが可能
となり、従ってゲート電極の該段差部での段切れを生じ
させることなく良好な特性を示し得る電界効果トランジ
スタが得られた。また本実施例による製造方法によりピ
ンチオフ特性や耐圧の優れたFETが歩留り良く容易に作
製できる。またイオン注入工程も精密な制御が不要で工
程が容易である。
又、本発明のアイソレーション技術は例えばMMIC等の
集積回路を作製する場合に於ても、独立した個々の素子
の電気的アイソレーションを行う際に有効であることは
言うまでもない。
集積回路を作製する場合に於ても、独立した個々の素子
の電気的アイソレーションを行う際に有効であることは
言うまでもない。
尚、本発明の実施例は特定の材料、特定の値を用いて
説明したがこの条件、材料に限るものではない。例えば
実施例のエッチング工程ではエッチャントとしてリン酸
と過酸化水素水と水の混合液を用いたがこの混合液に限
られるものではなく、硫酸と過酸化水素水と水、あるい
はクエン酸と過酸化水素水と水の混合液等様々なエッチ
ャントを用いることが可能である。あるいはハロゲン系
のガスを主成分とする混合ガスを用いた反応性エッチン
グを用いてもよい。又、イオン注入のエネルギー条件、
ドーズ量も本実施例の条件に限るものではなく、基板構
造によってそれらの条件は適宜変更する必要もある。高
濃度層のエッチング深さに於てもしかりであり、そのエ
ッチング深さはその基板構造及びイオン注入条件次第で
適宜変更する必要がある。注入するイオン種についても
基本的には限定するものではなく、ボロンイオン以外で
も例えば酸素のようなイオン種でも基本的にはアイソレ
ーションが可能であればどのようなイオン種であっても
問題ないことは同様である。
説明したがこの条件、材料に限るものではない。例えば
実施例のエッチング工程ではエッチャントとしてリン酸
と過酸化水素水と水の混合液を用いたがこの混合液に限
られるものではなく、硫酸と過酸化水素水と水、あるい
はクエン酸と過酸化水素水と水の混合液等様々なエッチ
ャントを用いることが可能である。あるいはハロゲン系
のガスを主成分とする混合ガスを用いた反応性エッチン
グを用いてもよい。又、イオン注入のエネルギー条件、
ドーズ量も本実施例の条件に限るものではなく、基板構
造によってそれらの条件は適宜変更する必要もある。高
濃度層のエッチング深さに於てもしかりであり、そのエ
ッチング深さはその基板構造及びイオン注入条件次第で
適宜変更する必要がある。注入するイオン種についても
基本的には限定するものではなく、ボロンイオン以外で
も例えば酸素のようなイオン種でも基本的にはアイソレ
ーションが可能であればどのようなイオン種であっても
問題ないことは同様である。
本発明の第２の実施例を図面を参照しながら詳細に説
明する。第３図は本発明により作製された電界効果トラ
ンジスタの構造を示す図である。ウェハ上に並ぶ個々の
電界効果トランジスタのアイソレーションを図るために
素子の能動部以外の領域にイオン注入を行っておりかつ
その箇所の最上層高濃度層表面側をエッチングしてあ
る。最上層高濃度層の基板側はイオン注入により十分に
アイソレーションがなされている。第３図に示してある
のは最上層を高濃度GaAs層とした2DEGFETである。
明する。第３図は本発明により作製された電界効果トラ
ンジスタの構造を示す図である。ウェハ上に並ぶ個々の
電界効果トランジスタのアイソレーションを図るために
素子の能動部以外の領域にイオン注入を行っておりかつ
その箇所の最上層高濃度層表面側をエッチングしてあ
る。最上層高濃度層の基板側はイオン注入により十分に
アイソレーションがなされている。第３図に示してある
のは最上層を高濃度GaAs層とした2DEGFETである。
次にこのような電界効果トランジスタの製造例を第４
図の工程図を参照しながら説明する。第４図（ａ）のよ
う半絶縁性GaAs基板１上に不純物無添加GaAs層12を500n
m、不純物無添加InGaAs層13を15nm、２×1018cm-3にド
ープされた不純物添加AlGaAs層14を30nm、３×1018cm-3
にドープされた不純物添加GaAs層15を50nm、以上各層を
順次例えば分子線エピタキシー法あるいは有機金属化学
堆積法等の方法により成長する。この基板上に第４図
（ｂ）のように電界効果トランジスターの能動層部10を
例えばホトレジスト９等を用いてマスクする。続いて第
４図（ｃ）のように例えばボロンイオン11を用いたイオ
ン注入を行う。その注入エネルギー及びイオンのドーズ
量は基板構造により適宜変える必要があるが、ここでは
例えば40KeVとし、そのドーズ量を例えば１×1014cm-3
とする。これにより不純物添加AlGaAs層14及び不純物無
添加InGaAs層13とGaAs層12には十分にボロンイオンは注
入されアイソレーションされている。最上層である不純
物添加GaAs層15は表面側に関しては注入が不十分であ
り、このままでは表面層でリーク電流が流れてしまう。
そこで次の工程として前記のホトレジスト９による同マ
スクを用いて例えばリン酸と過酸化水素水と水の混合液
によるエッチャントを用いて不純物添加GaAs層15の表面
側約40nmをエッチング除去する。第４図（ｄ）のように
この工程により素子能動部10以外の領域のアイソレーシ
ョンは完全となる。従来のような完全なメサ形成による
場合には少なくとも不純物添加GaAs層15と不純物添加Al
GaAs層14とInGaAs層13及び不純物無添加GaAs層12の一部
を完全にエッチング除去してしまう必要があり本構造の
場合には第５図のようにそのエッチング深さは少なくと
も100nm以上となる。しかし本実施例ではその半分以下
の深さでよい。
図の工程図を参照しながら説明する。第４図（ａ）のよ
う半絶縁性GaAs基板１上に不純物無添加GaAs層12を500n
m、不純物無添加InGaAs層13を15nm、２×1018cm-3にド
ープされた不純物添加AlGaAs層14を30nm、３×1018cm-3
にドープされた不純物添加GaAs層15を50nm、以上各層を
順次例えば分子線エピタキシー法あるいは有機金属化学
堆積法等の方法により成長する。この基板上に第４図
（ｂ）のように電界効果トランジスターの能動層部10を
例えばホトレジスト９等を用いてマスクする。続いて第
４図（ｃ）のように例えばボロンイオン11を用いたイオ
ン注入を行う。その注入エネルギー及びイオンのドーズ
量は基板構造により適宜変える必要があるが、ここでは
例えば40KeVとし、そのドーズ量を例えば１×1014cm-3
とする。これにより不純物添加AlGaAs層14及び不純物無
添加InGaAs層13とGaAs層12には十分にボロンイオンは注
入されアイソレーションされている。最上層である不純
物添加GaAs層15は表面側に関しては注入が不十分であ
り、このままでは表面層でリーク電流が流れてしまう。
そこで次の工程として前記のホトレジスト９による同マ
スクを用いて例えばリン酸と過酸化水素水と水の混合液
によるエッチャントを用いて不純物添加GaAs層15の表面
側約40nmをエッチング除去する。第４図（ｄ）のように
この工程により素子能動部10以外の領域のアイソレーシ
ョンは完全となる。従来のような完全なメサ形成による
場合には少なくとも不純物添加GaAs層15と不純物添加Al
GaAs層14とInGaAs層13及び不純物無添加GaAs層12の一部
を完全にエッチング除去してしまう必要があり本構造の
場合には第５図のようにそのエッチング深さは少なくと
も100nm以上となる。しかし本実施例ではその半分以下
の深さでよい。
以上で第４図（ｅ）のように本発明の電界効果トラン
ジスタのアイソレーション工程は完了する。以降はオー
ミック電極及びゲート電極形成の工程などを経て第３図
の電界効果トランジスタが完成する。
ジスタのアイソレーション工程は完了する。以降はオー
ミック電極及びゲート電極形成の工程などを経て第３図
の電界効果トランジスタが完成する。
本実施例では高濃度最上層を持ったヘテロ接合系基板
構造、特にInGaAsの歪層を備えたpseudomorhic2DEGFET
等のような組成の異なった積層構造に対しても、メサ形
状としての大きな段差を生じさせることなく、アイソレ
ーションを行うことが可能となり、従ってゲート電極の
該段差部での段切れを生じさせることなく良好な特性を
示し得る電界効果トランジスタが得られる。また本実施
例の製造方法により容易に歩留り良く作製できる。
構造、特にInGaAsの歪層を備えたpseudomorhic2DEGFET
等のような組成の異なった積層構造に対しても、メサ形
状としての大きな段差を生じさせることなく、アイソレ
ーションを行うことが可能となり、従ってゲート電極の
該段差部での段切れを生じさせることなく良好な特性を
示し得る電界効果トランジスタが得られる。また本実施
例の製造方法により容易に歩留り良く作製できる。
又、本発明のアイソレーション技術は例えばMMIC等の
集積回路を作製する場合に於ても、独立した個々の素子
の電気的アイソレーションを行う際に有効であることは
言うまでもない。
集積回路を作製する場合に於ても、独立した個々の素子
の電気的アイソレーションを行う際に有効であることは
言うまでもない。
尚、第１の実施例と同様にこの実施例は特定の材料、
特定の値を用いて説明したがこれは理解を容易にするた
めのものであり、本実施例に示した条件、材料に限るも
のではない。
特定の値を用いて説明したがこれは理解を容易にするた
めのものであり、本実施例に示した条件、材料に限るも
のではない。
またこの実施例においても半導体層について種々の変
形例が可能である。例えば、電子供給層とチャネル層の
間に不純物無添加のスペーサ層を入れてもよい。またバ
ッファ層中にそれより電子親和力の小さい半導体層を入
れてもよい。あるいはコンタクト層と電子供給層の間に
不純物無添加あるいは低濃度の不純物添加層を入れても
よい。また材料系もInGaAs/AlGaAs/GaAs系に限らず、In
GaAs/InGaAsP/InP系へも適用できる。
形例が可能である。例えば、電子供給層とチャネル層の
間に不純物無添加のスペーサ層を入れてもよい。またバ
ッファ層中にそれより電子親和力の小さい半導体層を入
れてもよい。あるいはコンタクト層と電子供給層の間に
不純物無添加あるいは低濃度の不純物添加層を入れても
よい。また材料系もInGaAs/AlGaAs/GaAs系に限らず、In
GaAs/InGaAsP/InP系へも適用できる。
（発明の効果） 本発明によれば、2DEGFET等をはじめ、高濃度のコン
タクト層をもつFETにおいてメサ形状として大きな段差
を生じさせることなく、良好なアイソレーションが得ら
れる。リーク電流がなくなり、ピンチオフ特性の悪化や
耐圧の劣化がなくなった。従って雑音特性や出力効率の
優れた素子が得られる。また電極形成部での段切れがな
くなり、製造歩留りが向上する。
タクト層をもつFETにおいてメサ形状として大きな段差
を生じさせることなく、良好なアイソレーションが得ら
れる。リーク電流がなくなり、ピンチオフ特性の悪化や
耐圧の劣化がなくなった。従って雑音特性や出力効率の
優れた素子が得られる。また電極形成部での段切れがな
くなり、製造歩留りが向上する。
第１図は本発明による第１の実施例の電界効果トランジ
スタの製造方法を示す図で、第２図は第１の実施例の電
界効果トランジスタの製造工程を示す図である。第３図
は本発明による第２の実施例の電界効果トランジスタの
構造を示す図で、第４図は第２の実施例の電界効果トラ
ンジスタの製造工程を示す図である。第５図は従来例を
示す図。第６図と第７図はメサエッチングでの段差を説
明する図である。 １……半絶縁性GaAs基板、２……不純物無添加GaAsチャ
ネル層、３……不純物添加AlGaAs電子供給層、４……不
純物添加GaAsコンタクト層、５……オーミック電極、６
……ゲート電極、７……メサエッチング部、８……イオ
ン注入部、９……ホトレジスト、10……FET能動部、11
……注入イオン、12……不純物無添加GaAsバッファ層、
13……不純物無添加InGaAsチャネル層、14……不純物添
加AlGaAs電子供給層、15……不純物添加GaAsコンタクト
層、16……段差部、21……GaAs層、22……AlGaAs層、23
……GaAs層、24……InGaAs層
スタの製造方法を示す図で、第２図は第１の実施例の電
界効果トランジスタの製造工程を示す図である。第３図
は本発明による第２の実施例の電界効果トランジスタの
構造を示す図で、第４図は第２の実施例の電界効果トラ
ンジスタの製造工程を示す図である。第５図は従来例を
示す図。第６図と第７図はメサエッチングでの段差を説
明する図である。 １……半絶縁性GaAs基板、２……不純物無添加GaAsチャ
ネル層、３……不純物添加AlGaAs電子供給層、４……不
純物添加GaAsコンタクト層、５……オーミック電極、６
……ゲート電極、７……メサエッチング部、８……イオ
ン注入部、９……ホトレジスト、10……FET能動部、11
……注入イオン、12……不純物無添加GaAsバッファ層、
13……不純物無添加InGaAsチャネル層、14……不純物添
加AlGaAs電子供給層、15……不純物添加GaAsコンタクト
層、16……段差部、21……GaAs層、22……AlGaAs層、23
……GaAs層、24……InGaAs層
Claims (4)
- 【請求項１】半絶縁性半導体基板上に、不純物無添加の
第１の半導体からなるチャネル層と、該チャネル層に比
べ電子親和力が小さくかつ不純物添加されている第２の
半導体からなる電子供給層と、該電子供給層に比べ電子
親和力が大きくかつ不純物添加されている第３の半導体
からなるコンタクト層とを順次積層した構造を少なくと
も備える電界効果トランジスタに於て、該電界効果トラ
ンジスタの能動部以外の領域にイオンが注入され、かつ
該能動部以外の領域の前記コンタクト層の少なくとも基
板側の一部を残し、表面側部分が除去されていることを
特徴とする電界効果トランジスタ。 - 【請求項２】半絶縁性半導体基板上に少なくとも不純物
無添加の第１の半導体からなるチャネル層と、該チャネ
ル層に比べ電子親和力が小さくかつ不純物添加されてい
る第２の半導体からなる電子供給層と、該電子供給層に
比べ電子親和力が大きくかつ不純物添加されている第３
の半導体からなるコンタクト層とを順次積層成長する工
程と、電界効果トランジスタの能動部以外の領域にイオ
ン注入を行う工程と、前記能動部以外の領域の前記コン
タクト層の少なくとも基板側の一部を残し、表面側部分
を除去する工程とを備えることを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項３】半絶縁性半導体基板上に、不純物無添加の
第１の半導体からなるバッファー層と、該バッファー層
に比べ電子親和力が大きくかつ不純物添加されていない
第２の半導体からなるチャネル層と、該チャネル層に比
べ電子親和力が小さくかつ不純物添加されている第３の
半導体からなる電子供給層と、該電子供給層に比べ電子
親和力が大きくかつ不純物添加されている第４の半導体
からなるコンタクト層とを順次積層した構造を少なくと
も備える電界効果トランジスタに於て、該電界効果トラ
ンジスタの能動部以外の領域にイオンが注入され、該能
動部以外の領域の前記コンタクト層の少なくとも基板側
の一部を残し、表面側部分が除去されていることを特徴
とする電界効果トランジスタ。 - 【請求項４】半絶縁性半導体基板上に少なくとも不純物
無添加の第１半導体からなるバッファー層と、該バッフ
ァー層に比べ電子親和力が大きくかつ不純物添加されて
いない第２の半導体からなるチャネル層と、該チャネル
層に比べ電子親和力が小さくかつ不純物添加されている
第３の半導体からなる電子供給層と、該電子供給層に比
べ電子親和力が大きくかつ不純物添加されている第４の
半導体からなるコンタクト層とを順次積層成長する工程
と、電界効果トランジスタの能動部以外の領域にイオン
注入を行う工程と、前記能動部以外の領域の前記コンタ
クト層の少なくとも基板側の一部を残し、表面側部分が
除去する工程とを備えることを特徴とする電界効果トラ
ンシスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246600A JP2626220B2 (ja) | 1990-09-17 | 1990-09-17 | 電界効果トランジスタ及びその製造方法 |
| US08/259,149 US5597743A (en) | 1990-09-17 | 1994-06-13 | Method of manufacturing a field effect transistor with improved isolation between electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2246600A JP2626220B2 (ja) | 1990-09-17 | 1990-09-17 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04125940A JPH04125940A (ja) | 1992-04-27 |
| JP2626220B2 true JP2626220B2 (ja) | 1997-07-02 |
Family
ID=17150826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2246600A Expired - Fee Related JP2626220B2 (ja) | 1990-09-17 | 1990-09-17 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5597743A (ja) |
| JP (1) | JP2626220B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661269A (ja) * | 1992-08-11 | 1994-03-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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