JP2759526B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 III−Ｖ族化合物半導体のヘテロ構造からなる高速半
導体デバイス、詳しくは、高電子移動度トランジスタ
（以下、HMETと云う。）で代表される変調ドープ構造の
FET（以下、MODEFTと云う。）とヘテロバイポーラトラ
ンジスタ（以下、HBTと云う。）とを組み合わせた半導
体装置及びその製造方法に関し、 HEMT（またはMODFET）とHBTとがプレーナ状に同一高
さに並べて形成され、しかも、両者の間に電気的に絶縁
されている半導体装置と、この半導体装置を１回のエピ
タキシャル成長工程をもって製造する方法とを提供する
ことを目的とし、 高比抵抗であり、一部領域に少なくとも１の凹部を有
する半導体基板上に、高電子移動度トランジスタの層構
成を有する第１の積層体が形成され、この積層体上に前
記の凹部を埋め、高絶縁層を介して、ヘテロバイポーラ
トランジスタの層構成を有する第２の積層体を有し、こ
の第２の積層体には、ヘテロバイポーラトランジスタが
形成されており、前記の第１の積層体には、凸部に高電
子移動度トランジスタが形成されている半導体装置、ま
たは、高比抵抗であり、一部領域に少なくとも１の凹部
を有する半導体基板上に、ヘテロバイポーラトランジス
タの層構成を有する第３の積層体が形成され、この積層
体上に前記の凹部を埋め、高絶縁層を介して、高電子移
動度トランジスタの層構成を有する第４の積層体を有
し、この第４の積層体には、高電子移動度トランジスタ
が形成されており、前記の第３の積層体には、凸部にヘ
テロバイポーラトランジスタが形成されている半導体装
置をもって構成される。

〔産業上の利用分野〕

本発明は、III−Ｖ族化合物半導体ヘテロ構造からな
る高速半導体デバイスに関する。詳しくは、HEMTで代表
されるMODFETとHBTとを組み合わせた半導体装置及びそ
の製造方法に関する。

〔従来の技術〕

III−Ｖ族化合物半導体のヘテロ構造、例えばAlGaAs/
GaAsヘテロ構造を有するHEMT（またはMODFET）やHBT
は、有機金属気相成長法（以下、MOCVD法と云う。）ま
たは分子線エピタキシャル成長法（以下、MBE法と云
う。）を使用して、半絶縁性GaAs基板上またはSi基板上
に面内ほゞ均一に層状にAlGaAs/GaAsヘテロ構造を形成
した後に、フォトリソグラフィー法をはじめとする通常
のデバイス製造プロセスを使用して作製される。

第３図に、HEMT・ICの断面図を示す。11は半絶縁性Ga
As基板であり、12はｉ型GaAs層であり、13はｎ型AlGaAs
層であり、14はn⁺型領域であり、Ｇはゲート電極であ
り、Ｓはソース電極であり、Ｄはドレイン電極であり、
2DEGは２次元電子ガス形成領域である。

第４図に、HBT・ICの断面図を示す。15は半絶縁性GaA
s基板であり、16はｎ型GaAsコレクタ層であり、17はｐ
型GaAsベース層であり、18はｎ型AlGaAsエミッタ層であ
り、Ｅはエミッタ電極であり、Ｂはベース電極であり、
Ｃはコレクタ電極である。

一方、Si半導体の超LSIについて概観すると、バイポ
ーラトランジスタ（以下、BPTと云う。）と相補型電界
効果トランジスタ（以下、CMOSFETと云う。）とを同一
チップに組み込んだ構成の超LSIが主流になってきてい
る。この理由は、情報処理の高速化と大規模化が要望さ
れるのにともない、BPTの高速性と高駆動能力とを利用
せざると得なくなり、これと低消費電力のCMOSFETとを
組み合わせる結果となったためである。第５図にBPTとC
MOSFETとよりなるICの構成図を示す。

翻って、化合物半導体ICについてみると、高速のヘテ
ロ構造に限って言えば、Si半導体の超LSIにみられるよ
うなBPTとFETとを組み合わせた構造は基本的には存在し
ない。その理由は、Si半導体の場合には選択イオン注入
によって、BPTとFETとに必要な層構造をそれぞれ同一面
上に横並びに形成できるのに対し、化合物半導体ヘテロ
構造の場合には、エピタキシャル結晶成長によってBPT
とFETとに必要な層構造を形成する必要があり、しか
も、BPTとFETとでは層構造が異なるため、BPTとFETとを
同一面上に横並びに形成することが難しいからである。

〔発明が解決しようとする課題〕

HBTとHEMT（またはMODFET）とを同一チップに搭載す
るには、基本的に二つの方法が考えられる。

第１の方法は、第６図に示すように、選択成長法を使
用する方法である。同図（ａ）に示す半導体基板19の一
部領域に、同図（ｂ）に示すように、二酸化シリコン等
の絶縁膜20を形成し、同図（ｃ）に示すように、HEMT
（またはMODFET）の層構成を有する積層体21に選択的に
エピタキシャル成長する。MOCVD法を使用してエピタキ
シャル成長する場合には、絶縁膜20上には何も堆積しな
いが、MBE法を使用する場合には多結晶層が堆積するの
で、同図（ｄ）に示すように、この多結晶層と絶縁膜20
とを除去し、同図（ｅ）に示すように、積層体21上に二
酸化シリコン等の絶縁膜22を形成し、同図（ｆ）に示す
ように、HBTの層構成を有する積層体23を選択的にエピ
タキシャル成長する。最後に、同図（ｇ）に示すよう
に、絶縁膜22上に形成された多結晶層と絶縁膜22とを除
去し、通常の方法を使用して積層体21にHEMT（またはMO
DFET）を形成し、積層体23にHBTを形成する。

なお、上記の工程以外にも、第７図（ａ）に示すよう
に、半導体基板19上の全面にHEMT（またはMODFET）の層
構成を有する積層体21を形成し、同図（ｂ）に示すよう
に、一部領域に絶縁膜22を形成し、同図（ｃ）に示すよ
うに、絶縁膜22をマスクとして積層体21をエッチング
し、同図（ｄ）に示すように、積層体21の除去された領
域にHBTの層構成を有する積層体23を形成してもよい。

第２の方法は、第８図に示すように、２種類の層構成
を有する積層体を１回の成長工程で基板上に順次形成す
る方法である。同図（ａ）に示すように、基板19上にHE
MT（またはMODFET）の層構成を有する積層体21をエピタ
キシャル成長し、次いで、HBTの構造を有する積層体23
をエピタキシャル成長する。同図（ｂ）に示すように、
積層体23の一部領域を除去して積層体21の表面を露出
し、同図（ｃ）に示すように、通常の方法を使用して積
層体21にHEMT（またはMODFET）を形成し、積層体23にHB
Tを形成する。

ところで、前記二つの方法には、それぞれ以下に述べ
る問題点がある。第１の方法においては、エピタキシャ
ル成長工程を２回実行しなければならない。エピタキシ
ャル成長には、成長の前処理工程、絶縁薄膜の被覆及び
除去工程、絶縁膜上に付着した多結晶層の除去工程など
が付随して必要になるために、製造工程数が多くなると
いう欠点がある。

一方、第２の方法においては、形成されたICがメサ構
造になるという欠点がある。高速、大規模のICになるほ
どデバイスのデザイン・ルールは小さくなるが、メサ構
造は微細加工プロセスには適さない。さらに、HEMT（ま
たはMODFET）の層構造を有する積層体とHBTの層構成を
有する積層体とが相互に絶縁されていないため、動作時
に相互間に電気的な干渉が生じたり、リーク電流が多く
なる等の欠点がある。

本発明の目的は、これらを欠点を解消することにあ
り、HEMT（またはMODFET）とHBTとがプレーナ状に同一
高さに並べて形成され、しかも、両者間が電気的に絶縁
されている半導体装置と、この半導体装置を１回のエピ
タキシャル成長工程をもって製造する方法とを提供する
ことにある。

〔課題を解決するための手段〕

上記の目的のうち、半導体装置は、高比抵抗であり、
一部領域に少なくとも１の凹部（２）を有する半導体基
板（１）上に、高電子移動度トランジスタの層構成を有
する第１の積層体（４）が形成され、この積層体（４）
上に前記の凹部（２）を埋め、高絶縁層（５）を介し
て、ヘテロバイポーラトランジスタの層構成を有する第
２の積層体（７）を有し、この第２の積層体（７）に
は、ヘテロバイポーラトランジスタ（HBT）が形成され
ており、前記第１の積層体（４）には、凸部に高電子移
動度トランジスタ（HEMT）が形成されている半導体装
置、または、高比抵抗であり、一部領域に少なくとも１
の凹部（２）を有する半導体基板（１）上に、ヘテロバ
イポーラトランジスタの層構成を有する第３の積層体
（８）が形成され、この積層体（８）上に前記の凹部
（２）を埋め、高絶縁層（５）を介して、高電子移動度
トランジスタの層構成を有する第４の積層体（９）を有
し、この第４の積層体（９）には、高電子移動度トラン
ジスタ（HEMT）が形成されており、前記の第３の積層体
（８）には、凸部にヘテロバイポーラトランジスタ（HB
T）が形成されている半導体装置によって達成される。

上記の目的のうち、半導体装置の製造方法は、高比抵
抗である半導体基板（１）上の一部領域に少なくとも１
の凹部（２）を形成し、この少なくとも１の凹部（２）
を有する前記の基板（１）上に、高電子移動度トランジ
スタの層構成を有する第１の積層体（４）を形成し、こ
の第１の積層体（４）上に高絶縁層（５）を介して、ヘ
テロバイポーラトランジスタの層構成を有する第２の積
層体（７）を形成し、この第２の積層体（７）の凸部
（71）を、この領域（10）の高さが前記の第２の積層体
（７）の凹部（72）の高さと同一になるまで除去し、前
記の第２の積層体（７）の凸部（71）が除去された領域
（10）の前記の第１の積層体（４）に高電子移動度トラ
ンジスタ（HEMT）を形成し、前記の凹部（２）上に形成
された前記の第２の積層体（７）にヘテロバイポーラト
ランジスタ（HBT）を形成する半導体装置の製造方法、
または、高比抵抗である半導体基板（１）上の一部領域
に少なくとも１の凹部（２）を形成し、この少なくとも
１の凹部（２）を有する前記の基板（１）上に、ヘテロ
バイポーラトランジスタの層構成を有する第３の積層体
（８）を形成し、この第３の積層体（８）上に高絶縁層
（５）を介して、高電子移動度トランジスタの層構成を
有する第４の積層体（９）を形成し、この第４の積層体
（９）の凸部（91）を、この領域（10）の高さが前記の
第４の積層体（９）の凹部（92）の高さと同一になるま
で除去し、前記の第４の積層体（９）の凸部（91）が除
去された領域（10）の前記の第３の積層体（８）にヘテ
ロバイポーラトランジスタ（HBT）を形成し、前記の凹
部（２）上に形成された前記の第４の積層体（９）に高
電子移動度トランジスタ（HEMT）を形成する半導体装置
の製造方法によって達成される。

〔作用〕

本発明に係る半導体装置及びその製造方法において
は、半導体基板１に形成される凹部２の深さを、HBTの
層構成を有する第２の積層体７の膜厚（請求項１、２に
対応）またはHEMT（またはMODFET）の層構成を有する第
４の積層体９の膜厚（請求項３、４に対応）と高絶縁層
５の膜厚との和に等しくなるように形成しておけば、第
２の積層体７の凸部71（請求項１、２に対応）または第
４の積層体９の凸部91（請求項３、４に対応）を、第２
の積層体７の凹部72（請求項１、２に対応）または第４
の積層体９の凹部92（請求項３、４に対応）の高さまで
除去した時に、HEMT（またはMODFET）の層構成を有する
第１の積層体４とHBTの層構成を有する第２の積層体７
（請求項１、２に対応）またはHBTの層構成を有する第
３の積層体８とHEMT（またはMODFET）の層構成を有する
第４の積層体９（請求項３、４に対応）とが同一の高さ
に形成される。HEMTの層構成を有する積層体にHEMT（ま
たはMODFET）を形成し、HBTの層構成を有する積層体にH
BTを形成すれば、HEMT（またはMODFET）とHBTとがプレ
ーナ状に形成された半導体装置が形成される。

HEMT（またはMODFET）の層構成を有する積層体とHBT
の層構成を有する積層体とは１回のエピタキシャル成長
工程をもって形成されるので工程が単純になり、しか
も、二つの積層体が同一高さに形成されるので、リソグ
ラフィー法を使用して微細加工するのに有利である。さ
らに、HEMT（またはMODFET）とHBTとの間には高絶縁層
５が介在しているので、電気的に絶縁され、電気的な干
渉やリーク電流が発生しない。

〔実施例〕

以下、図面を参照しつゝ、本発明の二つの実施例に係
る半導体装置及びその製造方法について説明する。

本発明はIII−Ｖ族化合物半導体に共通な技術である
が、実施例においては、AlGaAs/GaAs系半導体を使用す
る場合を例にして説明する。

第１例 第１図参照 第１図（ａ）に示す半導体基板１としては、半絶縁性
GaAs基板またはSi基板を使用する。Si基板の場合には、
比抵抗値が10³Ω−cm以上のものを使用する。同図
（ｂ）に示すように、半導体基板１を選択的にメサエッ
チングをなして、凹部２を形成する。メサエッチングの
深さは、後に形成されるHBTの層構成を有する第２の積
層体７の厚さと第２バッファ層６の膜厚と高絶縁層５の
膜厚との和に等しくなるように形成する。エッチング
は、CF₂Cl₂等を使用してなすドライエッチング法または
H₂SO₄とH₂O₂と水との混合液等を使用してなすウェット
エッチング法のいずれを使用してもよい。ドライエッチ
ングを使用する場合には、ドライエッチングによるダメ
ージを除去するために、さらに薄層エッチングをなして
厚さ50〜100Åの薄層を除去するものとする。エッチン
グによって形成された段差部の斜面は、特に特定の面方
位が出なくてもよいが、斜面が急勾配で垂直面に近い方
がデバイスを作製した時に実装密度が向上する。

次に、凹部２の形成された半導体基板１上に、エピタ
キシャル成長を実行するが、成長方法は、原子層がエピ
タキシー法（Atomic Layer Epitaxy）（以下、ALE法と
云う。）が好適である。ALE法の利点の一つは、（001）
面である基板の水平面だけでなく、斜面にも垂直面にも
層状に（多くのマイクロ・ファセットが現れることな
く）良質のエピタキシャル層が成長することである。し
かし、MOCVD法のみ、または、MBE法のみを使用して結晶
成長を実行してもよい。これらの場合には、段差部に沿
う斜面にはマイクロ・ファセットを含む複雑な形状が生
じがちである。しかし、III族とＶ族の供給比率や成長
温度等の成長条件を極端に偏らせることによって、幾分
単純な形状にすることができる。

エピタキシャル成長の順序は、まず、第１図（ｃ）に
示すように、GaAs第１バッファ層３とHEMT（またはMODF
ET）の層構成を有する第１の積層体４とを形成し、その
上に同図（ｄ）に示すように、AlGaAs高絶縁層５を形成
し、さらに、その上に同図（ｅ）に示すように、GaAs第
２バッファ層６とHBTの層構成を有する第２の積層体７
とを形成する。これらの成長は１回の成長工程で実行す
ることができる。

以下に、エピタキシャル成長する上記の各層について
さらに詳しく説明する。

まず、GaAs第１バッファ層３は、不純物無添加のGaAs
を50〜500nm厚に形成する。次に形成される、HEMT（ま
たはMODFET）の層構成に有する第１の積層体４は以下に
述べる順序で積層する。不純物無添加のGaAsチャンネル
層を50〜100nm厚に形成し、不純物無添加のAlGaAsスペ
ーサ層を５〜10nm厚に形成し、ｎ型不純物を１×10¹⁸cm
^-3程度に添加したAlGaAs電子供給層を30〜50nm厚に形成
し、ｎ型不純物を１×10¹⁸cm^-3程度に添加したGaAsキャ
ップ層を30〜50nm厚に形成する。AlGaAsのAl組織は0.2
〜0.3になるようにする。なお、AlGaAs電子供給層の膜
厚とドーピング濃度については、ディプリーション
（Ｄ）モードなしエンハンスメント（Ｅ）モードになる
ように、微調整すればよい。この方法についてはHEMTの
製造において周知である。

次に、形成されるAlGaAs高絶縁層５は、HEMT（または
MODFET）の層構成を有する第１の積層体４とHBTの層構
成を有する第２の積層体７とを電気的に絶縁する目的を
有する。したがって、AlGaAs高絶縁層５は不純物無添加
とし、Al組織は0.3〜0.5とし、膜厚は50〜1,000nmとす
る。GaAs第２バッファ層６は、不純物無添加のGaAs層を
50〜300nm厚に形成する。

次に形成されるHBTの層構成を有する第２の積層体７
は、以下に述べる順序で積層する。ｎ型不純物を５×10
¹⁸cm^-3程度添加したn⁺型のGaAsサブコレクタ層を500nm
厚程度に形成し、ｎ型不純物を３×10¹⁶cm^-3程度に添加
したｎ型のGsAsコレクタ層を200nm厚程度に形成し、ｐ
型不純物を４×10¹⁹cm^-3程度に添加したp⁺型のGsAsベー
ス層またはAl組成を順次変化させたグレーデッドAlGaAs
層を100nm厚程度に形成し、ｎ型不純物を５×10¹⁷cm^-3
程度添加し、Al組成が0.25〜0.3であるｎ型のAlGaAsエ
ミッタ層を200nm厚程度に形成し、ｎ型不純物を５×10
¹⁸cm^-3程度に添加したn⁺型のGaAsコンタクト層を100nm
厚程度に形成し、ｎ型不純物を５×10¹⁹cm^-3程度に添加
し、In組成が0.5程度であるn⁺型のInGaAsキャップ層を1
00nm厚程度に形成する。

次に、第１図（ｆ）に示すように、第２の積層体７の
凸部71を、凸部71が存在する領域10の高さが第２の積層
体７の凹部72の高さと同一になるまでエッチング除去
し、領域10の積層体４を露出する。エッチング方法は、
ドライ、ウェットのいずれでもよい。この結果、領域10
におけるHEMTの層構成を有する第１の積層体４とHBTの
層構成を有する第２の積層体７とが同一高さに形成され
る。

通常の方法を使用して、第１図（ｇ）に示すように領
域10の第１の積層体４にHEMTを形成し、第２の積層体７
にHBTを形成する。

第２例 第２図参照 第２図（ａ）に示す半導体基板１としては、半絶縁性
GaAs基板またはSi基板を使用する。Si基板の場合には、
比抵抗値が10³Ω−cm以上のものを使用する。同図
（ｂ）に示すように、半導体基板１を選択的にメサエッ
チングをなして、凹部２を形成する。メサエッチングの
深さは、後に形成されるHEMT（またはMODFET）の層構成
を有する第４の積層体９の厚さと第２バッファ層６の膜
厚と高絶縁層５の膜厚との和に等しくなるように形成す
る。エッチングは、CF₂Cl₂等を使用してなすドライエッ
チング法またはH₂SO₄とH₂O₂と水との混合液等を使用し
てなすウェットエッチング法のいずれを使用してもよ
い。ドライエッチングを使用する場合には、ドライエッ
チングによるダメージを除去するために、さらに薄層エ
ッチングをなして厚さ50〜100Åの薄層を除去するもの
とする。エッチングによって形成された段差部の斜面
は、特に特定の面方位が出なくてもよいが、斜面が急勾
配で垂直面に近い方がデバイスを作製した時に実装密度
が向上する。

次に、凹部２の形成された半導体基板１上に、第１例
１と同一の方法を使用してエピタキシャル成長を実行す
る。

エピタキシャル成長の順序は、まず、第２図（ｃ）に
示すように、GaAs第１バッファ層３とHBTの層構成を有
する第３の積層体８とを形成し、その上に同図（ｄ）に
示すように、AlGaAs高絶縁層５を形成し、さらに、その
上に同図（ｅ）に示すように、GaAs第２バッファ層６と
HEMT（またはMODFET）の層構成を有する第４の積層体９
とを形成する。これらの成長は１回の成長工程で実行す
ることができる。

以下に、エピタキシャル成長する上記の各層について
さらに詳しく説明する。

まず、GaAs第１バッファ層３は、不純物無添加のGaAs
を50〜500nm厚に形成する。次に形成されるHBTの層構成
を有する第３の積層体８は、以下に述べる順序で積層す
る。ｎ型不純物を５×10¹⁸cm^-3程度添加したn⁺型のGaAs
サブコレクタ層を500nm厚程度に形成し、ｎ型不純物を
３×10¹⁶cm^-3程度に添加したｎ型のGsAsコレクタ層を20
0nm厚程度に形成し、ｐ型不純物を４×10¹⁹cm^-3程度に
添加したp⁺型のGaAsベース層またはAl組成を順次変化さ
せたグレーデッドAlGaAs層を100nm厚程度に形成し、ｎ
型不純物を５×10¹⁷cm^-3程度添加し、Al組成が0.25〜0.
3であるｎ型のAlGaAsエミッタ層を200nm厚程度に形成
し、ｎ型不純物を５×10¹⁸cm^-3程度に添加したn⁺型のGa
Asコンタクト層を100nm厚程度に形成する。

次に、形成されるAlGaAs高絶縁層５は、HEMT（または
MODFET）の層構成を有する第４の積層体９とHBTの層構
成を有する第３の積層体８とを電気的に絶縁する目的を
有する。したがって、AlGaAs高絶縁層５は不純物無添加
とし、Al組織は0.3〜0.5とし、膜厚は50〜1,000nmとす
る。GaAs第２バッファ層６は、不純物無添加のGaAs層を
50〜500nm厚に形成する。

次に形成される、HEMT（またはMODFET）の層構成を有
する第４の積層体９は以下に述べる順序で積層する。不
純物無添加のGaAsチャンネル層を50〜100nm厚に形成
し、不純物無添加のAlGaAaスペーサ層を５〜10nm厚に形
成し、ｎ型不純物を１×10¹⁸cm^-3程度に添加したAlGaAs
電子供給層を30〜50nm厚に形成し、ｎ型不純物を１×10
¹⁸cm^-3程度に添加したGaAsキャップ層を30〜50nm厚に形
成する。AlGaAsのAl組織は0.2〜0.3になるようにする。
なお、AlGaAs電子供給層の膜厚とドーピング濃度につい
ては、ディプリーション（Ｄ）モードないしエンハンス
メント（Ｅ）モードになるように、微調整すればよい。
この方法についてはHEMTの製造において周知である。

次に、第２図（ｆ）に示すように、第４の積層体９の
凸部91を、凸部91が存在する領域10の高さが第４の積層
体９の凹部92の高さと同一になるまでエッチング除去
し、領域10の第３の積層体８を露出する。エッチング方
法は、ドライ、ウェットのいずれでもよい。この結果、
領域10におけるHBTの層構成を有する第３の積層体８とH
EMTの層構成を有する第４の積層体９とが同一高さに形
成される。

通常の方法を使用して、第２図（ｇ）に示すように領
域10の第３の積層体８にHBTを形成し、第４の積層体９
にHEMTを形成する。

前記の実施例においては、AlGaAs/GaAs系材料を使用
する場合について説明したが、本発明に係る半導体装置
及びその製造方法は、他のIII−Ｖ族半導体にも適用し
うることはいうまでもない。例えば、InAlAs/InGaAs系
材料を使用し、InAlAs材料を高絶縁層として使用するこ
ともできるし、あるいは、InGaP/InGaAs系材料を使用
し、InGaP材料を高絶縁層として使用することもでき
る。なお、高絶縁層には必ずしも格子整合材料を使用し
なくてもよく、例えば、多重量子井戸構造（超格子）を
使用してもよい。前記の実施例においては、AlGaAs/GaA
s超格子を例えば10nm/10nm単位で数十層形成すればよく
高絶縁層として十分機能する。

また、前記の実施例において、FETとしてHEMT（また
はMODFET）を例にして説明したが、他のヘテロ構造を有
するFETを形成する場合にも本発明を適用しうることは
云うまでもない。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体装置及びそ
の製造方法においては、半導体基板の一部領域に凹部を
形成し、その上にHEMT（またはMODFET）の層構成を有す
る第１の積層体またはHBTの層構成を有する第３の積層
体と高絶縁層とHBTの層構成を有する第２の積層体また
はHEMT（またはMODFET）の層構成を有する第４の積層体
とを１回の成長工程をもって順次エピタキシャル成長
し、第２の積層体または第４の積層体の凸部を第２の積
層体または第４の積層体の凹部と同一の高さまで除去す
ることによって、第１の積層体と第２の積層体、または
第３の積層体と第４の積層体とを同一の高さにプレーナ
状に形成することができるので、それぞれの積層体に形
成されるHEMT（またはMODFET）とHBTとはプレーナ状に
形成されることになる。また、HEMT（またはMODFET）と
HBTとの間は高絶縁層によって電気的に絶縁されている
ので、相互間に電気的な干渉が生ずることがなく、ま
た、リーク電流が生ずることもない。また、１回の成長
工程をもって各層のエピタキシャル成長がなされるの
で、製造工程が単純化される。なお、高絶縁層の下部領
域にはエピタキシャル積層体が形成されているので、こ
の領域を集積回路の一部として使用することができると
いう付加的効果もある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例に係る半導体装置の製
造方法を説明する工程図である。 第２図は、本発明の第２の実施例に係る半導体装置の製
造方法を提供する工程図である。 第３図は、HEMT・ICの断面図である。 第４図は、HBT・ICの断面図である。 第５図は、BPT−CMOSFET・ICの構成図である。 第６図、第７図は、選択エピタキシャル成長法を使用す
るHEMT−HBT半導体装置の製造工程図である。 第８図は、メサ構造のHEMT−HBT半導体装置の製造工程
図である。 １……半導体基板、 ２……凹部、 ３……第１バッファ層、 ４……第１の積層体、 ５……高絶縁層、 ６……第２バッファ層、 ７……第２の積層体、 71……第２の積層体の凸部、 72……第２の積層体の凹部、 ８……第３の積層体、 ９……第４の積層体、 91……第４の積層体の凸部、 92……第４の積層体の凹部、 10……凸が形成されている領域、 11……半絶縁性GaAs基板、 12……ｉ−GaAs層、 13……ｎ−AlGaAs層、 14……n⁺領域、 15……半絶縁性GaAs基板、 16……ｎ−GaAsコレクタ層、 17……ｐ−GaAsベース層、 18……ｎ−AlGaAsエミッタ層、 19……半導体基板、 20……絶縁膜、 21……HEMTの層構成を有する積層体、 22……絶縁膜、 23……HBTの層構成を有する積層体。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 29/812 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 - 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812 H01L 21/8232

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】高比抵抗であり、一部領域に少なくとも１
   の凹部（２）を有する半導体基板（１）上に、高電子移
   動度トランジスタの層構成を有する第１の積層体（４）
   が形成され、 該積層体（４）上に前記凹部（２）を埋め、高絶縁層
   （５）を介して、ヘテロバイポーラトランジスタの層構
   成を有する第２の積層体（７）を有し、 該第２の積層体（７）には、ヘテロバイポータトランジ
   スタ（HBT）が形成されてなり、 前記第１の積層体（４）には、凸部に高電子移動度トラ
   ンジスタ（HEMT）が形成されてなる ことを特徴とする半導体装置。
2. 【請求項２】高比抵抗である半導体基板（１）上の一部
   領域に少なくとも１の凹部（２）を形成し、 該少なくとも１の凹部（２）を有する前記基板（１）上
   に、高電子移動度トランジスタの層構成を有する第１の
   積層体（４）を形成し、 該第１の積層体（４）上に高絶縁層（５）を介して、ヘ
   テロバイポーラトランジスタの層構成を有する第２の積
   層体（７）を形成し、 該第２の積層体（７）の凸部（71）を、該領域（10）の
   高さが前記第２の積層体（７）の凹部（72）の高さと同
   一になるまで除去し、 前記第２の積層体（７）の凸部（71）が除去された領域
   （10）の前記第１の積層体（４）に高電子移動度トラン
   ジスタ（HEMT）を形成し、 前記凹部（２）上に形成された前記第２の積層体（７）
   にヘテロバイポーラトランジスタ（HBT）を形成する 工程を有することを特徴とする半導体装置の製造方法。
3. 【請求項３】高比抵抗であり、一部領域に少なくとも１
   の凹部（２）を有する半導体基板（１）上に、ヘテロバ
   イポーラトランジスタの層構成を有する第３の積層体
   （８）が形成され、 該積層体（８）上に前記凹部（２）を埋め、高絶縁層
   （５）を介して、高電子移動度トランジスタの層構成を
   有する第４の積層体（９）を有し、 該第４の積層体（９）には、高電子移動度トランジスタ
   （HEMT）が形成されてなり、 前記第３の積層体（８）には、凸部にヘテロバイポーラ
   トランジスタ（HBT）が形成されてなる ことを特徴とする半導体装置。
4. 【請求項４】高比抵抗である半導体基板（１）上の一部
   領域に少なくとも１の凹部（２）を形成し、 該少なくとも１の凹部（２）を有する前記基板（１）上
   に、ヘテロバイポーラトランジスタの層構成を有する第
   ３の積層体（８）を形成し、 該第３の積層体（８）上に高絶縁層（５）を介して、高
   電子移動度トランジスタの層構成を有する第４の積層体
   （９）を形成し、 該第４の積層体（９）の凸部（91）を、該領域（10）の
   高さが前記第４の積層体（９）の凹部（92）の高さと同
   一になるまで除去し、 前記第４の積層体（９）の凸部（91）が除去された領域
   （10）の前記第３の積層体（８）にヘテロバイポーラト
   ランジスタ（HBT）を形成し、 前記凹部（２）上に形成された前記第４の積層体（９）
   に高電子移動度トランジスタ（HEMT）を形成する 工程を有することを特徴とする半導体装置の製造方法。