JPH03159135A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03159135A JPH03159135A JP29737889A JP29737889A JPH03159135A JP H03159135 A JPH03159135 A JP H03159135A JP 29737889 A JP29737889 A JP 29737889A JP 29737889 A JP29737889 A JP 29737889A JP H03159135 A JPH03159135 A JP H03159135A
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Landscapes
- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
■−■族化合物半導体のへテロ構造からなる高速半導体
デバイス、詳しくは、高電子移動度トランジスタ（以下
、ＨＥＭＴと云う、）で代表される変調ドープ構造のＦ
ＥＴ（以下、ＭＯＤ Ｆ ＥＴと云う、）とへテロバイ
ポーラトランジスタ（以下、ＨＢＴと云う、）とを組み
合わせた半導体装置及びその製造方法に関し、 ＨＥＭＴ（またはＭＯＤＦＥＴ）とＨＢＴとがプレーナ
状に同一高さに並べて形成され、しかも、両者の間が電
気的に絶縁されている半導体装置と、この半導体装置を
１回のエピタキシャル成長工程をもって製造する方法と
を提供することを目的とし、 高比抵抗であり、一部領域に少なくとも１の凹部を有す
る半導体基板上に、高電子移動度トランジスタの層構成
を有する第１の積層体が形成され、この積層体上に前記
の凹部を埋め、高絶縁層を介して、ヘテロバイポーラト
ランジスタの層構成を有する第２の積層体を有し、この
第２の積層体には、ヘテロバイポーラトランジスタが形
成されており、前記の第１の積層体には、凸部に高電子
移動度トランジスタが形成されている半導体装置、また
は、高比抵抗であり、一部領域に少なくとも１の凹部を
有する半導体基板上に、ヘテロバイポーラトランジスタ
の層構成を有する第３の積層体が形成され、この積層体
上に前記の凹部を埋め、高絶縁層を介して、高電子移動
度トランジスタの層構成を有する第４の積層体を有し、
この第４の積層体には、高電子移動度トランジスタが形
成されており、前記の第３の積層体には、凸部にヘテロ
バイポーラトランジスタが形成されている半導体装置を
もって構成される。
デバイス、詳しくは、高電子移動度トランジスタ（以下
、ＨＥＭＴと云う、）で代表される変調ドープ構造のＦ
ＥＴ（以下、ＭＯＤ Ｆ ＥＴと云う、）とへテロバイ
ポーラトランジスタ（以下、ＨＢＴと云う、）とを組み
合わせた半導体装置及びその製造方法に関し、 ＨＥＭＴ（またはＭＯＤＦＥＴ）とＨＢＴとがプレーナ
状に同一高さに並べて形成され、しかも、両者の間が電
気的に絶縁されている半導体装置と、この半導体装置を
１回のエピタキシャル成長工程をもって製造する方法と
を提供することを目的とし、 高比抵抗であり、一部領域に少なくとも１の凹部を有す
る半導体基板上に、高電子移動度トランジスタの層構成
を有する第１の積層体が形成され、この積層体上に前記
の凹部を埋め、高絶縁層を介して、ヘテロバイポーラト
ランジスタの層構成を有する第２の積層体を有し、この
第２の積層体には、ヘテロバイポーラトランジスタが形
成されており、前記の第１の積層体には、凸部に高電子
移動度トランジスタが形成されている半導体装置、また
は、高比抵抗であり、一部領域に少なくとも１の凹部を
有する半導体基板上に、ヘテロバイポーラトランジスタ
の層構成を有する第３の積層体が形成され、この積層体
上に前記の凹部を埋め、高絶縁層を介して、高電子移動
度トランジスタの層構成を有する第４の積層体を有し、
この第４の積層体には、高電子移動度トランジスタが形
成されており、前記の第３の積層体には、凸部にヘテロ
バイポーラトランジスタが形成されている半導体装置を
もって構成される。
〔産業上の利用分野］
本発明は、ＩＩＩ−Ｖ族化合物半導体のへテロ構造から
なる高速半導体デバイスに関する。詳しくは、ＨＥＭＴ
で代表されるＭＯＤＦＥＴとＨＢＴとを組み合わせた半
導体装置及びその製造方法に関する。
なる高速半導体デバイスに関する。詳しくは、ＨＥＭＴ
で代表されるＭＯＤＦＥＴとＨＢＴとを組み合わせた半
導体装置及びその製造方法に関する。
■−Ｖ族化合物半導体のへテロ構造、例えばＡ Ｉ Ｇ
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ ヘテロ構造を有す
るＨＥＭＴ（またはＭＯＤＦＥＴ）やＨＢＴは、を機金
属気相成長法（以下、ＭＯＣＶＤ法と云う、）または分
子線エピタキシ成長法（以下、ＭＢ２法と云う。）を使
用して、半絶縁性ＧａＡｓ基板上またはＳｉ基板上に面
内はＸ′均一に層状にＡＩＧａＡ ｓ ／ Ｇ ａ Ａ
ｓヘテロ構造を形成した後に、フォトリソグラフィー
法をはじめとする通常のデバイス製造プロセスを使用し
て作製される。
ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ ヘテロ構造を有す
るＨＥＭＴ（またはＭＯＤＦＥＴ）やＨＢＴは、を機金
属気相成長法（以下、ＭＯＣＶＤ法と云う、）または分
子線エピタキシ成長法（以下、ＭＢ２法と云う。）を使
用して、半絶縁性ＧａＡｓ基板上またはＳｉ基板上に面
内はＸ′均一に層状にＡＩＧａＡ ｓ ／ Ｇ ａ Ａ
ｓヘテロ構造を形成した後に、フォトリソグラフィー
法をはじめとする通常のデバイス製造プロセスを使用し
て作製される。
第３図に、ＨＥＭＴ・ＩＣの断面図を示す、１１は半絶
縁性ＧａＡｓ基板であり、１２はｉ型ＧａＡＳ層であり
、１３はｎ型Ａｊ！ＧａＡｓ層であり、１４はｎ゛型領
領域あり、Ｇはゲート電極であり、Ｓはソース電極であ
り、Ｄはドレイン電極であり、２ＤＥＧは２次元電子ガ
ス形成領域である。
縁性ＧａＡｓ基板であり、１２はｉ型ＧａＡＳ層であり
、１３はｎ型Ａｊ！ＧａＡｓ層であり、１４はｎ゛型領
領域あり、Ｇはゲート電極であり、Ｓはソース電極であ
り、Ｄはドレイン電極であり、２ＤＥＧは２次元電子ガ
ス形成領域である。
第４図に、ＨＢＴ−ＩＣの断面図を示す、１５は半絶縁
性ＧａＡｓ基板であり、１６はｎ型ＧａＡｓコレクタ層
であり、１７はｐ型ＣａＡｓベース層であり、１８はｎ
型ＡＪ！ＧａＡｓエミッタ層であり、Ｅはエミッタ電極
であり、Ｂはベース電極であり、Ｃはコレクタ電極であ
る。
性ＧａＡｓ基板であり、１６はｎ型ＧａＡｓコレクタ層
であり、１７はｐ型ＣａＡｓベース層であり、１８はｎ
型ＡＪ！ＧａＡｓエミッタ層であり、Ｅはエミッタ電極
であり、Ｂはベース電極であり、Ｃはコレクタ電極であ
る。
一方、Ｓｉ半導体の超ＬＳＩについて概観すると、バイ
ポーラトランジスタ（以下、ＢＰＴと云う、）と相補型
電界効果トランジスタ（以下、ＣＭＯＳ Ｆ ＥＴと云
う、）とを同一チップに組み込んだ構成の超ＬＳＩが主
流になってきている。この理由は、情報処理の高速化と
大規模化が要望されるのにともない、ＢＰＴの高速性と
高駆動能力とを利用せざると得なくなり、これと低消費
電力のＣＭＯ３ＦＥＴとを組み合わせる結果となったた
めである。第５図にＢＰＴとＣＭＯ３ＦＥＴとよりなる
ＩＣの構成図を示す。
ポーラトランジスタ（以下、ＢＰＴと云う、）と相補型
電界効果トランジスタ（以下、ＣＭＯＳ Ｆ ＥＴと云
う、）とを同一チップに組み込んだ構成の超ＬＳＩが主
流になってきている。この理由は、情報処理の高速化と
大規模化が要望されるのにともない、ＢＰＴの高速性と
高駆動能力とを利用せざると得なくなり、これと低消費
電力のＣＭＯ３ＦＥＴとを組み合わせる結果となったた
めである。第５図にＢＰＴとＣＭＯ３ＦＥＴとよりなる
ＩＣの構成図を示す。
翻って、化合物半導体ＩＣについてみると、高速のへテ
ロ構造に限って言えば、Ｓｉ半導体の超ＬＳＩにみられ
るようなりＰＴとＦＥＴとを組み合わせた構造は基本的
には存在しない、その理由は、Ｓｉ半導体の場合には選
択イオン注入によって、ＢＰＴとＦＥＴとに必要な層構
造をそれぞれ同一面上に横並びに形成できるのに対し、
化合物半導体へテロ構造の場合には、エピタキシャル結
晶成長によってＢＰＴとＦＥＴとに必要な層構造を形成
する必要があり、しかも、ＢＰＴとＦＥＴとでは層構造
が異なるため、ＢＰＴとＦＥＴとを同一面上に横並びに
形成することが難しいからである。
ロ構造に限って言えば、Ｓｉ半導体の超ＬＳＩにみられ
るようなりＰＴとＦＥＴとを組み合わせた構造は基本的
には存在しない、その理由は、Ｓｉ半導体の場合には選
択イオン注入によって、ＢＰＴとＦＥＴとに必要な層構
造をそれぞれ同一面上に横並びに形成できるのに対し、
化合物半導体へテロ構造の場合には、エピタキシャル結
晶成長によってＢＰＴとＦＥＴとに必要な層構造を形成
する必要があり、しかも、ＢＰＴとＦＥＴとでは層構造
が異なるため、ＢＰＴとＦＥＴとを同一面上に横並びに
形成することが難しいからである。
ＨＢＴとＨＥＭＴ（またはＭＯＤＦＥＴ）とを同一チッ
プに搭載するには、基本的に二つの方法が考えられる。
プに搭載するには、基本的に二つの方法が考えられる。
第１の方法は、第６図に示すように、選択成長法を使用
する方法である。同図（ａ）に示す半導体基板１９の一
部領域に、同図（ｂ）に示すように、二酸化シリコン等
の絶縁膜２０を形成し、同図（ｃ）に示すように、ＨＥ
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する積層体２
１を選択的にエピタキシャル成長する。ＭＯＣＶＤ法を
使用してエピタキシャル成長する場合には、絶縁１１１
２０上には何も堆積しないが、ＭＢ２法を使用する場合
には多結晶層が堆積するので、同図（ｄ）に示すように
、この多結晶層と絶縁膜２０とを除去し、同Ｗ（ｅ）に
示すように、積層体２１上に二酸化シリコン等の絶縁膜
２２を形成し、同図（ｆ）に示すように、ＨＢＴの層構
成を有する積層体２３を選択的にエピタキシャル成長す
る。最後に、同図（ｇ）に示すように、絶縁膜２２上に
形成された多結晶層と絶縁膜２２とを除去し、通常の方
法を使用して積層体２１にＨＥＭＴ （またはＭＯＤＦ
ＥＴ）を形成し、積層体２３にＨＢＴを形成する。
する方法である。同図（ａ）に示す半導体基板１９の一
部領域に、同図（ｂ）に示すように、二酸化シリコン等
の絶縁膜２０を形成し、同図（ｃ）に示すように、ＨＥ
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する積層体２
１を選択的にエピタキシャル成長する。ＭＯＣＶＤ法を
使用してエピタキシャル成長する場合には、絶縁１１１
２０上には何も堆積しないが、ＭＢ２法を使用する場合
には多結晶層が堆積するので、同図（ｄ）に示すように
、この多結晶層と絶縁膜２０とを除去し、同Ｗ（ｅ）に
示すように、積層体２１上に二酸化シリコン等の絶縁膜
２２を形成し、同図（ｆ）に示すように、ＨＢＴの層構
成を有する積層体２３を選択的にエピタキシャル成長す
る。最後に、同図（ｇ）に示すように、絶縁膜２２上に
形成された多結晶層と絶縁膜２２とを除去し、通常の方
法を使用して積層体２１にＨＥＭＴ （またはＭＯＤＦ
ＥＴ）を形成し、積層体２３にＨＢＴを形成する。
なお、上記の工程以外にも、第７図（ａ）に示すように
、半導体基板１９上の全面にＨＥＭＴ （またはＭＯＤ
ＦＥＴ）の層構成を有する積層体２１を形成し、同図（
ｂ）に示すように、一部類域に絶縁膜２２を形成し、同
図（ｃ）に示すように、絶縁膜２２をマスクとして積層
体２１をエツチングし、同図（ｄ）に示すように、積層
体２１の除去された領域にＨＢＴの層構成を有する積層
体２３を形成してもよい。
、半導体基板１９上の全面にＨＥＭＴ （またはＭＯＤ
ＦＥＴ）の層構成を有する積層体２１を形成し、同図（
ｂ）に示すように、一部類域に絶縁膜２２を形成し、同
図（ｃ）に示すように、絶縁膜２２をマスクとして積層
体２１をエツチングし、同図（ｄ）に示すように、積層
体２１の除去された領域にＨＢＴの層構成を有する積層
体２３を形成してもよい。
第２の方法は、第８図に示すように、２種類の層構成を
有する積層体を１回の成長工程で基板上に順次形成する
方法である。同図（ａ）に示すように、基板１９上に）
ＩＥＭＴ （またはＭＱＤＦＥＴ）の層構成を有する積
層体２１をエピタキシャル成長し、次いで、ＨＢＴの層
構成を有する積層体２３をエピタキシャル成長する。同
図（ｂ）に示すように、積層体２３の一部領域を除去し
て積層体２１の表面を露出し、同図（ｃ）に示すように
、通常の方法を使用して積層体２１にＨＥＭＴ（または
ＭＯＤＦＥＴ）を形成し、積層体２３にＨＢＴを形成す
る。
有する積層体を１回の成長工程で基板上に順次形成する
方法である。同図（ａ）に示すように、基板１９上に）
ＩＥＭＴ （またはＭＱＤＦＥＴ）の層構成を有する積
層体２１をエピタキシャル成長し、次いで、ＨＢＴの層
構成を有する積層体２３をエピタキシャル成長する。同
図（ｂ）に示すように、積層体２３の一部領域を除去し
て積層体２１の表面を露出し、同図（ｃ）に示すように
、通常の方法を使用して積層体２１にＨＥＭＴ（または
ＭＯＤＦＥＴ）を形成し、積層体２３にＨＢＴを形成す
る。
ところで、前記二つの方法には、それぞれ以下に述べる
問題点がある。第１の方法においては、エピタキシャル
成長工程を２回実行しなければならない、エピタキシャ
ル成長には、成長の前処理工程、絶縁薄膜の被覆及び除
去工程、絶縁膜上に付着した多結晶層の除去工程などが
付随して必要になるために、製造工程数が多くなるとい
う欠点がある。
問題点がある。第１の方法においては、エピタキシャル
成長工程を２回実行しなければならない、エピタキシャ
ル成長には、成長の前処理工程、絶縁薄膜の被覆及び除
去工程、絶縁膜上に付着した多結晶層の除去工程などが
付随して必要になるために、製造工程数が多くなるとい
う欠点がある。
一方、第２の方法においては、形成されたＩＣがメサ構
造になるという欠点がある。高速、大規模のＩＣになる
ほどデバイスのデザイン・ルールは小さくなるが、メサ
構造は微細加工プロセスには適さない、さらに、ＨＥＭ
Ｔ （またはＭＯＤＦＥＴ）の層構成を有する積層体と
）（ＢＴの層構成を有する積層体とが相互に絶縁されて
いないため、動作時に相互間に電気的な干渉が生じたり
、リーク電流が多くなる等の欠点がある。
造になるという欠点がある。高速、大規模のＩＣになる
ほどデバイスのデザイン・ルールは小さくなるが、メサ
構造は微細加工プロセスには適さない、さらに、ＨＥＭ
Ｔ （またはＭＯＤＦＥＴ）の層構成を有する積層体と
）（ＢＴの層構成を有する積層体とが相互に絶縁されて
いないため、動作時に相互間に電気的な干渉が生じたり
、リーク電流が多くなる等の欠点がある。
本発明の目的は、これらの欠点を解消することにあり、
ＨＥＭＴ （またはＭＯＤＦＥＴ）とＨＢＴとがプレー
ナ状に同一高さに並べて形成され、しかも、両者の間が
電気的に絶縁されている半導体装置と、この半導体装置
を１回のエピタキシャル成長工程をもって製造する方法
とを提供することにある。
ＨＥＭＴ （またはＭＯＤＦＥＴ）とＨＢＴとがプレー
ナ状に同一高さに並べて形成され、しかも、両者の間が
電気的に絶縁されている半導体装置と、この半導体装置
を１回のエピタキシャル成長工程をもって製造する方法
とを提供することにある。
（課題を解決するための手段）
上記の目的のうち、半導体装置は、高比抵抗であり、一
部領域に少なくともｌの凹部（２）を有する半導体基板
（１）上に、高電子移動度トランジスタの層構成を有す
る第１の積層体（４）が形成され、この積層体（４）上
に前記の凹部（２）を埋め、高絶縁層（５）を介して、
ヘテロバイポーラトランジスタの層構成を有する第２の
積層体（７）を存し、この第２の積層体（７）には、ヘ
テロバイポーラトランジスタ（ＨＢＴ）が形成されてお
り、前記の第１の積層体（４）には、凸部に高電子移動
度トランジスタ（ＨＥ Ｍ Ｔ ）が形成されている半
導体装置、または、高比抵抗であり、一部領域に少なく
と６１の凹部（２）を有する半導体基板（１）上に、ヘ
テロバイポーラトランジスタの層構成を有する第３の積
層体（８）が形成され、この積層体（８）上に前記の凹
部（２）を埋め、高絶縁層（５）を介して、高電子移動
度トランジスタの層構成を有する第４の積層体（９）を
有し、この第４の積層体（９）には、高電子移動度トラ
ンジスタ（ＨＥＭＴ）が形成されており、前記の第３の
積層体（８）には、凸部にヘテロバイポーラトランジス
タ（）（ＢＴ）が形成されている半導体装１によって達
成される。
部領域に少なくともｌの凹部（２）を有する半導体基板
（１）上に、高電子移動度トランジスタの層構成を有す
る第１の積層体（４）が形成され、この積層体（４）上
に前記の凹部（２）を埋め、高絶縁層（５）を介して、
ヘテロバイポーラトランジスタの層構成を有する第２の
積層体（７）を存し、この第２の積層体（７）には、ヘ
テロバイポーラトランジスタ（ＨＢＴ）が形成されてお
り、前記の第１の積層体（４）には、凸部に高電子移動
度トランジスタ（ＨＥ Ｍ Ｔ ）が形成されている半
導体装置、または、高比抵抗であり、一部領域に少なく
と６１の凹部（２）を有する半導体基板（１）上に、ヘ
テロバイポーラトランジスタの層構成を有する第３の積
層体（８）が形成され、この積層体（８）上に前記の凹
部（２）を埋め、高絶縁層（５）を介して、高電子移動
度トランジスタの層構成を有する第４の積層体（９）を
有し、この第４の積層体（９）には、高電子移動度トラ
ンジスタ（ＨＥＭＴ）が形成されており、前記の第３の
積層体（８）には、凸部にヘテロバイポーラトランジス
タ（）（ＢＴ）が形成されている半導体装１によって達
成される。
上記の目的のうち、半導体装置の製造方法は、高比抵抗
である半導体基板（１）上の一部領域に少なくともｌの
凹部（２）を形成し、この少なくとも１の凹部（２）を
有する前記の基板（１）上に、高電子移動度トランジス
タの層構成を有する第１の積層体（４）を形成し、この
第１の積層体（４）上に高絶縁層（５）を介して、ヘテ
ロバイポーラトランジスタの層構成を有する第２の積層
体（７）を形成し、この第２の積層体（７）の凹部を、
この９Ｎ域（１０）の高さが前記の第２の積層体（７）
の凹部（７２）の高さと同一になるまで除去し、前記の
第２の積層体（７）の凹部が除去された領域（１０）の
前記の第１の積層体（４）に高電子移動度トランジスタ
（ＨＥＭＴ）を形成し、前記の凹部（２）上に形成され
た前記の第２の積層体（７）にヘテロバイポーラトラン
ジスタ（ＨＢＴ）を形成する半導体装置の製造方法、ま
たは、高比抵抗である半導体基板（１）上の一部領域に
少な（ともｌの凹部（２）を形成し、この少なくとも１
の凹部（２）を有する前記の基板（１）上に、ヘテロバ
イポーラトランジスタの層構成を有する第３の積層体（
８）を形成し、 この第３の積層体（８）上に高絶縁層（５）を介して、
高電子移動度トランジスタの層構成を有する第４の積層
体（９）を形成し、この第４の積層体（９）の凸部（９
１）を、この領域（ｌＯ）の高さが前記の第４の積層体
（９）の凹部（９２）の高さと同一になるまで除去し、
前記の第４の積層体（９）の凸部（９１）が除去された
領域（１０）の前記の第３の積層体（８）にヘテロバイ
ボーラトランリスタ（ＨＢＴ）を形成し、前記の凹部（
２）上に形成された前記の第４の積層体（９）に高電子
移動度トランジスタ（ＨＥＭＴ）を形成する半導体装置
の製造方法によって達成される。
である半導体基板（１）上の一部領域に少なくともｌの
凹部（２）を形成し、この少なくとも１の凹部（２）を
有する前記の基板（１）上に、高電子移動度トランジス
タの層構成を有する第１の積層体（４）を形成し、この
第１の積層体（４）上に高絶縁層（５）を介して、ヘテ
ロバイポーラトランジスタの層構成を有する第２の積層
体（７）を形成し、この第２の積層体（７）の凹部を、
この９Ｎ域（１０）の高さが前記の第２の積層体（７）
の凹部（７２）の高さと同一になるまで除去し、前記の
第２の積層体（７）の凹部が除去された領域（１０）の
前記の第１の積層体（４）に高電子移動度トランジスタ
（ＨＥＭＴ）を形成し、前記の凹部（２）上に形成され
た前記の第２の積層体（７）にヘテロバイポーラトラン
ジスタ（ＨＢＴ）を形成する半導体装置の製造方法、ま
たは、高比抵抗である半導体基板（１）上の一部領域に
少な（ともｌの凹部（２）を形成し、この少なくとも１
の凹部（２）を有する前記の基板（１）上に、ヘテロバ
イポーラトランジスタの層構成を有する第３の積層体（
８）を形成し、 この第３の積層体（８）上に高絶縁層（５）を介して、
高電子移動度トランジスタの層構成を有する第４の積層
体（９）を形成し、この第４の積層体（９）の凸部（９
１）を、この領域（ｌＯ）の高さが前記の第４の積層体
（９）の凹部（９２）の高さと同一になるまで除去し、
前記の第４の積層体（９）の凸部（９１）が除去された
領域（１０）の前記の第３の積層体（８）にヘテロバイ
ボーラトランリスタ（ＨＢＴ）を形成し、前記の凹部（
２）上に形成された前記の第４の積層体（９）に高電子
移動度トランジスタ（ＨＥＭＴ）を形成する半導体装置
の製造方法によって達成される。
（作用〕
本発明に係る半導体装置及びその製造方法においては、
半導体基板ｌに形成される凹部２の深さを、Ｈ８７０層
構成を有する第２の積層体７の膜厚（請求項１．２に対
応）またはＨＥＭＴ（またはＭＯＤＦＥＴ）の層構成を
有する第４の積層体９の膜厚（請求項３．４に対応）と
高絶縁層５の膜厚との和に等しくなるように形成してお
けば、第２の積層体７の凸部７１（請求項１．２に対応
）または第４の積層体９の凸部９１ （請求項３．４に
対応）を、第２の積層体７の凹部７２（請求項１．２に
対応）または第４の積層体９の凹部９２（請求項３．４
に対応）の高さまで除去した時に、ＨＥＭＴ（またはＭ
ＯＤＦＥＴ）の層構成ををする第１の積層体４とＨＢＴ
の層構成を有する第２の積層体７（請求項１．２に対応
）またはＨＢＴの層構成を有する第３の積層体８とＨＥ
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する第４の積
層体９（請求項３．４に対応）とが同一の高さに形成さ
れる。ＨＥＭＴＯ層構成を有する積層体にＨＥＭＴ（ま
たはＭＯＤ Ｆ ＥＴ）を形成し、ＨＢＴの層構成を有
する積層体にＨＢＴを形成すれば、ＨＥＭＴ（またはＭ
ＯＤＦＥＴ）とＨＢＴとがプレーナ状に形成された半導
体装置が形成される。
半導体基板ｌに形成される凹部２の深さを、Ｈ８７０層
構成を有する第２の積層体７の膜厚（請求項１．２に対
応）またはＨＥＭＴ（またはＭＯＤＦＥＴ）の層構成を
有する第４の積層体９の膜厚（請求項３．４に対応）と
高絶縁層５の膜厚との和に等しくなるように形成してお
けば、第２の積層体７の凸部７１（請求項１．２に対応
）または第４の積層体９の凸部９１ （請求項３．４に
対応）を、第２の積層体７の凹部７２（請求項１．２に
対応）または第４の積層体９の凹部９２（請求項３．４
に対応）の高さまで除去した時に、ＨＥＭＴ（またはＭ
ＯＤＦＥＴ）の層構成ををする第１の積層体４とＨＢＴ
の層構成を有する第２の積層体７（請求項１．２に対応
）またはＨＢＴの層構成を有する第３の積層体８とＨＥ
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する第４の積
層体９（請求項３．４に対応）とが同一の高さに形成さ
れる。ＨＥＭＴＯ層構成を有する積層体にＨＥＭＴ（ま
たはＭＯＤ Ｆ ＥＴ）を形成し、ＨＢＴの層構成を有
する積層体にＨＢＴを形成すれば、ＨＥＭＴ（またはＭ
ＯＤＦＥＴ）とＨＢＴとがプレーナ状に形成された半導
体装置が形成される。
ＨＥＭＴ（またはＭＯＤＦＥＴ）の層構成を有する積層
体とＨＢＴの層構成を有する積層体とは１回のエピタキ
シャル成長工程をもって形成されるので工程が単純にな
り、しかも、二つの積層体が同一高さに形成されるので
、リソグラフィー法を使用して微細加工するのに有利で
ある。さらに、ＨＥＭＴ（またはＭＯＤＦＥＴ）とＨＢ
Ｔとの間には高絶縁層５が介在しているので、電気的に
絶縁され、電気的な干渉やリーク電流が発生しない。
体とＨＢＴの層構成を有する積層体とは１回のエピタキ
シャル成長工程をもって形成されるので工程が単純にな
り、しかも、二つの積層体が同一高さに形成されるので
、リソグラフィー法を使用して微細加工するのに有利で
ある。さらに、ＨＥＭＴ（またはＭＯＤＦＥＴ）とＨＢ
Ｔとの間には高絶縁層５が介在しているので、電気的に
絶縁され、電気的な干渉やリーク電流が発生しない。
以下、図面を参照しつ＼、本発明の二つの実施例に係る
半導体装置及びその製造方法について説明する。
半導体装置及びその製造方法について説明する。
本発明は■−ｖ族化合物半導体に共通な技術であるが、
実施例においては、Ａ ｅ Ｇ ａ Ａ ｓ ／ Ｇ
ａＡｓ系半導体を使用する場合を例にして説明する。
実施例においては、Ａ ｅ Ｇ ａ Ａ ｓ ／ Ｇ
ａＡｓ系半導体を使用する場合を例にして説明する。
男」」舛
第１図参照
第１図（ａ）に示す半導体基板ｌとしては、半絶縁性Ｇ
ａＡｓ基板またはＳｉ基板を使用する。
ａＡｓ基板またはＳｉ基板を使用する。
Ｓｉ基板の場合には、比抵抗値が１０３Ω−ｃｍ以上の
ものを使用する。同図（ｂ）に示すように、半導体基板
ｌを選択的にメサエンチングをなして、凹部２を形成す
る。メサエッチングの深さは、後に形成されるＨＢＴの
層構成を有する第２の積層体７の厚さと第２バッファ層
６の膜厚と高絶縁層５の膜厚との和に等しくなるように
形成する。
ものを使用する。同図（ｂ）に示すように、半導体基板
ｌを選択的にメサエンチングをなして、凹部２を形成す
る。メサエッチングの深さは、後に形成されるＨＢＴの
層構成を有する第２の積層体７の厚さと第２バッファ層
６の膜厚と高絶縁層５の膜厚との和に等しくなるように
形成する。
工、チングは、ＣＦｘ ｃｌ、等を使用してなすドライ
エツチング法またはＨ，Ｓｏ、とＨ２Ｏ，と水との混合
液等を使用してなすウェットエツチング法のいずれを使
用してもよい、ドライエツチングを使用する場合には、
ドライエツチングによるダメージを除去するために、さ
らに薄層エツチングをなして厚さ５０〜１００人の薄層
を除去するものとする。エツチングによって形成された
段差部の斜面は、特に特定の面方位が出なくてもよいが
、斜面が急勾配で垂直面に近い方がデバイスを作製した
時に実装密度が向上する。
エツチング法またはＨ，Ｓｏ、とＨ２Ｏ，と水との混合
液等を使用してなすウェットエツチング法のいずれを使
用してもよい、ドライエツチングを使用する場合には、
ドライエツチングによるダメージを除去するために、さ
らに薄層エツチングをなして厚さ５０〜１００人の薄層
を除去するものとする。エツチングによって形成された
段差部の斜面は、特に特定の面方位が出なくてもよいが
、斜面が急勾配で垂直面に近い方がデバイスを作製した
時に実装密度が向上する。
次に、凹部２の形成された半導体基板１上に、エピタキ
シャル成長を実行するが、成長方法は、原子層エピタキ
シー法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｅｐｉｔａｘｙ）
（以下、ＡＬＥ法と云う、）が好適である。ＡＬＥ法の
利点の一つは、（００１）面である基板の水平面だけで
なく、斜面にも垂直面にも石状に（多くのマイクロ・フ
ァセットが現れることな（）良質のエピタキシャル層が
成長することである。
シャル成長を実行するが、成長方法は、原子層エピタキ
シー法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｅｐｉｔａｘｙ）
（以下、ＡＬＥ法と云う、）が好適である。ＡＬＥ法の
利点の一つは、（００１）面である基板の水平面だけで
なく、斜面にも垂直面にも石状に（多くのマイクロ・フ
ァセットが現れることな（）良質のエピタキシャル層が
成長することである。
しかし、ＭＯＣＶＤ法のみ、または、ＭＢＥ法のみを使
用して結晶成長を実行してもよい。これらの場合には、
段差部に沿う斜面にはマイクロ・ファセットを含む複雑
な形状が生じがちである。
用して結晶成長を実行してもよい。これらの場合には、
段差部に沿う斜面にはマイクロ・ファセットを含む複雑
な形状が生じがちである。
しかし、■族と■族の供給比率や成長温度等の成長条件
を極端に偏らせることによって、幾分単純な形状にする
ことができる。
を極端に偏らせることによって、幾分単純な形状にする
ことができる。
エピタキシャル成長の順序は、まず、第１図（ｃ）に示
すように、ＧａＡｓ第１バッファ層３とＨＥＭＴ（また
はＭＯＤＦＥＴ）の層構成を有する第１の積層体４とを
形成し、その上に同図（ｄ）に示すように、ＡｌＧａＡ
ｓ高絶縁層５を形成し、さらに、その上に同図（ｅ）に
示すように、ＧａＡｓ第２バッファ層６とＨＢＴの層構
成を有する第２の積層体７とを形成する。これらの成長
は１回の成長工程で実行することができる。
すように、ＧａＡｓ第１バッファ層３とＨＥＭＴ（また
はＭＯＤＦＥＴ）の層構成を有する第１の積層体４とを
形成し、その上に同図（ｄ）に示すように、ＡｌＧａＡ
ｓ高絶縁層５を形成し、さらに、その上に同図（ｅ）に
示すように、ＧａＡｓ第２バッファ層６とＨＢＴの層構
成を有する第２の積層体７とを形成する。これらの成長
は１回の成長工程で実行することができる。
以下に、エピタキシャル成長する上記の各層についてさ
らに詳しく説明する。
らに詳しく説明する。
まず、ＧａＡｓ第１バッファ層３は、不純物無添加のＧ
ａＡｓを５０〜５００ｎｍ厚に形成する。
ａＡｓを５０〜５００ｎｍ厚に形成する。
次に形成される、ＨＥＭＴ（またはＭＯＤＦＥＴ）の層
構成を有する第１の１１層体４は以下に述べる順序で積
層する。不純物無添加のＧａＡｓチャンネル層を５０〜
１００ ｎｍ厚に形成し、不純物無添加のＡＩＧａＡＳ
スペーサ層を５〜１０ｎｍ厚に形成し、ｎ型不純物を”
ｌ Ｏ”Ｃ１ｍ−’程度に添加したＡｆＣ；ａＡｓ電
子供給層を３０〜５０ｎｍ厚に形成し、ｎ型不純物をｌ
Ｘ １０ ”ｃｍ−’程度に添加したＧａＡｓキャッ
プ層を３０〜５０ｎｍ厚に形成する。ＡｌＧａＡｓのＡ
ｉ！、組織は０．２〜０．３になるようにする。なお、
ＡｌＧａＡｓ電子供給石の膜厚とドーピング濃度につい
ては、デイプリージョン（Ｄ）モードないしエンハンス
メント（Ｅ）モードになるように、微調整すればよい。
構成を有する第１の１１層体４は以下に述べる順序で積
層する。不純物無添加のＧａＡｓチャンネル層を５０〜
１００ ｎｍ厚に形成し、不純物無添加のＡＩＧａＡＳ
スペーサ層を５〜１０ｎｍ厚に形成し、ｎ型不純物を”
ｌ Ｏ”Ｃ１ｍ−’程度に添加したＡｆＣ；ａＡｓ電
子供給層を３０〜５０ｎｍ厚に形成し、ｎ型不純物をｌ
Ｘ １０ ”ｃｍ−’程度に添加したＧａＡｓキャッ
プ層を３０〜５０ｎｍ厚に形成する。ＡｌＧａＡｓのＡ
ｉ！、組織は０．２〜０．３になるようにする。なお、
ＡｌＧａＡｓ電子供給石の膜厚とドーピング濃度につい
ては、デイプリージョン（Ｄ）モードないしエンハンス
メント（Ｅ）モードになるように、微調整すればよい。
この方法についてはＨＥＭＴの製造において周知である
。
。
次に、形成されるＡｌＧａＡｓ高絶縁層５は、ＨＥＭＴ
（またはＭ ＯＤ Ｆ Ｅ Ｔ ）の層構成を有する第
１の積層体４とＨＢＴの層構成を有する第２の積層体７
とを電気的にａｔｉする目的を有する。
（またはＭ ＯＤ Ｆ Ｅ Ｔ ）の層構成を有する第
１の積層体４とＨＢＴの層構成を有する第２の積層体７
とを電気的にａｔｉする目的を有する。
したがって、ＡｌＧａＡｓ高絶縁層５は不純物無添加と
し、／ｌ！！ＩＩ織は０．３〜０．５とし、膜厚は５０
〜１，０００ ｎ ｍとする。ＧａＡｓ第２バッファ層
６は、不純物無添加のＧａＡｓ層を５０〜３００ｎｍ厚
に形成する。
し、／ｌ！！ＩＩ織は０．３〜０．５とし、膜厚は５０
〜１，０００ ｎ ｍとする。ＧａＡｓ第２バッファ層
６は、不純物無添加のＧａＡｓ層を５０〜３００ｎｍ厚
に形成する。
次に形成されるＨＢＴの層構成を有する第２の積層体７
は、以下に述べる順序で積層する。ｎ型不純物を５ Ｘ
１０ ”ｃｒ’程度添加したｎ°型のＧａＡｓサブコ
レクタ層を５００ｎｍ厚程度に形成し、ｎ型不純物を３
Ｘ Ｉ Ｏ”ｃｍ−”程度に添加したｎ型のＧ５Ａｓ
コレクタ層を２００ｎｍ厚程度に形成し、ｐ型不純物を
４ Ｘ １０ ”ｃｍ−’程度に添加したｐ°型のＧ５
Ａｓベース層またはＡＮＩ成を順次変化させたグレーデ
ッド、ＡｌＧａＡｓ層を１１００ｎ厚程度に形成し、ｎ
型不純物を５×ｌ Ｑ Ｉ １ ｃｍ −２程度添加し
、Ａ２組成が０．２５〜０．３であるｎ型のＡｊ！Ｇａ
Ａｓエミッタ層を２００ｎｍ厚程度に形成し、ｎ型不純
物を５ Ｘ １０ ”ｅｒａ−’程度に添加したｎ°型
のＧａＡｓコンタクト層を１１００ｎ厚程度に形成し、
ｎ型子ｖ１．物を５×１０”ＣＩ−’程度に添加し、ｌ
ｎｍ成が０，５程度であるｎ゛型のＩ ｎＧａＡｓキャ
ップ層を１１００ｎ厚程度に形成する。
は、以下に述べる順序で積層する。ｎ型不純物を５ Ｘ
１０ ”ｃｒ’程度添加したｎ°型のＧａＡｓサブコ
レクタ層を５００ｎｍ厚程度に形成し、ｎ型不純物を３
Ｘ Ｉ Ｏ”ｃｍ−”程度に添加したｎ型のＧ５Ａｓ
コレクタ層を２００ｎｍ厚程度に形成し、ｐ型不純物を
４ Ｘ １０ ”ｃｍ−’程度に添加したｐ°型のＧ５
Ａｓベース層またはＡＮＩ成を順次変化させたグレーデ
ッド、ＡｌＧａＡｓ層を１１００ｎ厚程度に形成し、ｎ
型不純物を５×ｌ Ｑ Ｉ １ ｃｍ −２程度添加し
、Ａ２組成が０．２５〜０．３であるｎ型のＡｊ！Ｇａ
Ａｓエミッタ層を２００ｎｍ厚程度に形成し、ｎ型不純
物を５ Ｘ １０ ”ｅｒａ−’程度に添加したｎ°型
のＧａＡｓコンタクト層を１１００ｎ厚程度に形成し、
ｎ型子ｖ１．物を５×１０”ＣＩ−’程度に添加し、ｌ
ｎｍ成が０，５程度であるｎ゛型のＩ ｎＧａＡｓキャ
ップ層を１１００ｎ厚程度に形成する。
次に、第１図（ｆ）に示すように、第２の積層体７の凸
部７１を、凸部７１が存在する領域１０の高さが第２の
積層体７の凹部７２の高さと同一になるまでエツチング
除去し、領域１０の第１の積層体４を露出する。エツチ
ング方法は、ドライ、ウェットのいずれでもよい、この
結果、領域１０におけるＨＥＭＴの層構成を有する第１
の積層体４とＨＢＴの層構成を有する第２の積層体７と
が同一高さに形成される。
部７１を、凸部７１が存在する領域１０の高さが第２の
積層体７の凹部７２の高さと同一になるまでエツチング
除去し、領域１０の第１の積層体４を露出する。エツチ
ング方法は、ドライ、ウェットのいずれでもよい、この
結果、領域１０におけるＨＥＭＴの層構成を有する第１
の積層体４とＨＢＴの層構成を有する第２の積層体７と
が同一高さに形成される。
通常の方法を使用して、第１図（ｇ）に示すように領域
１０の第１の積層体４にＨＥＭＴを形成し、第２の積層
体７にＨＢＴを形成する。
１０の第１の積層体４にＨＥＭＴを形成し、第２の積層
体７にＨＢＴを形成する。
望」口外
第２図参照
第２図（ａ）に示す半導体基板ｌとしては、半絶縁性Ｇ
ａＡｓ基板またはＳｉ基板を使用する。
ａＡｓ基板またはＳｉ基板を使用する。
Ｓｉ基板の場合には、比抵抗値が１０’Ω−０１１以上
のものを使用する。同図（ｂ）に示すように、半導体基
板１を選択的にメサエッチングをなして、凹部２を形成
する。メサエッチングの深さは、後に形成されるＨＥＭ
Ｔ（またはＭＯＤＦＥＴ）の層構成を有する第４の積層
体９の厚さと第２バッファ層６の膜厚と高絶縁層５の膜
厚との和に等しくなるように形成する。エツチングは、
ＣＦ、Ｃ１２等を使用してなすドライエツチング法また
はＨ，Ｓｏ、とＨｔＯｚと水との混合液等を使用してな
すウェットエツチング法のいずれを使用してもよい、ド
ライエツチングを使用する場合には、ドライエツチング
によるダメージを除去するために、さらに薄層エツチン
グをなして厚さ５０〜１００人の薄層を除去するものと
する。エツチングによって形成された段差部の斜面は、
特に特定の面方位が出なくてもよいが、斜面が急勾配で
垂直面に近い方がデバイスを作製した時に実装密度が向
上する。
のものを使用する。同図（ｂ）に示すように、半導体基
板１を選択的にメサエッチングをなして、凹部２を形成
する。メサエッチングの深さは、後に形成されるＨＥＭ
Ｔ（またはＭＯＤＦＥＴ）の層構成を有する第４の積層
体９の厚さと第２バッファ層６の膜厚と高絶縁層５の膜
厚との和に等しくなるように形成する。エツチングは、
ＣＦ、Ｃ１２等を使用してなすドライエツチング法また
はＨ，Ｓｏ、とＨｔＯｚと水との混合液等を使用してな
すウェットエツチング法のいずれを使用してもよい、ド
ライエツチングを使用する場合には、ドライエツチング
によるダメージを除去するために、さらに薄層エツチン
グをなして厚さ５０〜１００人の薄層を除去するものと
する。エツチングによって形成された段差部の斜面は、
特に特定の面方位が出なくてもよいが、斜面が急勾配で
垂直面に近い方がデバイスを作製した時に実装密度が向
上する。
次に、凹部２の形成された半導体基板１上に、第１例と
同一の方法を使用してエピタキシャル成長を実行する。
同一の方法を使用してエピタキシャル成長を実行する。
エピタキシャル成長の順序は、まず、第２図（Ｃ）に示
すように、ＧａＡｓ第１バッファ層３とＨＢＴの層構成
を有する第３の積層体８とを形成し、その上に同図（ｄ
）に示すように、ＡｌＧａＡｓ高絶縁層５を形成し、さ
らに、その上に同図（ｅ）に示すように、ＧａＡｓ第２
バッファ層６とＨＥＭＴ（またはＭＯＤ Ｆ ＥＴ）の
層構成を有する第４の積層体９とを形成する。これらの
成長は１回の成長工程で実行することができる。
すように、ＧａＡｓ第１バッファ層３とＨＢＴの層構成
を有する第３の積層体８とを形成し、その上に同図（ｄ
）に示すように、ＡｌＧａＡｓ高絶縁層５を形成し、さ
らに、その上に同図（ｅ）に示すように、ＧａＡｓ第２
バッファ層６とＨＥＭＴ（またはＭＯＤ Ｆ ＥＴ）の
層構成を有する第４の積層体９とを形成する。これらの
成長は１回の成長工程で実行することができる。
以下に、エピタキシャル成長する上記の各層についてさ
らに詳しく説明する。
らに詳しく説明する。
まず、ＧａＡｓ第１バッファ層３は、不純物無添加のＧ
ａＡｓを５０〜５００ｎｍ厚に形成する。
ａＡｓを５０〜５００ｎｍ厚に形成する。
次に形成されるＨＢＴの層構成を有する第３の積層体８
は、以下に述べる順序で積層する。ｎ型不純物を５ Ｘ
１０ ”ｅｌｌ−”程度添加したｎ°型のＧａＡｓサ
ブコレクタ層を５００ｎｍ厚程度に形成し、ｎ型不純物
を３ Ｘ １０ ”ｃ＋ａ−”程度に添加したｎ型のＧ
５Ａｓコレクタ層を２００ｎｍ厚程度に形成し、Ｐ型不
純物を４ Ｘ Ｉ Ｑ ”ｃｍ−３程度に添加したＰ″
″型のＧ５Ａｓベース層またはＡ２組成を順次変化させ
たグレーデッドＡ／！ＧａＡｓ層を１１００ｎ厚程度に
形成し、ｎ型不純物を５Ｘ１０”ｅｌｌ−２程度添加し
、Ａｌ＆ｌｌ成が０．２５〜０．３であるｎ型のＡｌＩ
Ｃ；ａＡｓエミッタ層を２００ ｎｍ厚程度に形成し、
ｎ型不純物を５ ｘ １０’ ＊ １− ｓ程度に添加
したｎ９型のＣａＡｓコンタクト層を１１００ｎ厚程度
に形成する。
は、以下に述べる順序で積層する。ｎ型不純物を５ Ｘ
１０ ”ｅｌｌ−”程度添加したｎ°型のＧａＡｓサ
ブコレクタ層を５００ｎｍ厚程度に形成し、ｎ型不純物
を３ Ｘ １０ ”ｃ＋ａ−”程度に添加したｎ型のＧ
５Ａｓコレクタ層を２００ｎｍ厚程度に形成し、Ｐ型不
純物を４ Ｘ Ｉ Ｑ ”ｃｍ−３程度に添加したＰ″
″型のＧ５Ａｓベース層またはＡ２組成を順次変化させ
たグレーデッドＡ／！ＧａＡｓ層を１１００ｎ厚程度に
形成し、ｎ型不純物を５Ｘ１０”ｅｌｌ−２程度添加し
、Ａｌ＆ｌｌ成が０．２５〜０．３であるｎ型のＡｌＩ
Ｃ；ａＡｓエミッタ層を２００ ｎｍ厚程度に形成し、
ｎ型不純物を５ ｘ １０’ ＊ １− ｓ程度に添加
したｎ９型のＣａＡｓコンタクト層を１１００ｎ厚程度
に形成する。
次に、形成されるＡｊ！ＧａＡｓ高！！縁層５は、ＨＥ
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する第４の積
層体９とＨＢＴの層構成を有する第３の積層体８とを電
気的に絶縁する目的を有する。
ＭＴ（またはＭＯＤＦＥＴ）の層構成を有する第４の積
層体９とＨＢＴの層構成を有する第３の積層体８とを電
気的に絶縁する目的を有する。
したがって、ＡｊＩＣ，ａＡｓ高絶縁層５は不純物無添
加とし、Ａｌ＆ｌｌ織は０．３〜０．５とし、膜厚は５
０〜１，０００ ｎ ｍとする。ＧａＡｓ第２バｙ ７
ｙＮ６は、不純物無添加のＧａＡｅ４ｊを５０〜５０
０ｎｍ厚に形成する。
加とし、Ａｌ＆ｌｌ織は０．３〜０．５とし、膜厚は５
０〜１，０００ ｎ ｍとする。ＧａＡｓ第２バｙ ７
ｙＮ６は、不純物無添加のＧａＡｅ４ｊを５０〜５０
０ｎｍ厚に形成する。
次に形成される、ＨＥＭＴ（またはＭＯＤＦＥＴ）の層
構成を有する第４の積層体９は以下に述べる順序で積層
する。不純物無添加のＧａＡｓチャンネル層を５０〜１
１００ｎ厚に形成し、不純物無添加のＡｆｆｉＧａＡｓ
スペーサ層を５〜１゜ｎｍ厚に形成し、ｎ型不純物をｌ
Ｘｌ０”ｃ＋ａ弓程度に添加したＡＮＧａＡｓｉｉ子供
給層を３０〜５０ｎｍ厚に形成し、ｎ型不純物を１×１
０ル”ｃｍ１程度に添加したＧａＡｓキャンプ層を３０
〜５０ｎｍ厚に形成する。ＡｆｆＧａＡｓのＡ２組織は
０．２〜０．３になるようにする。なお、Ａｊ！ＧａＡ
ｓ電子供給層の膜厚とドーピング濃度については、ディ
ブリーシロン（Ｄ）モードないしエンハンスメント（Ｅ
）モードになるように、微調整すればよい。この方法に
ついてはＨＥＭＴの製造において周知である。
構成を有する第４の積層体９は以下に述べる順序で積層
する。不純物無添加のＧａＡｓチャンネル層を５０〜１
１００ｎ厚に形成し、不純物無添加のＡｆｆｉＧａＡｓ
スペーサ層を５〜１゜ｎｍ厚に形成し、ｎ型不純物をｌ
Ｘｌ０”ｃ＋ａ弓程度に添加したＡＮＧａＡｓｉｉ子供
給層を３０〜５０ｎｍ厚に形成し、ｎ型不純物を１×１
０ル”ｃｍ１程度に添加したＧａＡｓキャンプ層を３０
〜５０ｎｍ厚に形成する。ＡｆｆＧａＡｓのＡ２組織は
０．２〜０．３になるようにする。なお、Ａｊ！ＧａＡ
ｓ電子供給層の膜厚とドーピング濃度については、ディ
ブリーシロン（Ｄ）モードないしエンハンスメント（Ｅ
）モードになるように、微調整すればよい。この方法に
ついてはＨＥＭＴの製造において周知である。
次に、第２図（ｆ）に示すように、第４の積層体９の凸
部９１を、凸部９１が存在する領域１ｏの高さが第４の
積石体９の凹部９２の高さと同一になるまでエツチング
除去し、領域１ｏの第３の積層体８を露出する。エツチ
ング方法は、ドライ、ウェットのいずれでもよい、この
結果、ｆｉＩ域１０におけるＨＢＴの層構成を有する第
３の積層体８とＨＥＭＴの層構成ををする第４の積層体
９とが同一高さに形成される。
部９１を、凸部９１が存在する領域１ｏの高さが第４の
積石体９の凹部９２の高さと同一になるまでエツチング
除去し、領域１ｏの第３の積層体８を露出する。エツチ
ング方法は、ドライ、ウェットのいずれでもよい、この
結果、ｆｉＩ域１０におけるＨＢＴの層構成を有する第
３の積層体８とＨＥＭＴの層構成ををする第４の積層体
９とが同一高さに形成される。
通常の方法を使用して、第２図（ｇ）に示すように領域
１０の第３の積層体８にＨＢＴを形成し、第４の積層体
９にＨＥ Ｍ Ｔを形成する。
１０の第３の積層体８にＨＢＴを形成し、第４の積層体
９にＨＥ Ｍ Ｔを形成する。
前記の実施例においては、Ａ Ｉ Ｇ ａ Ａ ｓ ／
Ｇ ａＡｓ系材料を使用する場合について説明したが
、本発明に係る半導体装置及びその製造方法は、他の■
−■族半導体にも適用しうることはいうまでもない０例
えば、Ｉ ｎＡｊ！Ａｓ／Ｉ ｎＧａＡｓ系材料を使用
し、ＩｎＡｌＡｓ材料を高絶縁層として使用することも
できるし、あるいは、Ｉ ｎＧａＰ／ＩｎＧａＡｓ系材
料を使用し、Ｉ ｎＧａ Ｐ材料を高絶縁層として使用
することもできる。なお、高絶縁層には必ずしも格子整
合材料を使用しなくてもよく、例えば、多重量子井戸構
造（超格子）を使用してもよい、前記の実施例において
は、ＡＩ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ超格子
を例えば１０ｎｍ／１０ｎｍ単位で数十層形成すれば高
絶縁層として十分機能する。
Ｇ ａＡｓ系材料を使用する場合について説明したが
、本発明に係る半導体装置及びその製造方法は、他の■
−■族半導体にも適用しうることはいうまでもない０例
えば、Ｉ ｎＡｊ！Ａｓ／Ｉ ｎＧａＡｓ系材料を使用
し、ＩｎＡｌＡｓ材料を高絶縁層として使用することも
できるし、あるいは、Ｉ ｎＧａＰ／ＩｎＧａＡｓ系材
料を使用し、Ｉ ｎＧａ Ｐ材料を高絶縁層として使用
することもできる。なお、高絶縁層には必ずしも格子整
合材料を使用しなくてもよく、例えば、多重量子井戸構
造（超格子）を使用してもよい、前記の実施例において
は、ＡＩ Ｇ ａ Ａ ｓ ／ Ｇ ａ Ａ ｓ超格子
を例えば１０ｎｍ／１０ｎｍ単位で数十層形成すれば高
絶縁層として十分機能する。
また、前記の実施例においては、ＦＥＴとしてＨＥＭＴ
（またはＭＯＤＦＥＴ）を例にして説明したが、他の
へテロ構造を有するＦＥＴを形成する場合にも本発明を
適用しうることは云うまでもない。
（またはＭＯＤＦＥＴ）を例にして説明したが、他の
へテロ構造を有するＦＥＴを形成する場合にも本発明を
適用しうることは云うまでもない。
〔発明の効果）
以上説明せるとおり、本発明に係る半導体装置及びその
製造方法においては、半導体基板の一部領域に凹部を形
成し、その上にＨＥＭＴ （またはＭＯＤＦＥＴ）の層
構成を有する第１の積層体または）（ＢＴの層構成を有
する第３の積層体と高絶縁層とＨＢＴの層構成を有する
第２の積層体またはＨＥＭＴ（またはＭＯＤＦＥＴ）の
層構成を有する第４の積層体とを１回の成長工程をもっ
て順次エピタキシャル成長し、第２の積層体または第４
の積層体の凸部を第２の積層体または第４の積層体の凹
部と同一の高さまで除去することによって、第１の積層
体と第２の積層体、または第３の積層体と第４の積層体
とを同一の高さにプレーナ状に形成することができるの
で、それぞれの積層体に形成されるＨＥＭＴ（またはＭ
ＯＤＦＥＴ）とＨＢＴとはプレーナ状に形成されること
になる。
製造方法においては、半導体基板の一部領域に凹部を形
成し、その上にＨＥＭＴ （またはＭＯＤＦＥＴ）の層
構成を有する第１の積層体または）（ＢＴの層構成を有
する第３の積層体と高絶縁層とＨＢＴの層構成を有する
第２の積層体またはＨＥＭＴ（またはＭＯＤＦＥＴ）の
層構成を有する第４の積層体とを１回の成長工程をもっ
て順次エピタキシャル成長し、第２の積層体または第４
の積層体の凸部を第２の積層体または第４の積層体の凹
部と同一の高さまで除去することによって、第１の積層
体と第２の積層体、または第３の積層体と第４の積層体
とを同一の高さにプレーナ状に形成することができるの
で、それぞれの積層体に形成されるＨＥＭＴ（またはＭ
ＯＤＦＥＴ）とＨＢＴとはプレーナ状に形成されること
になる。
また、ＨＥＭＴ （またはＭＯＤＦＥＴ）とＨＢＴとの
間は高絶縁層によって電気的に絶縁されているので、相
互間に電気的な干渉が生ずることがなく、また、リーク
電？Ｎ、が生ずることもなし）、また、１回の成長工程
をもって各層のエピタキシャル成長がなされるので、製
造工程が単純化される。なお、高絶縁層の下部領域には
エピタキシャル積層体が形成されているので、この領域
を集積回路の一部として使用することができるという付
加的効果もある。
間は高絶縁層によって電気的に絶縁されているので、相
互間に電気的な干渉が生ずることがなく、また、リーク
電？Ｎ、が生ずることもなし）、また、１回の成長工程
をもって各層のエピタキシャル成長がなされるので、製
造工程が単純化される。なお、高絶縁層の下部領域には
エピタキシャル積層体が形成されているので、この領域
を集積回路の一部として使用することができるという付
加的効果もある。
第１図は、本発明の第１の実施例に係る半導体装置の製
造方法を説明する工程図である。 第２図は、本発明の第２の実施例に係る半導体装置の製
造方法を説明する工程図である。 第３図は、ＨＥＭＴ−ＩＣの断面図である。 第４回は、ＨＢＴ・ＩＣの断面図である。 第５図は、ＢＰＴ−ＣＭＯ３ＦＥＴ−ＩＣの構成図であ
る。 第６図、第７図は、選択エピタキシャル成長法を使用す
るＨＥＭＴ−ＨＢＴ半導体装置の製造工程図である。 第８図は、メサ構造のＨＥＭＴ−ＨＢＴ半導体装１の製
造工程図である。 １ ・ ・ ２ ・ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ７１・ ７２・ ８ ・ ・ ９ ・ ・ ９１ ・ ・ 半導体基板、 凹部、 第１バンフア層、 第１の積層体、 高絶縁層、 第２バッファ層、 第２の積層体、 第２の積層体の凸部、 第２の積層体の凹部、 第３の積層体、 第４の積層体、 第４の積層体の凸部、 ９２・ １０・ １１・ １２・ １３・ １４・ １５・ １６・ １−７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ・第４の積層体の凹部、 ・凸部が形成されている領域、 ・半絶縁性ＧａＡｓ基板、 ・１−ＧａＡｓ層、 −ｎ−ＡｊＩＣ；ａＡｓ層・ ・ｎ″領域 ・半絶縁性ＧａＡｓ基板、 ・ｎ−ＧａＡｓコレ２７層、 ・ｐ−ＱａＡｓベース層、 ・ｎ−Ａｊ２ＣａＡｓエミッタ層、 ・半導体基板、 ・絶縁膜、 ・ＨＥＭＴの層構成を有する積層体、 ・絶縁膜、 ・ＨＢＴの層構成を有する積層体。
造方法を説明する工程図である。 第２図は、本発明の第２の実施例に係る半導体装置の製
造方法を説明する工程図である。 第３図は、ＨＥＭＴ−ＩＣの断面図である。 第４回は、ＨＢＴ・ＩＣの断面図である。 第５図は、ＢＰＴ−ＣＭＯ３ＦＥＴ−ＩＣの構成図であ
る。 第６図、第７図は、選択エピタキシャル成長法を使用す
るＨＥＭＴ−ＨＢＴ半導体装置の製造工程図である。 第８図は、メサ構造のＨＥＭＴ−ＨＢＴ半導体装１の製
造工程図である。 １ ・ ・ ２ ・ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ７１・ ７２・ ８ ・ ・ ９ ・ ・ ９１ ・ ・ 半導体基板、 凹部、 第１バンフア層、 第１の積層体、 高絶縁層、 第２バッファ層、 第２の積層体、 第２の積層体の凸部、 第２の積層体の凹部、 第３の積層体、 第４の積層体、 第４の積層体の凸部、 ９２・ １０・ １１・ １２・ １３・ １４・ １５・ １６・ １−７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ・第４の積層体の凹部、 ・凸部が形成されている領域、 ・半絶縁性ＧａＡｓ基板、 ・１−ＧａＡｓ層、 −ｎ−ＡｊＩＣ；ａＡｓ層・ ・ｎ″領域 ・半絶縁性ＧａＡｓ基板、 ・ｎ−ＧａＡｓコレ２７層、 ・ｐ−ＱａＡｓベース層、 ・ｎ−Ａｊ２ＣａＡｓエミッタ層、 ・半導体基板、 ・絶縁膜、 ・ＨＥＭＴの層構成を有する積層体、 ・絶縁膜、 ・ＨＢＴの層構成を有する積層体。
Claims (1)
- 【特許請求の範囲】 ［１］高比抵抗であり、一部領域に少なくとも１の凹部
（２）を有する半導体基板（１）上に、高電子移動度ト
ランジスタの層構成を有する第１の積層体（４）が形成
され、 該積層体（４）上に前記凹部（２）を埋め、高絶縁層（
５）を介して、ヘテロバイポーラトランジスタの層構成
を有する第２の積層体（７）を有し、 該第２の積層体（７）には、ヘテロバイポーラトランジ
スタ（ＨＢＴ）が形成されてなり、前記第１の積層体（
４）には、凸部に高電子移動度トランジスタ（ＨＥＭＴ
）が形成されてなることを特徴とする半導体装置。 ［２］高比抵抗である半導体基板（１）上の一部領域に
少なくとも１の凹部（２）を形成し、該少なくとも１の
凹部（２）を有する前記基板（１）上に、高電子移動度
トランジスタの層構成を有する第１の積層体（４）を形
成し、 該第１の積層体（４）上に高絶縁層（５）を介して、ヘ
テロバイポーラトランジスタの層構成を有する第２の積
層体（７）を形成し、 該第２の積層体（７）の凹部を、該領域 （１０）の高さが前記第２の積層体（７）の凹部（７２
）の高さと同一になるまで除去し、 前記第２の積層体（７）の凸部（７１）が除去された領
域（１０）の前記第１の積層体（４）に高電子移動度ト
ランジスタ（ＨＥＭＴ）を形成し、前記凹部（２）上に
形成された前記第２の積層体（７）にヘテロバイポーラ
トランジスタ（ＨＢＴ）を形成する 工程を有することを特徴とする半導体装置の製造方法。 ［３］高比抵抗であり、一部領域に少なくとも１の凹部
（２）を有する半導体基板（１）上に、ヘテロバイポー
ラトランジスタの層構成を有する第３の積層体（８）が
形成され、 該積層体（８）上に前記凹部（２）を埋め、高絶縁層（
５）を介して、高電子移動度トランジスタの層構成を有
する第４の積層体（９）を有し、該第４の積層体（９）
には、高電子移動度トランジスタ（ＨＥＭＴ）が形成さ
れてなり、 前記第３の積層体（８）には、凸部にヘテロバイポーラ
トランジスタ（ＨＢＴ）が形成されてなる ことを特徴とする半導体装置。 ［４］高比抵抗である半導体基板（１）上の一部領域に
少なくとも１の凹部（２）を形成し、該少なくとも１の
凹部（２）を有する前記基板（１）上に、ヘテロバイポ
ーラトランジスタの層構成を有する第３の積層体（８）
を形成し、該第３の積層体（８）上に高絶縁層（５）を
介して、高電子移動度トランジスタの層構成を有する第
４の積層体（９）を形成し、 該第４の積層体（９）の凸部（９１）を、該領域（１０
）の高さが前記第４の積層体（９）の凹部（９２）の高
さと同一になるまで除去し、 前記第４の積層体（９）の凸部（９１）が除去された領
域（１０）の前記第３の積層体（８）にヘテロバイポー
ラトランジスタ（ＨＢＴ）を形成し、前記凹部（２）上
に形成された前記第４の積層体（９）に高電子移動度ト
ランジスタ（ＨＥＭＴ）を形成する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29737889A JP2759526B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29737889A JP2759526B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159135A true JPH03159135A (ja) | 1991-07-09 |
| JP2759526B2 JP2759526B2 (ja) | 1998-05-28 |
Family
ID=17845715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29737889A Expired - Fee Related JP2759526B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2759526B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590286A (ja) * | 1991-03-28 | 1993-04-09 | Texas Instr Inc <Ti> | ヘテロ接合バイポーラ・トランジスタをヘテロ接合ｆｅｔおよびピン・ダイオードと統合する方法 |
| JP2004221501A (ja) * | 2003-01-17 | 2004-08-05 | Sumitomo Chem Co Ltd | 半導体材料及びそれを用いた半導体素子 |
| WO2010116700A1 (ja) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、および電子デバイス |
-
1989
- 1989-11-17 JP JP29737889A patent/JP2759526B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590286A (ja) * | 1991-03-28 | 1993-04-09 | Texas Instr Inc <Ti> | ヘテロ接合バイポーラ・トランジスタをヘテロ接合ｆｅｔおよびピン・ダイオードと統合する方法 |
| JP2004221501A (ja) * | 2003-01-17 | 2004-08-05 | Sumitomo Chem Co Ltd | 半導体材料及びそれを用いた半導体素子 |
| WO2010116700A1 (ja) * | 2009-04-07 | 2010-10-14 | 住友化学株式会社 | 半導体基板、半導体基板の製造方法、および電子デバイス |
| US8987782B2 (en) | 2009-04-07 | 2015-03-24 | Sumitomo Chemical Company, Limited | Semiconductor structure for forming a combination of different types of devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2759526B2 (ja) | 1998-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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