JPH07202168A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07202168A JPH07202168A JP5337435A JP33743593A JPH07202168A JP H07202168 A JPH07202168 A JP H07202168A JP 5337435 A JP5337435 A JP 5337435A JP 33743593 A JP33743593 A JP 33743593A JP H07202168 A JPH07202168 A JP H07202168A
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Abstract
(57)【要約】
【目的】本発明は、マルチ・エミッタ型の半導体装置に
おいて、エミッタ電極間のベース層に係わる寄生抵抗を
低減し、高速化及び低消費電力化を可能にする半導体装
置及びその製造方法を提供することを目的とする。 【構成】半絶縁性ＩｎＰ基板１０上にｎ−Ｉｎ0.53Ｇａ
0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ
0.5 ）0.48Ａｓコレクタバリア層１４、ｎ−Ｉｎ 0.53Ｇ
ａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエ
ミッタバリア層１８、及び２つの島状のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０ａ，２０ｂが形成され、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上にＰｄ
／Ｇｅ金属層２２が形成され、Ｐｄ／Ｇｅ金属層２２下
のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８及び
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ
層２４が形成されている。
おいて、エミッタ電極間のベース層に係わる寄生抵抗を
低減し、高速化及び低消費電力化を可能にする半導体装
置及びその製造方法を提供することを目的とする。 【構成】半絶縁性ＩｎＰ基板１０上にｎ−Ｉｎ0.53Ｇａ
0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ
0.5 ）0.48Ａｓコレクタバリア層１４、ｎ−Ｉｎ 0.53Ｇ
ａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエ
ミッタバリア層１８、及び２つの島状のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０ａ，２０ｂが形成され、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上にＰｄ
／Ｇｅ金属層２２が形成され、Ｐｄ／Ｇｅ金属層２２下
のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８及び
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ
層２４が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り、特に２以上のエミッタ部を有するマルチ・
エミッタ型トランジスタ及びその製造方法に関する。
方法に係り、特に２以上のエミッタ部を有するマルチ・
エミッタ型トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】最近、半導体素子の高速化・高集積化に
対する要求は益々強くなってきている。この要求に答え
るため、高速のホットエレクトロンをキャリヤとして用
いたＨＥＴ（Hot Electron Transistor ；ホットエレク
トロントランジスタ）が提唱されている。更にこのＨＥ
Ｔのエミッタ部を２つ以上用い、ベース電極を用いない
いわゆるＭＥ−ＨＥＴ（マルチ・エミッタ型ＨＥＴ）が
提唱され（特開平４−９６２７４参照）、集積回路の高
速化・高集積化が可能となった。
対する要求は益々強くなってきている。この要求に答え
るため、高速のホットエレクトロンをキャリヤとして用
いたＨＥＴ（Hot Electron Transistor ；ホットエレク
トロントランジスタ）が提唱されている。更にこのＨＥ
Ｔのエミッタ部を２つ以上用い、ベース電極を用いない
いわゆるＭＥ−ＨＥＴ（マルチ・エミッタ型ＨＥＴ）が
提唱され（特開平４−９６２７４参照）、集積回路の高
速化・高集積化が可能となった。
【０００３】図１２に従来のＭＥ−ＨＥＴの構造断面図
を示す。例えば半絶縁性ＩｎＰ基板６０上に、ｎ−Ｉｎ
ＧａＡｓコレクタ層６２が形成され、このｎ−ＩｎＧａ
Ａｓコレクタ層６２上に、ｉ−ＩｎＡＩＧａＡｓコレク
タバリア層６４を介して、ｎ−ＩｎＧａＡｓベース層６
６が形成されている。また、このｎ−ＩｎＧａＡｓベー
ス層６６上には、ｉ−ＩｎＡｌＡｓエミッタバリア層６
８を介して、ｎ−ＩｎＧａＡｓエミッタ層７０ａ，７０
ｂが２つの島状に形成されている。
を示す。例えば半絶縁性ＩｎＰ基板６０上に、ｎ−Ｉｎ
ＧａＡｓコレクタ層６２が形成され、このｎ−ＩｎＧａ
Ａｓコレクタ層６２上に、ｉ−ＩｎＡＩＧａＡｓコレク
タバリア層６４を介して、ｎ−ＩｎＧａＡｓベース層６
６が形成されている。また、このｎ−ＩｎＧａＡｓベー
ス層６６上には、ｉ−ＩｎＡｌＡｓエミッタバリア層６
８を介して、ｎ−ＩｎＧａＡｓエミッタ層７０ａ，７０
ｂが２つの島状に形成されている。
【０００４】また、ｎ−ＩｎＧａＡｓエミッタ層７０
ａ，７０ｂ上には、それぞれエミッタ電極７２ａ，７２
ｂが形成され、またｎ−ＩｎＧａＡｓコレクタ層６２上
には、コレクタ電極７４が形成されている。
ａ，７０ｂ上には、それぞれエミッタ電極７２ａ，７２
ｂが形成され、またｎ−ＩｎＧａＡｓコレクタ層６２上
には、コレクタ電極７４が形成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＭＥ−ＨＥＴにおいては、通常のＨＥＴと同様に、
ベース層を薄くすることが要求される。また、ＭＥ−Ｈ
ＥＴではエミッタ領域が２つ以上あり、ベース電極を直
接ベース層から取り出さない構造を特徴とすることによ
り、構造の簡単化、回路上の簡素化が可能となるため、
エミッタ電極間のベース層に係わる寄生抵抗の低減が特
に問題になっていた。
来のＭＥ−ＨＥＴにおいては、通常のＨＥＴと同様に、
ベース層を薄くすることが要求される。また、ＭＥ−Ｈ
ＥＴではエミッタ領域が２つ以上あり、ベース電極を直
接ベース層から取り出さない構造を特徴とすることによ
り、構造の簡単化、回路上の簡素化が可能となるため、
エミッタ電極間のベース層に係わる寄生抵抗の低減が特
に問題になっていた。
【０００６】尚、ここでベース層を予め高濃度とした
り、厚くしたりすることにより寄生抵抗を低減すること
は可能であるが、ベース層に注入されるホットエレクト
ロンがベース中で散乱され易くなり、電流利得が大幅に
低下するため、この方法を使用することはできない。そ
こで本発明は、マルチ・エミッタ型の半導体装置におい
て、エミッタ電極間のベース層に係わる寄生抵抗を低減
し、高速化及び低消費電力化を可能にする半導体装置及
びその製造方法を提供することを目的とする。
り、厚くしたりすることにより寄生抵抗を低減すること
は可能であるが、ベース層に注入されるホットエレクト
ロンがベース中で散乱され易くなり、電流利得が大幅に
低下するため、この方法を使用することはできない。そ
こで本発明は、マルチ・エミッタ型の半導体装置におい
て、エミッタ電極間のベース層に係わる寄生抵抗を低減
し、高速化及び低消費電力化を可能にする半導体装置及
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、第１の半導
体層からなるコレクタ部と、前記第１の半導体層上に形
成された第２の半導体層からなるベース部と、前記第２
の半導体層上に形成され、２以上の島状に分離された第
３の半導体層からなるエミッタ部とを有する半導体装置
において、前記２以上の島状に分離された第３の半導体
層間に、低抵抗領域が設けられていることを特徴とする
半導体装置によって達成される。
体層からなるコレクタ部と、前記第１の半導体層上に形
成された第２の半導体層からなるベース部と、前記第２
の半導体層上に形成され、２以上の島状に分離された第
３の半導体層からなるエミッタ部とを有する半導体装置
において、前記２以上の島状に分離された第３の半導体
層間に、低抵抗領域が設けられていることを特徴とする
半導体装置によって達成される。
【０００８】また、基板と、前記基板上に形成されたコ
レクタ層と、前記コレクタ層上に形成されたコレクタバ
リア層と、前記コレクタバリア層上に形成されたベース
層と、前記ベース層上に形成されたエミッタバリア層
と、前記エミッタバリア層上に形成された２以上の島状
のエミッタ層と、前記コレクタ層上にオーミック接合す
るコレクタ電極と、前記２以上の島状のエミッタ層上に
それぞれオーミック接合する２以上のエミッタ電極とを
有する半導体装置において、前記２以上の島状のエミッ
タ層間の前記ベース層内又は前記ベース層上に、低抵抗
領域が設けられていることを特徴とする半導体装置によ
って達成される。
レクタ層と、前記コレクタ層上に形成されたコレクタバ
リア層と、前記コレクタバリア層上に形成されたベース
層と、前記ベース層上に形成されたエミッタバリア層
と、前記エミッタバリア層上に形成された２以上の島状
のエミッタ層と、前記コレクタ層上にオーミック接合す
るコレクタ電極と、前記２以上の島状のエミッタ層上に
それぞれオーミック接合する２以上のエミッタ電極とを
有する半導体装置において、前記２以上の島状のエミッ
タ層間の前記ベース層内又は前記ベース層上に、低抵抗
領域が設けられていることを特徴とする半導体装置によ
って達成される。
【０００９】また、基板と、前記基板上に形成されたコ
レクタ層と、前記コレクタ層上に形成されたコレクタバ
リア層と、前記コレクタバリア層上に形成されたベース
層と、前記ベース層上に形成されたエミッタ共鳴トンネ
ルバリア層と、前記エミッタ共鳴トンネルバリア層上に
形成された２以上の島状のエミッタ層と、前記コレクタ
層上にオーミック接合するコレクタ電極と、前記２以上
の島状のエミッタ層上にそれぞれオーミック接合する２
以上のエミッタ電極とを有する半導体装置において、前
記２以上の島状のエミッタ層間の前記ベース層内又は前
記ベース層上に、低抵抗領域が設けられていることを特
徴とする半導体装置によって達成される。
レクタ層と、前記コレクタ層上に形成されたコレクタバ
リア層と、前記コレクタバリア層上に形成されたベース
層と、前記ベース層上に形成されたエミッタ共鳴トンネ
ルバリア層と、前記エミッタ共鳴トンネルバリア層上に
形成された２以上の島状のエミッタ層と、前記コレクタ
層上にオーミック接合するコレクタ電極と、前記２以上
の島状のエミッタ層上にそれぞれオーミック接合する２
以上のエミッタ電極とを有する半導体装置において、前
記２以上の島状のエミッタ層間の前記ベース層内又は前
記ベース層上に、低抵抗領域が設けられていることを特
徴とする半導体装置によって達成される。
【００１０】また、基板と、前記基板上に形成されたコ
レクタコンタクト層と、前記コレクタコンタクト層上に
形成されたコレクタ層と、前記コレクタ層上に形成され
たベース層と、前記ベース層上に形成されたエミッタ層
と、前記エミッタ層上に形成された２以上の島状のエミ
ッタコンタクト層と、前記コレクタコンタクト層上にオ
ーミック接合するコレクタ電極と、前記２以上の島状の
エミッタコンタクト層上にそれぞれオーミック接合する
２以上のエミッタ電極とを有する半導体装置において、
前記２以上の島状のエミッタコンタクト層間の前記エミ
ッタ層内又は前記エミッタ層上に、低抵抗領域が設けら
れていることを特徴とする半導体装置によって達成され
る。
レクタコンタクト層と、前記コレクタコンタクト層上に
形成されたコレクタ層と、前記コレクタ層上に形成され
たベース層と、前記ベース層上に形成されたエミッタ層
と、前記エミッタ層上に形成された２以上の島状のエミ
ッタコンタクト層と、前記コレクタコンタクト層上にオ
ーミック接合するコレクタ電極と、前記２以上の島状の
エミッタコンタクト層上にそれぞれオーミック接合する
２以上のエミッタ電極とを有する半導体装置において、
前記２以上の島状のエミッタコンタクト層間の前記エミ
ッタ層内又は前記エミッタ層上に、低抵抗領域が設けら
れていることを特徴とする半導体装置によって達成され
る。
【００１１】また、上記の半導体装置において、前記低
抵抗領域が、金属合金層であることを特徴とする半導体
装置によって達成される。また、上記の半導体装置にお
いて、前記低抵抗領域が、抵抗率の低い半導体層である
ことを特徴とする半導体装置によって達成される。ま
た、上記の半導体装置において、前記低抵抗領域が、金
属層であることを特徴とする半導体装置によって達成さ
れる。
抵抗領域が、金属合金層であることを特徴とする半導体
装置によって達成される。また、上記の半導体装置にお
いて、前記低抵抗領域が、抵抗率の低い半導体層である
ことを特徴とする半導体装置によって達成される。ま
た、上記の半導体装置において、前記低抵抗領域が、金
属層であることを特徴とする半導体装置によって達成さ
れる。
【００１２】更に、上記課題は、基板上に、コレクタ
層、コレクタバリア層、ベース層、エミッタバリア層、
及びエミッタ層を順に成長させ、前記エミッタ層上に、
エミッタ電極層を形成する第１の工程と、前記エミッタ
電極層を所定の形状にパターニングして、２以上のエミ
ッタ電極を形成した後、前記２以上のエミッタ電極をマ
スクとして、前記エミッタ層を選択的にエッチングし、
２以上の島状のエミッタ層を形成する第２の工程と、前
記２以上のエミッタ電極をマスクとして、前記２以上の
島状のエミッタ層間の前記エミッタバリア層上に金属層
を形成した後、熱処理を行って、前記金属層下の前記エ
ミッタバリア層及び前記ベース層内に、金属合金層を形
成する第３の工程と、前記エミッタバリア層、前記ベー
ス層、及び前記コレクタバリア層をメサエッチングした
後、露出した前記コレクタ層上に、コレクタ電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
層、コレクタバリア層、ベース層、エミッタバリア層、
及びエミッタ層を順に成長させ、前記エミッタ層上に、
エミッタ電極層を形成する第１の工程と、前記エミッタ
電極層を所定の形状にパターニングして、２以上のエミ
ッタ電極を形成した後、前記２以上のエミッタ電極をマ
スクとして、前記エミッタ層を選択的にエッチングし、
２以上の島状のエミッタ層を形成する第２の工程と、前
記２以上のエミッタ電極をマスクとして、前記２以上の
島状のエミッタ層間の前記エミッタバリア層上に金属層
を形成した後、熱処理を行って、前記金属層下の前記エ
ミッタバリア層及び前記ベース層内に、金属合金層を形
成する第３の工程と、前記エミッタバリア層、前記ベー
ス層、及び前記コレクタバリア層をメサエッチングした
後、露出した前記コレクタ層上に、コレクタ電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法によって達成される。
【００１３】また、上記の半導体装置の製造方法におい
て、前記第３の工程の代わりに、前記２以上のエミッタ
電極をマスクとして、前記エミッタバリア層を選択的に
エッチングして、前記２以上の島状のエミッタ層間の前
記ベース層を露出させた後、露出した前記ベース層上
に、抵抗率の低い半導体層を選択的に成長させる工程を
有することを特徴とする半導体装置の製造方法によって
達成される。
て、前記第３の工程の代わりに、前記２以上のエミッタ
電極をマスクとして、前記エミッタバリア層を選択的に
エッチングして、前記２以上の島状のエミッタ層間の前
記ベース層を露出させた後、露出した前記ベース層上
に、抵抗率の低い半導体層を選択的に成長させる工程を
有することを特徴とする半導体装置の製造方法によって
達成される。
【００１４】また、上記の半導体装置の製造方法におい
て、前記第３の工程の代わりに、前記２以上のエミッタ
電極をマスクとして、前記エミッタバリア層を選択的に
エッチングして、前記２以上の島状のエミッタ層間の前
記ベース層を露出させた後、前記２以上のエミッタ電極
をマスクとして、露出した前記ベース層上に、金属層を
オーミック接合して形成する工程を有することを特徴と
する半導体装置の製造方法によって達成される。
て、前記第３の工程の代わりに、前記２以上のエミッタ
電極をマスクとして、前記エミッタバリア層を選択的に
エッチングして、前記２以上の島状のエミッタ層間の前
記ベース層を露出させた後、前記２以上のエミッタ電極
をマスクとして、露出した前記ベース層上に、金属層を
オーミック接合して形成する工程を有することを特徴と
する半導体装置の製造方法によって達成される。
【００１５】
【作用】本発明は、マルチ・エミッタ型の半導体装置に
おいて、２以上の島状に分離されたエミッタ部間に、金
属合金層又は抵抗率の低い半導体層からなる低抵抗領域
が設けられていることにより、ベース部の寄生抵抗を低
減することができる。これにより、マルチ・エミッタ型
の半導体装置の一層の高速化・低消費電力化が可能にな
ると共に、その高集積化に対しても寄与することができ
る。
おいて、２以上の島状に分離されたエミッタ部間に、金
属合金層又は抵抗率の低い半導体層からなる低抵抗領域
が設けられていることにより、ベース部の寄生抵抗を低
減することができる。これにより、マルチ・エミッタ型
の半導体装置の一層の高速化・低消費電力化が可能にな
ると共に、その高集積化に対しても寄与することができ
る。
【００１６】
【実施例】以下、本発明を図示する実施例に基づいて具
体的に説明する。図１は本発明の第１の実施例によるＭ
Ｅ−ＨＥＴを示す断面図である。半絶縁性ＩｎＰ基板１
０上に、厚さ３００ｎｍ、Ｓｉのドープ量１×１０19ｃ
ｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２が形成
され、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上
に、厚さ２００ｎｍのノンドープのｉ−Ｉｎ0.52（ＡＩ
0.8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１４を介し
て、厚さ３０ｎｍ、Ｓｉのドープ量１×１０18ｃｍ-3の
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６が形成されてい
る。
体的に説明する。図１は本発明の第１の実施例によるＭ
Ｅ−ＨＥＴを示す断面図である。半絶縁性ＩｎＰ基板１
０上に、厚さ３００ｎｍ、Ｓｉのドープ量１×１０19ｃ
ｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２が形成
され、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上
に、厚さ２００ｎｍのノンドープのｉ−Ｉｎ0.52（ＡＩ
0.8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１４を介し
て、厚さ３０ｎｍ、Ｓｉのドープ量１×１０18ｃｍ-3の
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６が形成されてい
る。
【００１７】また、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層１６上には、厚さ５ｎｍのノンドープのｉ−Ｉｎ
0.52Ａｌ0.48Ａｓエミッタバリア層１８を介して、厚さ
２００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂが２つの
島状に形成されている。そしてこれら２つのｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉ
ｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上に、厚さ３
０ｎｍのＰｄ層と厚さ４０ｎｍのＧｅ層とが積層された
Ｐｄ／Ｇｅ金属層２２が形成され、またこのＰｄ／Ｇｅ
金属層２２下のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリ
ア層１８及びｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内
に、金属アロイ層２４が形成されている点に本実施例の
特徴がある。尚、このＰｄ／Ｇｅ金属層２２の代わり
に、Ｐｄ／Ｚｎ金属層を用いてもよい。
ス層１６上には、厚さ５ｎｍのノンドープのｉ−Ｉｎ
0.52Ａｌ0.48Ａｓエミッタバリア層１８を介して、厚さ
２００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂが２つの
島状に形成されている。そしてこれら２つのｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉ
ｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上に、厚さ３
０ｎｍのＰｄ層と厚さ４０ｎｍのＧｅ層とが積層された
Ｐｄ／Ｇｅ金属層２２が形成され、またこのＰｄ／Ｇｅ
金属層２２下のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリ
ア層１８及びｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内
に、金属アロイ層２４が形成されている点に本実施例の
特徴がある。尚、このＰｄ／Ｇｅ金属層２２の代わり
に、Ｐｄ／Ｚｎ金属層を用いてもよい。
【００１８】また、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０ａ，２０ｂ上には、それぞれ厚さ４００ｎｍのＷ
Ｓｉエミッタ電極２６ａ，２６ｂが形成されている。ま
た、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、
厚さ１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積
層されたＣｒ／Ａｕコレクタ電極２８が形成されてい
る。
層２０ａ，２０ｂ上には、それぞれ厚さ４００ｎｍのＷ
Ｓｉエミッタ電極２６ａ，２６ｂが形成されている。ま
た、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、
厚さ１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積
層されたＣｒ／Ａｕコレクタ電極２８が形成されてい
る。
【００１９】次に、図１のＭＥ−ＨＥＴの製造方法を、
図２〜図５に示す工程断面図を用いて説明する。半絶縁
性ＩｎＰ基板１０上に、ＭＢＥ法又はＭＯＣＶＤ法によ
り、厚さ３００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3
のｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２、厚さ２０
０ｎｍのノンドープのｉ−Ｉｎ0.52（ＡＩ0.8 Ｇ
ａ0.5 ）0.48Ａｓコレクタバリア層１４、厚さ３０ｎ
ｍ、Ｓｉのドープ量１×１０18ｃｍ-3のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓベース層１６、厚さ５ｎｍのノンドープのｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８、及び厚
さ２００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3のｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０を順にエピタキシ
ャル結晶成長する。
図２〜図５に示す工程断面図を用いて説明する。半絶縁
性ＩｎＰ基板１０上に、ＭＢＥ法又はＭＯＣＶＤ法によ
り、厚さ３００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3
のｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２、厚さ２０
０ｎｍのノンドープのｉ−Ｉｎ0.52（ＡＩ0.8 Ｇ
ａ0.5 ）0.48Ａｓコレクタバリア層１４、厚さ３０ｎ
ｍ、Ｓｉのドープ量１×１０18ｃｍ-3のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓベース層１６、厚さ５ｎｍのノンドープのｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８、及び厚
さ２００ｎｍ、Ｓｉのドープ量１×１０19ｃｍ-3のｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０を順にエピタキシ
ャル結晶成長する。
【００２０】続いて、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０上に、スパッタ法により、厚さ４００ｎｍ
のＷＳｉ層２６を形成する（図２（ａ）参照）。次い
で、フォトリソグラフィ技術及びＣＦ4 とＯ2 を用いた
ＲＩＥ法等により、ＷＳｉ層２６を所定の形状にパター
ニングして、２つのＷＳｉエミッタ電極２６ａ，２６ｂ
を形成した後、フォトレジストを除去する（図２（ｂ）
参照）。
ミッタ層２０上に、スパッタ法により、厚さ４００ｎｍ
のＷＳｉ層２６を形成する（図２（ａ）参照）。次い
で、フォトリソグラフィ技術及びＣＦ4 とＯ2 を用いた
ＲＩＥ法等により、ＷＳｉ層２６を所定の形状にパター
ニングして、２つのＷＳｉエミッタ電極２６ａ，２６ｂ
を形成した後、フォトレジストを除去する（図２（ｂ）
参照）。
【００２１】次いで、ＷＳｉエミッタ電極２６ａ，２６
ｂをマスクとし、クエン酸とＨ2 ＯとＨ2 Ｏ2 の混合液
を用いるｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０のエ
ッチングにより、２つの島状のｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓエミッタ層２０ａ，２０ｂを形成する。このとき、ク
エン酸系のエッチング液を用いているため、ＷＳｉエミ
ッタ電極２６ａ，２６ｂとｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａ，２０ｂとは、いわゆるＴ字型形状をな
す。また、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層
１８に対してｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０
が選択的にエッチングされるため、このエッチングをｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８表面でス
トップすることができる（図３（ｃ）参照）。
ｂをマスクとし、クエン酸とＨ2 ＯとＨ2 Ｏ2 の混合液
を用いるｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０のエ
ッチングにより、２つの島状のｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓエミッタ層２０ａ，２０ｂを形成する。このとき、ク
エン酸系のエッチング液を用いているため、ＷＳｉエミ
ッタ電極２６ａ，２６ｂとｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａ，２０ｂとは、いわゆるＴ字型形状をな
す。また、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層
１８に対してｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０
が選択的にエッチングされるため、このエッチングをｉ
−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８表面でス
トップすることができる（図３（ｃ）参照）。
【００２２】次いで、ＥＢ蒸着法により、ＷＳｉエミッ
タ電極２６ａ，２６ｂをマスクとして、全面に厚さ３０
ｎｍのＰｄ層と厚さ４０ｎｍのＧｅ層とを順に蒸着し
て、Ｐｄ／Ｇｅ金属層２２を形成する。これにより、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間の
ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上にも
Ｐｄ／Ｇｅ金属層２２が形成される。
タ電極２６ａ，２６ｂをマスクとして、全面に厚さ３０
ｎｍのＰｄ層と厚さ４０ｎｍのＧｅ層とを順に蒸着し
て、Ｐｄ／Ｇｅ金属層２２を形成する。これにより、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間の
ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８上にも
Ｐｄ／Ｇｅ金属層２２が形成される。
【００２３】尚、このとき、ＷＳｉエミッタ電極２６
ａ，２６ｂとｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０
ａ，２０ｂとがＴ字型形状をなしているため、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ側面にＰｄ
／Ｇｅ金属層が付着することはない（図３（ｄ）参
照）。次いで、温度２５０℃、７分間の熱処理を行い、
更に温度３５０℃で３０秒間の熱処理を行う。この熱処
理により、Ｐｄ／Ｇｅ金属層２２下のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６内に、金属アロイ層２４を形成す
る。
ａ，２６ｂとｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０
ａ，２０ｂとがＴ字型形状をなしているため、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ側面にＰｄ
／Ｇｅ金属層が付着することはない（図３（ｄ）参
照）。次いで、温度２５０℃、７分間の熱処理を行い、
更に温度３５０℃で３０秒間の熱処理を行う。この熱処
理により、Ｐｄ／Ｇｅ金属層２２下のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６内に、金属アロイ層２４を形成す
る。
【００２４】尚、このとき、最初の温度２５０℃の熱処
理により、Ｐｄ／Ｇｅ金属層２２に含有されるＰｄとｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６のＡｓとによって
薄いＰｄＡｓ層が形成され、それ以上合金化が進行しな
いため、金属アロイ層２４が薄いｎ−Ｉｎ0.53Ｇａ0.47
Ａｓベース層１６を突き抜けることはない（図４（ｅ）
参照）。尚、Ｐｄ／Ｇｅ金属層２２の代わりにＰｄ／Ｚ
ｎ金属層を用いた場合も同様の効果がある。
理により、Ｐｄ／Ｇｅ金属層２２に含有されるＰｄとｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６のＡｓとによって
薄いＰｄＡｓ層が形成され、それ以上合金化が進行しな
いため、金属アロイ層２４が薄いｎ−Ｉｎ0.53Ｇａ0.47
Ａｓベース層１６を突き抜けることはない（図４（ｅ）
参照）。尚、Ｐｄ／Ｇｅ金属層２２の代わりにＰｄ／Ｚ
ｎ金属層を用いた場合も同様の効果がある。
【００２５】次いで、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッ
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、厚さ
１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層さ
れたＣｒ／Ａｕコレクタ電極２８を形成する。こうして
図１に示すＭＥ−ＨＥＴを完成する（図４（ｆ）参
照）。
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、厚さ
１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層さ
れたＣｒ／Ａｕコレクタ電極２８を形成する。こうして
図１に示すＭＥ−ＨＥＴを完成する（図４（ｆ）参
照）。
【００２６】その後、全面に、ＳｉＯ2 膜やＳｉＯＮ膜
などからなる層間絶縁膜３０を形成する（図５（ｇ）参
照）。更に、ＷＳｉエミッタ電極２６ａ，２６ｂ上の層
間絶縁膜３０を選択的にエッチング除去してコンタクト
ホールを開口した後、このコンタクトホールを介してＷ
Ｓｉエミッタ電極２６ａ，２６ｂにそれぞれ接続するＴ
ｉ層、Ｐｔ層、及びＡｕ層が積層されたＴｉ／Ｐｔ／Ａ
ｕ配線層３２ａ，３２ｂを形成する（図５（ｈ）参
照）。
などからなる層間絶縁膜３０を形成する（図５（ｇ）参
照）。更に、ＷＳｉエミッタ電極２６ａ，２６ｂ上の層
間絶縁膜３０を選択的にエッチング除去してコンタクト
ホールを開口した後、このコンタクトホールを介してＷ
Ｓｉエミッタ電極２６ａ，２６ｂにそれぞれ接続するＴ
ｉ層、Ｐｔ層、及びＡｕ層が積層されたＴｉ／Ｐｔ／Ａ
ｕ配線層３２ａ，３２ｂを形成する（図５（ｈ）参
照）。
【００２７】尚、上記図３（ｄ）に示す工程において、
厚さ７０ｎｍのＰｄ／Ｇｅ金属層２２を形成したが、こ
のＰｄ／Ｇｅ金属層２２は電極としてしようするもので
はないため、その厚さを厚くする必要はない。逆に、図
６に示すように、このＰｄ／Ｇｅ金属層２３の厚さが、
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ、
更にはＷＳｉエミッタ電極２６ａ，２６ｂと肩を並べる
程に厚くなると、プロセス上の問題が生じる。即ち、全
面に形成した層間絶縁膜３０にコンタクトホールを開口
する工程において、ＷＳｉエミッタ電極２６ａ，２６ｂ
間の距離が非常に近い場合には、位置合わせの余裕が全
くなくなり、ＷＳｉエミッタ電極２６ａ，２６ｂ上のみ
ならず、Ｐｄ／Ｇｅ金属層２３上にもコンタクトホール
が開口されるため、このコンタクトホールを介して形成
される配線層がショートしてしまう。従って、このよう
な問題点を防止するためにも、図３（ｄ）に示されるよ
うに、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２
０ｂ間に形成されるＰｄ／Ｇｅ金属層２２の厚さはｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚さ
に比べて十分薄いことが必要とされる。
厚さ７０ｎｍのＰｄ／Ｇｅ金属層２２を形成したが、こ
のＰｄ／Ｇｅ金属層２２は電極としてしようするもので
はないため、その厚さを厚くする必要はない。逆に、図
６に示すように、このＰｄ／Ｇｅ金属層２３の厚さが、
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ、
更にはＷＳｉエミッタ電極２６ａ，２６ｂと肩を並べる
程に厚くなると、プロセス上の問題が生じる。即ち、全
面に形成した層間絶縁膜３０にコンタクトホールを開口
する工程において、ＷＳｉエミッタ電極２６ａ，２６ｂ
間の距離が非常に近い場合には、位置合わせの余裕が全
くなくなり、ＷＳｉエミッタ電極２６ａ，２６ｂ上のみ
ならず、Ｐｄ／Ｇｅ金属層２３上にもコンタクトホール
が開口されるため、このコンタクトホールを介して形成
される配線層がショートしてしまう。従って、このよう
な問題点を防止するためにも、図３（ｄ）に示されるよ
うに、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２
０ｂ間に形成されるＰｄ／Ｇｅ金属層２２の厚さはｎ−
Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚さ
に比べて十分薄いことが必要とされる。
【００２８】次に、図１のＭＥ−ＨＥＴの動作を説明す
る。従来のＭＥ−ＨＥＴの場合と、基本的に同じであ
る。即ち、２つのＷＳｉエミッタ電極２６ａ，２６ｂの
うち、いずれか一方、例えばＷＳｉエミッタ電極２６ａ
に低電圧が印加されると、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａからｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタ
バリア層１８を介してｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース
層１６へ電子が注入され、例えばＷＳｉエミッタ電極２
６ｂに高電圧が印加されると、このＷＳｉエミッタ電極
２６ｂはベース電極として機能し、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６から電子が引き抜かれる。従っ
て、２つのＷＳｉエミッタ電極２６ａ，２６ｂ間の電位
差が、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８
に対する順方向及び逆方向の各立上り電圧の和により多
くなる場合にオンとなる。
る。従来のＭＥ−ＨＥＴの場合と、基本的に同じであ
る。即ち、２つのＷＳｉエミッタ電極２６ａ，２６ｂの
うち、いずれか一方、例えばＷＳｉエミッタ電極２６ａ
に低電圧が印加されると、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａからｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタ
バリア層１８を介してｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース
層１６へ電子が注入され、例えばＷＳｉエミッタ電極２
６ｂに高電圧が印加されると、このＷＳｉエミッタ電極
２６ｂはベース電極として機能し、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６から電子が引き抜かれる。従っ
て、２つのＷＳｉエミッタ電極２６ａ，２６ｂ間の電位
差が、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８
に対する順方向及び逆方向の各立上り電圧の和により多
くなる場合にオンとなる。
【００２９】このように本実施例によれば、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ層２４
が形成されているため、ベースの寄生抵抗を低減するこ
とができる。具体的にいえば、ｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓエミッタ層２０ａ，２０ｂとｉ−Ｉｎ0.52Ａｌ0.48Ａ
ｓエミッタバリア層１８との接合面積、即ちエミッタ−
ベース接合面積が２×２μｍ2 で、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂ間の距離が１μｍの
場合、ベース抵抗は１２０Ω（エミッタ電極のコンタク
ト抵抗分が２０Ω、ベースのシート抵抗分が１００Ω）
程度となった。この抵抗値は、従来のＭＥ−ＨＥＴ構造
における同じ条件でのベース抵抗が２７０Ω程度（エミ
ッタ電極のコンタクト抵抗分が２０Ω、ベースのシート
抵抗分が２５０Ω）であるのと比較すると、１／２以下
に低減している。
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ層２４
が形成されているため、ベースの寄生抵抗を低減するこ
とができる。具体的にいえば、ｎ−Ｉｎ0.53Ｇａ0.47Ａ
ｓエミッタ層２０ａ，２０ｂとｉ−Ｉｎ0.52Ａｌ0.48Ａ
ｓエミッタバリア層１８との接合面積、即ちエミッタ−
ベース接合面積が２×２μｍ2 で、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂ間の距離が１μｍの
場合、ベース抵抗は１２０Ω（エミッタ電極のコンタク
ト抵抗分が２０Ω、ベースのシート抵抗分が１００Ω）
程度となった。この抵抗値は、従来のＭＥ−ＨＥＴ構造
における同じ条件でのベース抵抗が２７０Ω程度（エミ
ッタ電極のコンタクト抵抗分が２０Ω、ベースのシート
抵抗分が２５０Ω）であるのと比較すると、１／２以下
に低減している。
【００３０】従って、本実施例によるＭＥ−ＨＥＴを用
いた集積回路は、一層の高速化・低消費電力化が可能に
なると共に、高集積化に対しても寄与することができ
る。次に、本発明の第２の実施例によるＭＥ−ＨＥＴに
ついて、図７を用いて説明する。図７は本実施例による
ＭＥ−ＨＥＴを示す断面図である。尚、上記図１のＭＥ
−ＨＥＴと同一の構成要素には同一の符号を付して説明
を省略する。
いた集積回路は、一層の高速化・低消費電力化が可能に
なると共に、高集積化に対しても寄与することができ
る。次に、本発明の第２の実施例によるＭＥ−ＨＥＴに
ついて、図７を用いて説明する。図７は本実施例による
ＭＥ−ＨＥＴを示す断面図である。尚、上記図１のＭＥ
−ＨＥＴと同一の構成要素には同一の符号を付して説明
を省略する。
【００３１】本実施例は、上記第１の実施例における金
属アロイ層２４の代わりに、低抵抗の半導体層が用いら
れている点に特徴がある。半絶縁性ＩｎＰ基板１０上
に、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２が形成さ
れ、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上
に、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレク
タバリア層１４を介して、ｎ−Ｉｎ0.53Ｇａ0. 47Ａｓベ
ース層１６が形成されている。また、このｎ−Ｉｎ0.53
Ｇａ0.47Ａｓベース層１６上には、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８を介して、ｎ−Ｉｎ0.53
Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂが２つの島状に
形成されている。
属アロイ層２４の代わりに、低抵抗の半導体層が用いら
れている点に特徴がある。半絶縁性ＩｎＰ基板１０上
に、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２が形成さ
れ、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上
に、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレク
タバリア層１４を介して、ｎ−Ｉｎ0.53Ｇａ0. 47Ａｓベ
ース層１６が形成されている。また、このｎ−Ｉｎ0.53
Ｇａ0.47Ａｓベース層１６上には、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８を介して、ｎ−Ｉｎ0.53
Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂが２つの島状に
形成されている。
【００３２】そしてこれら２つのｎ−Ｉｎ0.53Ｇａ0.47
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６上に、Ｓｉのドープ量１×１０19
ｃｍ-3のｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されて
いる点に本実施例の特徴がある。尚、このｎ+ −ＩｎＧ
ａＡｓ低抵抗層３４の代わりに、例えば高濃度のｎ+ −
ＩｎＡｓ層を用いることも可能である。
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６上に、Ｓｉのドープ量１×１０19
ｃｍ-3のｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されて
いる点に本実施例の特徴がある。尚、このｎ+ −ＩｎＧ
ａＡｓ低抵抗層３４の代わりに、例えば高濃度のｎ+ −
ＩｎＡｓ層を用いることも可能である。
【００３３】また、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０ａ，２０ｂ上には、それぞれＷＳｉエミッタ電極
２６ａ，２６ｂが形成され、またｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２上には、Ｃｒ／Ａｕコレクタ電極２
８が形成されている。次に、図１のＭＥ−ＨＥＴの製造
方法を、図８及び図９に示す工程断面図を用いて説明す
る。尚、上記図２〜図５のＭＥ−ＨＥＴと同一の構成要
素には同一の符号を付して説明を省略する。
層２０ａ，２０ｂ上には、それぞれＷＳｉエミッタ電極
２６ａ，２６ｂが形成され、またｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２上には、Ｃｒ／Ａｕコレクタ電極２
８が形成されている。次に、図１のＭＥ−ＨＥＴの製造
方法を、図８及び図９に示す工程断面図を用いて説明す
る。尚、上記図２〜図５のＭＥ−ＨＥＴと同一の構成要
素には同一の符号を付して説明を省略する。
【００３４】上記図２（ａ）〜図３（ｃ）に示される工
程と同様にして、半絶縁性ＩｎＰ基板１０上に、ｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（Ａ
Ｉ0. 8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１４、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８、及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０を順にエピタキシャル結晶成長
した後、このｎ−Ｉｎ 0.53Ｇａ0.47Ａｓエミッタ層２０
上に、ＷＳｉ層２６を形成する。
程と同様にして、半絶縁性ＩｎＰ基板１０上に、ｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（Ａ
Ｉ0. 8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１４、ｎ−
Ｉｎ0.53Ｇａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８、及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０を順にエピタキシャル結晶成長
した後、このｎ−Ｉｎ 0.53Ｇａ0.47Ａｓエミッタ層２０
上に、ＷＳｉ層２６を形成する。
【００３５】続いて、ＷＳｉ層２６を所定の形状にパタ
ーニングして、２つのＷＳｉエミッタ電極２６ａ，２６
ｂを形成した後、これらＷＳｉエミッタ電極２６ａ，２
６ｂをマスクとしてｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０をエッチングし、ＷＳｉエミッタ電極２６ａ，２
６ｂとＴ字型形状をなすｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミ
ッタ層２０ａ，２０ｂを形成する（図８（ａ）参照）。
ーニングして、２つのＷＳｉエミッタ電極２６ａ，２６
ｂを形成した後、これらＷＳｉエミッタ電極２６ａ，２
６ｂをマスクとしてｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０をエッチングし、ＷＳｉエミッタ電極２６ａ，２
６ｂとＴ字型形状をなすｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミ
ッタ層２０ａ，２０ｂを形成する（図８（ａ）参照）。
【００３６】次いで、ＷＳｉエミッタ電極２６ａ，２６
ｂをマスクとし、メタンと水素を用いるＲＩＥ法によ
り、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８を
選択的にエッチングして、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベ
ース層１６を露出させる。続いて、ＭＯＣＶＤ法、ＭＢ
Ｅ法、ＡＬＥ法等により、ＷＳｉエミッタ電極をマスク
として、露出したｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１
６上に、Ｓｉのドープ量１×１０19ｃｍ-3のｎ+ −Ｉｎ
ＧａＡｓ低抵抗層３４を選択的に再成長させる（図８
（ｂ）参照）。
ｂをマスクとし、メタンと水素を用いるＲＩＥ法によ
り、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８を
選択的にエッチングして、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベ
ース層１６を露出させる。続いて、ＭＯＣＶＤ法、ＭＢ
Ｅ法、ＡＬＥ法等により、ＷＳｉエミッタ電極をマスク
として、露出したｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１
６上に、Ｓｉのドープ量１×１０19ｃｍ-3のｎ+ −Ｉｎ
ＧａＡｓ低抵抗層３４を選択的に再成長させる（図８
（ｂ）参照）。
【００３７】次いで、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッ
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、Ｃｒ
／Ａｕコレクタ電極２８を形成する。こうして図７に示
すＭＥ−ＨＥＴを完成する（図９（ｃ）参照）。
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、Ｃｒ
／Ａｕコレクタ電極２８を形成する。こうして図７に示
すＭＥ−ＨＥＴを完成する（図９（ｃ）参照）。
【００３８】その後、全面に、層間絶縁膜３０を形成
し、更に、ＷＳｉエミッタ電極２６ａ，２６ｂ上に開口
したコンタクトホールを介してＷＳｉエミッタ電極２６
ａ，２６ｂにそれぞれ接続するＴｉ／Ｐｔ／Ａｕ配線層
３２ａ，３２ｂを形成する（図９（ｄ）参照）。尚、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６上に形成するｎ+
−ＩｎＧａＡｓ低抵抗層３４の厚さが、ｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚さに比べて十
分薄いことが必要とされるのは、上記第１の実施例にお
いて図６を用いて説明した場合と同様である。。
し、更に、ＷＳｉエミッタ電極２６ａ，２６ｂ上に開口
したコンタクトホールを介してＷＳｉエミッタ電極２６
ａ，２６ｂにそれぞれ接続するＴｉ／Ｐｔ／Ａｕ配線層
３２ａ，３２ｂを形成する（図９（ｄ）参照）。尚、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６上に形成するｎ+
−ＩｎＧａＡｓ低抵抗層３４の厚さが、ｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚さに比べて十
分薄いことが必要とされるのは、上記第１の実施例にお
いて図６を用いて説明した場合と同様である。。
【００３９】このように本実施例によれば、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６上にｎ+ −ＩｎＧａＡ
ｓ低抵抗層３４が形成されているため、ベースの寄生抵
抗を低減することができ、上記第１の実施例の場合と同
様の効果を奏することができる。尚、上記第２の実施例
においては、ｎ+ −ＩｎＧａＡｓ低抵抗層３４を形成す
る方法として、選択的成長法を用いたが、不純物をドー
ピングする法を用いることも可能である。但し、ｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６の厚さは３０ｎｍと極
めて薄いため、通常の高エネルギーを用いるイオン注入
法では困難であり、低エネルギーを用いる制御性の高い
ドーピング法であることが要求される。
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６上にｎ+ −ＩｎＧａＡ
ｓ低抵抗層３４が形成されているため、ベースの寄生抵
抗を低減することができ、上記第１の実施例の場合と同
様の効果を奏することができる。尚、上記第２の実施例
においては、ｎ+ −ＩｎＧａＡｓ低抵抗層３４を形成す
る方法として、選択的成長法を用いたが、不純物をドー
ピングする法を用いることも可能である。但し、ｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６の厚さは３０ｎｍと極
めて薄いため、通常の高エネルギーを用いるイオン注入
法では困難であり、低エネルギーを用いる制御性の高い
ドーピング法であることが要求される。
【００４０】次に、本発明の第３の実施例によるＭＥ−
ＨＥＴについて、図１０を用いて説明する。図１０は本
実施例によるＭＥ−ＨＥＴを示す断面図である。尚、上
記図７のＭＥ−ＨＥＴと同一の構成要素には同一の符号
を付して説明を省略する。本実施例は、上記第２の実施
例におけるｎ+ −ＩｎＧａＡｓ低抵抗層３４の代わり
に、金属層が用いられている点に特徴がある。
ＨＥＴについて、図１０を用いて説明する。図１０は本
実施例によるＭＥ−ＨＥＴを示す断面図である。尚、上
記図７のＭＥ−ＨＥＴと同一の構成要素には同一の符号
を付して説明を省略する。本実施例は、上記第２の実施
例におけるｎ+ −ＩｎＧａＡｓ低抵抗層３４の代わり
に、金属層が用いられている点に特徴がある。
【００４１】半絶縁性ＩｎＰ基板１０上に、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２が形成され、このｎ−
Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上に、ｉ−Ｉｎ
0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１
４を介して、ｎ−Ｉｎ0.53Ｇａ0. 47Ａｓベース層１６が
形成されている。また、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
ベース層１６上には、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッ
タバリア層１８を介して、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａ，２０ｂが２つの島状に形成されてい
る。
0.53Ｇａ0.47Ａｓコレクタ層１２が形成され、このｎ−
Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上に、ｉ−Ｉｎ
0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレクタバリア層１
４を介して、ｎ−Ｉｎ0.53Ｇａ0. 47Ａｓベース層１６が
形成されている。また、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
ベース層１６上には、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッ
タバリア層１８を介して、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエ
ミッタ層２０ａ，２０ｂが２つの島状に形成されてい
る。
【００４２】そしてこれら２つのｎ−Ｉｎ0.53Ｇａ0.47
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６上に、ＡｕＧｅ層とＡｕ層とが積
層されたＡｕＧｅ／Ａｕ金属層３５がオーミック接合さ
れて形成されている点に本実施例の特徴がある。尚、こ
のＡｕＧｅ／Ａｕ金属層３５の代わりに、ＡｕＧｅ／Ｎ
ｉ／Ａｕ金属層、Ｐｄ／Ｇｅ金属層、Ｐｄ／Ｚｎ金属層
など、ベース層とオーミック接合を形成する金属層を用
いてもよい。
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８及びｎ−Ｉｎ0.53Ｇａ
0.47Ａｓベース層１６上に、ＡｕＧｅ層とＡｕ層とが積
層されたＡｕＧｅ／Ａｕ金属層３５がオーミック接合さ
れて形成されている点に本実施例の特徴がある。尚、こ
のＡｕＧｅ／Ａｕ金属層３５の代わりに、ＡｕＧｅ／Ｎ
ｉ／Ａｕ金属層、Ｐｄ／Ｇｅ金属層、Ｐｄ／Ｚｎ金属層
など、ベース層とオーミック接合を形成する金属層を用
いてもよい。
【００４３】また、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０ａ，２０ｂ上には、それぞれＷＳｉエミッタ電極
２６ａ，２６ｂが形成され、またｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２上には、Ｃｒ／Ａｕコレクタ電極２
８が形成されている。次に、図１のＭＥ−ＨＥＴの製造
方法を説明する。上記図８（ａ）に示される工程と同様
にして、半絶縁性ＩｎＰ基板１０上に、ｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇ
ａ0.5 ） 0.48Ａｓコレクタバリア層１４、ｎ−Ｉｎ0.53
Ｇａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓ
エミッタバリア層１８、及びｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
エミッタ層２０を順に成長した後、このｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０上に、２つのＷＳｉエミッタ
電極２６ａ，２６ｂを形成し、これらＷＳｉエミッタ電
極２６ａ，２６ｂをマスクとしてｎ−Ｉｎ0.53Ｇａ0.47
Ａｓエミッタ層２０をエッチングし、ＷＳｉエミッタ電
極２６ａ，２６ｂとＴ字型形状をなすｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂを形成する。
層２０ａ，２０ｂ上には、それぞれＷＳｉエミッタ電極
２６ａ，２６ｂが形成され、またｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２上には、Ｃｒ／Ａｕコレクタ電極２
８が形成されている。次に、図１のＭＥ−ＨＥＴの製造
方法を説明する。上記図８（ａ）に示される工程と同様
にして、半絶縁性ＩｎＰ基板１０上に、ｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓコレクタ層１２、ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇ
ａ0.5 ） 0.48Ａｓコレクタバリア層１４、ｎ−Ｉｎ0.53
Ｇａ0.47Ａｓベース層１６、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓ
エミッタバリア層１８、及びｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
エミッタ層２０を順に成長した後、このｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓエミッタ層２０上に、２つのＷＳｉエミッタ
電極２６ａ，２６ｂを形成し、これらＷＳｉエミッタ電
極２６ａ，２６ｂをマスクとしてｎ−Ｉｎ0.53Ｇａ0.47
Ａｓエミッタ層２０をエッチングし、ＷＳｉエミッタ電
極２６ａ，２６ｂとＴ字型形状をなすｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂを形成する。
【００４４】次いで、ＷＳｉエミッタ電極２６ａ，２６
ｂをマスクとして、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタ
バリア層１８を選択的にエッチングし、ｎ−Ｉｎ0.53Ｇ
ａ0. 47Ａｓベース層１６を露出させる。続いて、上記第
２の実施例のように露出したｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
ベース層１６上にｎ+ −ＩｎＧａＡｓ低抵抗層３４を選
択的に再成長させる代わりに、ＷＳｉエミッタ電極をマ
スクとして、ＡｕＧｅ層とＡｕ層とを順に蒸着して、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６にオーミック接合
するＡｕＧｅ／Ａｕ金属層３５を形成する。
ｂをマスクとして、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタ
バリア層１８を選択的にエッチングし、ｎ−Ｉｎ0.53Ｇ
ａ0. 47Ａｓベース層１６を露出させる。続いて、上記第
２の実施例のように露出したｎ−Ｉｎ0.53Ｇａ0.47Ａｓ
ベース層１６上にｎ+ −ＩｎＧａＡｓ低抵抗層３４を選
択的に再成長させる代わりに、ＷＳｉエミッタ電極をマ
スクとして、ＡｕＧｅ層とＡｕ層とを順に蒸着して、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６にオーミック接合
するＡｕＧｅ／Ａｕ金属層３５を形成する。
【００４５】次いで、ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッ
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、Ｃｒ
／Ａｕコレクタ電極２８を形成する。こうして図１０に
示すＭＥ−ＨＥＴを完成する。
タバリア層１８、ｎ−Ｉｎ0.53Ｇａ 0.47Ａｓベース層１
６、及びｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコ
レクタバリア層１４をメサエッチングして、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓコレクタ層１２を露出させた後、この
ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層１２上には、Ｃｒ
／Ａｕコレクタ電極２８を形成する。こうして図１０に
示すＭＥ−ＨＥＴを完成する。
【００４６】尚、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１
６上に形成するＡｕＧｅ／Ａｕ金属層３５の厚さが、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚
さに比べて十分薄いことが必要とされるのは、上記第１
の実施例において図６を用いて説明した場合と同様であ
る。。このように本実施例によれば、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓベース層１６上にＡｕＧｅ／Ａｕ金属層３５
が形成されているため、ベースの寄生抵抗を低減するこ
とができ、上記第２の実施例の場合と同様の効果を奏す
ることができる。
６上に形成するＡｕＧｅ／Ａｕ金属層３５の厚さが、ｎ
−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂの厚
さに比べて十分薄いことが必要とされるのは、上記第１
の実施例において図６を用いて説明した場合と同様であ
る。。このように本実施例によれば、ｎ−Ｉｎ0.53Ｇａ
0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉｎ0.53Ｇ
ａ0.47Ａｓベース層１６上にＡｕＧｅ／Ａｕ金属層３５
が形成されているため、ベースの寄生抵抗を低減するこ
とができ、上記第２の実施例の場合と同様の効果を奏す
ることができる。
【００４７】次に、本発明の第４の実施例によるＭＥ−
ＲＨＥＴ（Resonant-tunneling HET；共鳴トンネリング
ホットエレクトロントランジスタ）について、図１１を
用いて説明する。図１１は本実施例によるＭＥ−ＲＨＥ
Ｔを示す断面図である。尚、上記図１のＭＥ−ＨＥＴと
同一の構成要素には同一の符号を付して説明を省略す
る。
ＲＨＥＴ（Resonant-tunneling HET；共鳴トンネリング
ホットエレクトロントランジスタ）について、図１１を
用いて説明する。図１１は本実施例によるＭＥ−ＲＨＥ
Ｔを示す断面図である。尚、上記図１のＭＥ−ＨＥＴと
同一の構成要素には同一の符号を付して説明を省略す
る。
【００４８】本実施例は、上記第１の実施例のＨＥＴ構
造の代わりに、ＲＨＥＴ構造となっている点に特徴があ
る。半絶縁性ＩｎＰ基板１０上に、厚さ３００ｎｍ、Ｓ
ｉのドープ量１×１０19ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２が形成され、このｎ−Ｉｎ0.53Ｇａ
0.47Ａｓコレクタ層１２上に、厚さ２００ｎｍのノンド
ープのｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレ
クタバリア層１４を介して、厚さ３０ｎｍ、Ｓｉのドー
プ量１×１０18ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層１６が形成されている。
造の代わりに、ＲＨＥＴ構造となっている点に特徴があ
る。半絶縁性ＩｎＰ基板１０上に、厚さ３００ｎｍ、Ｓ
ｉのドープ量１×１０19ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47
Ａｓコレクタ層１２が形成され、このｎ−Ｉｎ0.53Ｇａ
0.47Ａｓコレクタ層１２上に、厚さ２００ｎｍのノンド
ープのｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレ
クタバリア層１４を介して、厚さ３０ｎｍ、Ｓｉのドー
プ量１×１０18ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層１６が形成されている。
【００４９】また、このｎ−Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層１６上には、厚さ３ｎｍのｉ−ＩｎＡｌＡｓ層、厚
さ３ｎｍのｉ−ＩｎＧａＡｓ層、及び厚さ３ｎｍのｉ−
ＩｎＧａＡｓ層が順に積層されたｉ−ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ／ＩｎＧａＡｓエミッタ共鳴トンネルバリア
層３６を介して、厚さ２００ｎｍ、Ｓｉのドープ量１×
１０19ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２
０ａ，２０ｂが２つの島状に形成されている。即ち、Ｒ
ＨＥＴ構造となっている。
ス層１６上には、厚さ３ｎｍのｉ−ＩｎＡｌＡｓ層、厚
さ３ｎｍのｉ−ＩｎＧａＡｓ層、及び厚さ３ｎｍのｉ−
ＩｎＧａＡｓ層が順に積層されたｉ−ＩｎＡｌＡｓ／Ｉ
ｎＧａＡｓ／ＩｎＧａＡｓエミッタ共鳴トンネルバリア
層３６を介して、厚さ２００ｎｍ、Ｓｉのドープ量１×
１０19ｃｍ-3のｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ層２
０ａ，２０ｂが２つの島状に形成されている。即ち、Ｒ
ＨＥＴ構造となっている。
【００５０】そしてこれら２つのｎ−Ｉｎ0.53Ｇａ0.47
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８上に、厚さ３０ｎｍのＰ
ｄ層と厚さ４０ｎｍのＧｅ層とが積層されたＰｄ／Ｇｅ
金属層２２が形成され、またこのＰｄ／Ｇｅ金属層２２
下のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８及
びｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内に、金属ア
ロイ層２４が形成されている。
Ａｓエミッタ層２０ａ，２０ｂ間のｉ−Ｉｎ0.52Ａｌ
0.48Ａｓエミッタバリア層１８上に、厚さ３０ｎｍのＰ
ｄ層と厚さ４０ｎｍのＧｅ層とが積層されたＰｄ／Ｇｅ
金属層２２が形成され、またこのＰｄ／Ｇｅ金属層２２
下のｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層１８及
びｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層１６内に、金属ア
ロイ層２４が形成されている。
【００５１】また、ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミッタ
層２０ａ，２０ｂ上には、それぞれ厚さ４００ｎｍのＷ
Ｓｉエミッタ電極２６ａ，２６ｂが形成され、またｎ−
Ｉｎ 0.53Ｇａ0.47Ａｓコレクタ層１２上には、厚さ１０
ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層された
Ｃｒ／Ａｕコレクタ電極２８が形成されている。尚、こ
の図１１のＭＥ−ＲＨＥＴの製造方法は、上記図２〜図
５に示すＭＥ−ＨＥＴの製造方法とほぼ同様であるた
め、説明を省略する。
層２０ａ，２０ｂ上には、それぞれ厚さ４００ｎｍのＷ
Ｓｉエミッタ電極２６ａ，２６ｂが形成され、またｎ−
Ｉｎ 0.53Ｇａ0.47Ａｓコレクタ層１２上には、厚さ１０
ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層された
Ｃｒ／Ａｕコレクタ電極２８が形成されている。尚、こ
の図１１のＭＥ−ＲＨＥＴの製造方法は、上記図２〜図
５に示すＭＥ−ＨＥＴの製造方法とほぼ同様であるた
め、説明を省略する。
【００５２】このように本実施例によれば、ｎ−Ｉｎ
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ層２４
が形成されているため、ベースの寄生抵抗を低減するこ
とができ、ＭＥ−ＲＨＥＴにおいても上記第１の実施例
によるＭＥ−ＨＥＴの場合と同様の効果を奏することが
できる。
0.53Ｇａ0.47Ａｓエミッタ層２０ａ，２０ｂ間のｎ−Ｉ
ｎ0.53Ｇａ0.47Ａｓベース層１６内に金属アロイ層２４
が形成されているため、ベースの寄生抵抗を低減するこ
とができ、ＭＥ−ＲＨＥＴにおいても上記第１の実施例
によるＭＥ−ＨＥＴの場合と同様の効果を奏することが
できる。
【００５３】また、図示はしないが、本実施例における
金属アロイ層２４の代わりに、上記第２の実施例におけ
るｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されている場
合でも、上記第３の実施例におけるＡｕＧｅ／Ａｕ金属
層３５が形成されている場合でも、同様の効果を奏する
ことができる。次に、本発明の第５の実施例によるＭＥ
−ＨＢＴ（Hetero-junction BipolarTransistor；ヘテ
ロ接合バイポーラトランジスタ）について、図１２を用
いて説明する。
金属アロイ層２４の代わりに、上記第２の実施例におけ
るｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されている場
合でも、上記第３の実施例におけるＡｕＧｅ／Ａｕ金属
層３５が形成されている場合でも、同様の効果を奏する
ことができる。次に、本発明の第５の実施例によるＭＥ
−ＨＢＴ（Hetero-junction BipolarTransistor；ヘテ
ロ接合バイポーラトランジスタ）について、図１２を用
いて説明する。
【００５４】図１２は本実施例によるＭＥ−ＨＢＴを示
す断面図である。本実施例は、上記第１乃至第３の実施
例のＨＥＴ構造及び上記第４の実施例のＲＨＥＴ構造の
代わりに、ＨＢＴ構造となっている点に特徴がある。半
絶縁性ＩｎＰ基板４０上に、厚さ３００ｎｍ、Ｓｉのド
ープ量５×１０18ｃｍ-3のｎ−ＩｎＧａＡｓコレクタコ
ンタクト層４２を介して、厚さ３００ｎｍ、Ｓｉのドー
プ量１×１０17ｃｍ-3のｎ−ＩｎＧａＡｓコレクタ層４
４が形成されている。このｎ−ＩｎＧａＡｓコレクタ層
４４上には、厚さ５０ｎｍ、Ｂｅのドープ量５×１０18
ｃｍ-3のｐ−ＩｎＧａＡｓベース層４６が形成されてい
る。
す断面図である。本実施例は、上記第１乃至第３の実施
例のＨＥＴ構造及び上記第４の実施例のＲＨＥＴ構造の
代わりに、ＨＢＴ構造となっている点に特徴がある。半
絶縁性ＩｎＰ基板４０上に、厚さ３００ｎｍ、Ｓｉのド
ープ量５×１０18ｃｍ-3のｎ−ＩｎＧａＡｓコレクタコ
ンタクト層４２を介して、厚さ３００ｎｍ、Ｓｉのドー
プ量１×１０17ｃｍ-3のｎ−ＩｎＧａＡｓコレクタ層４
４が形成されている。このｎ−ＩｎＧａＡｓコレクタ層
４４上には、厚さ５０ｎｍ、Ｂｅのドープ量５×１０18
ｃｍ-3のｐ−ＩｎＧａＡｓベース層４６が形成されてい
る。
【００５５】また、このｐ−ＩｎＧａＡｓベース層４６
上には、ｐ−ＩｎＧａＡｓベース層４６のバンドギャッ
プより大きなバンドギャップをもつ、厚さ１５０ｎｍ、
Ｓｉのドープ量５×１０17ｃｍ-3のｎ−ＩｎＡｌＡｓエ
ミッタ層４８が形成されている。また、このｎ−ＩｎＡ
ｌＡｓエミッタ層４８上には、厚さ２００ｎｍ、Ｓｉの
ドープ量５×１０19ｃｍ-3のｎ−ＩｎＧａＡｓエミッタ
コンタクト層５０ａ，５０ｂが２つの島状に形成されて
いる。
上には、ｐ−ＩｎＧａＡｓベース層４６のバンドギャッ
プより大きなバンドギャップをもつ、厚さ１５０ｎｍ、
Ｓｉのドープ量５×１０17ｃｍ-3のｎ−ＩｎＡｌＡｓエ
ミッタ層４８が形成されている。また、このｎ−ＩｎＡ
ｌＡｓエミッタ層４８上には、厚さ２００ｎｍ、Ｓｉの
ドープ量５×１０19ｃｍ-3のｎ−ＩｎＧａＡｓエミッタ
コンタクト層５０ａ，５０ｂが２つの島状に形成されて
いる。
【００５６】そしてこれら２つのｎ−ＩｎＧａＡｓエミ
ッタコンタクト層５０ａ，５０ｂ間のｎ−ＩｎＡｌＡｓ
エミッタ層４８上に、厚さ１０ｎｍのＰｄ層と厚さ３０
ｎｍのＺｎ層とが積層されたＰｄ／Ｚｎ金属層５２が形
成され、またこのＰｄ／Ｚｎ金属層５２下のｎ−ＩｎＡ
ｌＡｓエミッタ層４８内に、深さ３０ｎｍ程度の薄い金
属アロイ層５４が形成されている点に本実施例の特徴が
ある。尚、Ｐｄ／Ｚｎ金属層５２の代わりに、Ｐｄ／Ｇ
ｅ金属層を用いてもよい。
ッタコンタクト層５０ａ，５０ｂ間のｎ−ＩｎＡｌＡｓ
エミッタ層４８上に、厚さ１０ｎｍのＰｄ層と厚さ３０
ｎｍのＺｎ層とが積層されたＰｄ／Ｚｎ金属層５２が形
成され、またこのＰｄ／Ｚｎ金属層５２下のｎ−ＩｎＡ
ｌＡｓエミッタ層４８内に、深さ３０ｎｍ程度の薄い金
属アロイ層５４が形成されている点に本実施例の特徴が
ある。尚、Ｐｄ／Ｚｎ金属層５２の代わりに、Ｐｄ／Ｇ
ｅ金属層を用いてもよい。
【００５７】また、ｎ−ＩｎＧａＡｓエミッタコンタク
ト層５０ａ，５０ｂ上には、それぞれ厚さ１０ｎｍのＣ
ｒ層と厚さ２００ｎｍのＡｕ層とが積層されたＣｒ／Ａ
ｕエミッタ電極５６ａ，５６ｂが形成されている。ま
た、ｎ−ＩｎＧａＡｓコレクタコンタクト層４２上に
は、厚さ１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層と
が積層されたＣｒ／Ａｕコレクタ電極５８が形成されて
いる。
ト層５０ａ，５０ｂ上には、それぞれ厚さ１０ｎｍのＣ
ｒ層と厚さ２００ｎｍのＡｕ層とが積層されたＣｒ／Ａ
ｕエミッタ電極５６ａ，５６ｂが形成されている。ま
た、ｎ−ＩｎＧａＡｓコレクタコンタクト層４２上に
は、厚さ１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層と
が積層されたＣｒ／Ａｕコレクタ電極５８が形成されて
いる。
【００５８】次に、図１２のＭＥ−ＨＢＴの製造方法を
説明する。半絶縁性ＩｎＰ基板４０上に、厚さ３００ｎ
ｍ、Ｓｉのドープ量５×１０18ｃｍ-3のｎ−ＩｎＧａＡ
ｓコレクタコンタクト層４２、厚さ３００ｎｍ、Ｓｉの
ドープ量１×１０17ｃｍ-3のｎ−ＩｎＧａＡｓコレクタ
層４４、厚さ５０ｎｍ、Ｂｅのドープ量５×１０18ｃｍ
-3のｐ−ＩｎＧａＡｓベース層４６、ｐ−ＩｎＧａＡｓ
ベース層４６のバンドギャップより大きなバンドギャッ
プをもつ、厚さ１５０ｎｍ、Ｓｉのドープ量５×１０17
ｃｍ-3のｎ−ＩｎＡｌＡｓエミッタ層４８、厚さ２００
ｎｍ、Ｓｉのドープ量５×１０19ｃｍ-3のｎ−ＩｎＧａ
Ａｓエミッタコンタクト層５０を順にエピタキシャル結
晶成長する。続いて、このｎ−ＩｎＧａＡｓエミッタコ
ンタクト層５０上に、厚さ１０ｎｍのＣｒ層と厚さ２０
０ｎｍのＡｕ層とが積層されたＣｒ／Ａｕ層を形成す
る。
説明する。半絶縁性ＩｎＰ基板４０上に、厚さ３００ｎ
ｍ、Ｓｉのドープ量５×１０18ｃｍ-3のｎ−ＩｎＧａＡ
ｓコレクタコンタクト層４２、厚さ３００ｎｍ、Ｓｉの
ドープ量１×１０17ｃｍ-3のｎ−ＩｎＧａＡｓコレクタ
層４４、厚さ５０ｎｍ、Ｂｅのドープ量５×１０18ｃｍ
-3のｐ−ＩｎＧａＡｓベース層４６、ｐ−ＩｎＧａＡｓ
ベース層４６のバンドギャップより大きなバンドギャッ
プをもつ、厚さ１５０ｎｍ、Ｓｉのドープ量５×１０17
ｃｍ-3のｎ−ＩｎＡｌＡｓエミッタ層４８、厚さ２００
ｎｍ、Ｓｉのドープ量５×１０19ｃｍ-3のｎ−ＩｎＧａ
Ａｓエミッタコンタクト層５０を順にエピタキシャル結
晶成長する。続いて、このｎ−ＩｎＧａＡｓエミッタコ
ンタクト層５０上に、厚さ１０ｎｍのＣｒ層と厚さ２０
０ｎｍのＡｕ層とが積層されたＣｒ／Ａｕ層を形成す
る。
【００５９】次いで、このＣｒ／Ａｕ層を所定の形状に
パターニングして、２つのＣｒ／Ａｕエミッタ電極５６
ａ，５６ｂを形成した後、これらｒＣｒ／Ａｕエミッタ
電極５６ａ，５６ｂをマスクとし、ｎ−ＩｎＧａＡｓエ
ミッタコンタクト層５０をエッチングして、２つの島状
のｎ−ＩｎＧａＡｓエミッタコンタクト層５０ａ，５０
ｂを形成する。
パターニングして、２つのＣｒ／Ａｕエミッタ電極５６
ａ，５６ｂを形成した後、これらｒＣｒ／Ａｕエミッタ
電極５６ａ，５６ｂをマスクとし、ｎ−ＩｎＧａＡｓエ
ミッタコンタクト層５０をエッチングして、２つの島状
のｎ−ＩｎＧａＡｓエミッタコンタクト層５０ａ，５０
ｂを形成する。
【００６０】次いで、ＥＢ蒸着法により、Ｃｒ／Ａｕエ
ミッタ電極５６ａ，５６ｂをマスクとして、これら２つ
のｎ−ＩｎＧａＡｓエミッタコンタクト層５０ａ，５０
ｂ間のｎ−ＩｎＡｌＡｓエミッタ層４８上に、厚さ１０
ｎｍのＰｄ層と厚さ３０ｎｍのＺｎ層とを順に蒸着し、
Ｐｄ／Ｚｎ金属層５２を形成する。続いて、温度２５０
℃、３分間の熱処理を行い、更に温度３２５℃で３０秒
間の熱処理を行うことにより、Ｐｄ／Ｚｎ金属層５２下
のｎ−ＩｎＡｌＡｓエミッタ層４８内に、深さ３０ｎｍ
程度の薄い金属アロイ層５４を形成する。
ミッタ電極５６ａ，５６ｂをマスクとして、これら２つ
のｎ−ＩｎＧａＡｓエミッタコンタクト層５０ａ，５０
ｂ間のｎ−ＩｎＡｌＡｓエミッタ層４８上に、厚さ１０
ｎｍのＰｄ層と厚さ３０ｎｍのＺｎ層とを順に蒸着し、
Ｐｄ／Ｚｎ金属層５２を形成する。続いて、温度２５０
℃、３分間の熱処理を行い、更に温度３２５℃で３０秒
間の熱処理を行うことにより、Ｐｄ／Ｚｎ金属層５２下
のｎ−ＩｎＡｌＡｓエミッタ層４８内に、深さ３０ｎｍ
程度の薄い金属アロイ層５４を形成する。
【００６１】次いで、ｎ−ＩｎＡｌＡｓエミッタ層４
８、ｐ−ＩｎＧａＡｓベース層４６、及びｎ−ＩｎＧａ
Ａｓコレクタ層４４をメサエッチングして、ｎ−ＩｎＧ
ａＡｓコレクタコンタクト層４２を露出させた後、この
ｎ−ＩｎＧａＡｓコレクタコンタクト層４２上に、厚さ
１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層さ
れたＣｒ／Ａｕコレクタ電極５８を形成する。
８、ｐ−ＩｎＧａＡｓベース層４６、及びｎ−ＩｎＧａ
Ａｓコレクタ層４４をメサエッチングして、ｎ−ＩｎＧ
ａＡｓコレクタコンタクト層４２を露出させた後、この
ｎ−ＩｎＧａＡｓコレクタコンタクト層４２上に、厚さ
１０ｎｍのＣｒ層と厚さ２００ｎｍのＡｕ層とが積層さ
れたＣｒ／Ａｕコレクタ電極５８を形成する。
【００６２】尚、この図１１のＭＥ−ＨＢＴにおいて
は、エミッタ−ベース間に正のバイアスを印加すると、
エミッタから電子がベース層に到達する。ここでベース
層に到達した電子は拡散によりコレクタ層へ到達し、コ
レクタ電流となる。動作原理としては、ＭＥ−ＨＥＴと
ほぼ同様である。このように本実施例によれば、ｎ−Ｉ
ｎＧａＡｓエミッタコンタクト層５０ａ，５０ｂ間のｐ
−ＩｎＧａＡｓベース層４６内に金属アロイ層５４が形
成されているため、ベースの寄生抵抗を低減することが
でき、ＭＥ−ＨＢＴにおいても上記第１の実施例による
ＭＥ−ＨＥＴの場合と同様の効果を奏することができ
る。
は、エミッタ−ベース間に正のバイアスを印加すると、
エミッタから電子がベース層に到達する。ここでベース
層に到達した電子は拡散によりコレクタ層へ到達し、コ
レクタ電流となる。動作原理としては、ＭＥ−ＨＥＴと
ほぼ同様である。このように本実施例によれば、ｎ−Ｉ
ｎＧａＡｓエミッタコンタクト層５０ａ，５０ｂ間のｐ
−ＩｎＧａＡｓベース層４６内に金属アロイ層５４が形
成されているため、ベースの寄生抵抗を低減することが
でき、ＭＥ−ＨＢＴにおいても上記第１の実施例による
ＭＥ−ＨＥＴの場合と同様の効果を奏することができ
る。
【００６３】また、図示はしないが、本実施例における
金属アロイ層５４の代わりに、上記第１の実施例におけ
るｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されている場
合でも、上記第３の実施例におけるＡｕＧｅ／Ａｕ金属
層３５が形成されている場合でも、同様の効果を奏する
ことができる。尚、上記第１〜第４によるＭＥ−ＨＥ
Ｔ、ＭＥ−ＲＨＥＴ、ＭＥ−ＨＢＴの材料としては、上
記に示したものの他、例えばＧａＡｓ／ＡｌＧａＡｓ
系、ＩｎＡｓ／ＡｌＧａＳｂＡＳ系、ＩｎＧａＡｓ／Ｉ
ｎＧａＰ系などでも可能であり、半導体材料によって本
発明の内容が制限されるものではない。また、いずれも
エミッタ部が２の場合について説明したが、３以上の場
合であっても基本的な半導体装置の構造及びその製造方
法は同様である。
金属アロイ層５４の代わりに、上記第１の実施例におけ
るｎ+ −ＩｎＧａＡｓ低抵抗層３４が形成されている場
合でも、上記第３の実施例におけるＡｕＧｅ／Ａｕ金属
層３５が形成されている場合でも、同様の効果を奏する
ことができる。尚、上記第１〜第４によるＭＥ−ＨＥ
Ｔ、ＭＥ−ＲＨＥＴ、ＭＥ−ＨＢＴの材料としては、上
記に示したものの他、例えばＧａＡｓ／ＡｌＧａＡｓ
系、ＩｎＡｓ／ＡｌＧａＳｂＡＳ系、ＩｎＧａＡｓ／Ｉ
ｎＧａＰ系などでも可能であり、半導体材料によって本
発明の内容が制限されるものではない。また、いずれも
エミッタ部が２の場合について説明したが、３以上の場
合であっても基本的な半導体装置の構造及びその製造方
法は同様である。
【００６４】
【発明の効果】以上のように本発明によれば、コレクタ
部と、コレクタ部に接続されたベース部と、ベース部に
接続された２以上の島状のエミッタ部とを有する半導体
装置において、２以上の島状のエミッタ部間に低抵抗領
域が設けられていることにより、マルチ・エミッタ型半
導体装置において従来問題であったベースの寄生抵抗を
低減することが可能になる。
部と、コレクタ部に接続されたベース部と、ベース部に
接続された２以上の島状のエミッタ部とを有する半導体
装置において、２以上の島状のエミッタ部間に低抵抗領
域が設けられていることにより、マルチ・エミッタ型半
導体装置において従来問題であったベースの寄生抵抗を
低減することが可能になる。
【００６５】これにより、マルチ・エミッタ型半導体装
置の一層の高速化・低消費電力化が可能になると共に、
その高集積化に対しても寄与することができる。
置の一層の高速化・低消費電力化が可能になると共に、
その高集積化に対しても寄与することができる。
【図１】本発明の第１の実施例によるＭＥ−ＨＥＴを示
す断面図である。
す断面図である。
【図２】図１のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その１）である。
の工程断面図（その１）である。
【図３】図１のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その２）である。
の工程断面図（その２）である。
【図４】図１のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その３）である。
の工程断面図（その３）である。
【図５】図１のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その４）である。
の工程断面図（その４）である。
【図６】図１のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図である。
の工程断面図である。
【図７】本発明の第２の実施例によるＭＥ−ＨＥＴを示
す断面図である。
す断面図である。
【図８】図７のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その１）である。
の工程断面図（その１）である。
【図９】図７のＭＥ−ＨＥＴの製造方法を説明するため
の工程断面図（その２）である。
の工程断面図（その２）である。
【図１０】本発明の第３の実施例によるＭＥ−ＨＥＴを
示す断面図である。
示す断面図である。
【図１１】本発明の第４の実施例によるＭＥ−ＲＨＥＴ
を示す断面図である。
を示す断面図である。
【図１２】本発明の第５の実施例によるＭＥ−ＨＢＴを
示す断面図である。
示す断面図である。
【図１３】従来のＭＥ−ＨＥＴを示す断面図である。
１０…半絶縁性ＩｎＰ基板 １２…ｎ−Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層 １４…ｉ−Ｉｎ0.52（ＡＩ0.8 Ｇａ0.5 ）0.48Ａｓコレ
クタバリア層 １６…ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層 １８…ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層 ２０、２０ａ，２０ｂ…ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミ
ッタ層 ２２…Ｐｄ／Ｇｅ金属層 ２４…金属アロイ層 ２６…ＷＳｉ層 ２６ａ，２６ｂ…ＷＳｉエミッタ電極 ２８…Ｃｒ／Ａｕコレクタ電極 ３０…層間絶縁膜 ３２ａ，３２ｂ…Ｔｉ／Ｐｔ／Ａｕ配線層 ３４…ｎ+ −ＩｎＧａＡｓ低抵抗層 ３５…ＡｕＧｅ／Ａｕ金属層 ３６…ｉ−ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＧａＡｓ
エミッタ共鳴トンネルバ リア層 ４０…半絶縁性ＩｎＰ基板 ４２…ｎ−ＩｎＧａＡｓコレクタコンタクト層 ４４…ｎ−ＩｎＧａＡｓコレクタ層 ４６…ｐ−ＩｎＧａＡｓベース層 ４８…ｎ−ＩｎＡｌＡｓエミッタ層 ５０ａ，５０ｂ…ｎ−ＩｎＧａＡｓエミッタコンタクト
層 ５２…Ｐｄ／Ｚｎ金属層 ５４…金属アロイ層 ５６ａ，５６ｂ…Ｃｒ／Ａｕエミッタ電極 ５８…Ｃｒ／Ａｕコレクタ電極 ６０…半絶縁性ＩｎＰ基板 ６２…ｎ−ＩｎＧａＡｓコレクタ層 ６４…ｉ−ＩｎＡＩＧａＡｓコレクタバリア層 ６６…ｎ−ＩｎＧａＡｓベース層 ６８…ｉ−ＩｎＡｌＡｓエミッタバリア層 ７０ａ，７０ｂ…ｎ−ＩｎＧａＡｓエミッタ層 ７２ａ，７２ｂ…エミッタ電極 ７４…コレクタ電極
クタバリア層 １６…ｎ−Ｉｎ0.53Ｇａ0.47Ａｓベース層 １８…ｉ−Ｉｎ0.52Ａｌ0.48Ａｓエミッタバリア層 ２０、２０ａ，２０ｂ…ｎ−Ｉｎ0.53Ｇａ0.47Ａｓエミ
ッタ層 ２２…Ｐｄ／Ｇｅ金属層 ２４…金属アロイ層 ２６…ＷＳｉ層 ２６ａ，２６ｂ…ＷＳｉエミッタ電極 ２８…Ｃｒ／Ａｕコレクタ電極 ３０…層間絶縁膜 ３２ａ，３２ｂ…Ｔｉ／Ｐｔ／Ａｕ配線層 ３４…ｎ+ −ＩｎＧａＡｓ低抵抗層 ３５…ＡｕＧｅ／Ａｕ金属層 ３６…ｉ−ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＧａＡｓ
エミッタ共鳴トンネルバ リア層 ４０…半絶縁性ＩｎＰ基板 ４２…ｎ−ＩｎＧａＡｓコレクタコンタクト層 ４４…ｎ−ＩｎＧａＡｓコレクタ層 ４６…ｐ−ＩｎＧａＡｓベース層 ４８…ｎ−ＩｎＡｌＡｓエミッタ層 ５０ａ，５０ｂ…ｎ−ＩｎＧａＡｓエミッタコンタクト
層 ５２…Ｐｄ／Ｚｎ金属層 ５４…金属アロイ層 ５６ａ，５６ｂ…Ｃｒ／Ａｕエミッタ電極 ５８…Ｃｒ／Ａｕコレクタ電極 ６０…半絶縁性ＩｎＰ基板 ６２…ｎ−ＩｎＧａＡｓコレクタ層 ６４…ｉ−ＩｎＡＩＧａＡｓコレクタバリア層 ６６…ｎ−ＩｎＧａＡｓベース層 ６８…ｉ−ＩｎＡｌＡｓエミッタバリア層 ７０ａ，７０ｂ…ｎ−ＩｎＧａＡｓエミッタ層 ７２ａ，７２ｂ…エミッタ電極 ７４…コレクタ電極
Claims (10)
- 【請求項１】 第１の半導体層からなるコレクタ部と、
前記第１の半導体層上に形成された第２の半導体層から
なるベース部と、前記第２の半導体層上に形成され、２
以上の島状に分離された第３の半導体層からなるエミッ
タ部とを有する半導体装置において、 前記２以上の島状に分離された第３の半導体層間に、低
抵抗領域が設けられていることを特徴とする半導体装
置。 - 【請求項２】 基板と、前記基板上に形成されたコレク
タ層と、前記コレクタ層上に形成されたコレクタバリア
層と、前記コレクタバリア層上に形成されたベース層
と、前記ベース層上に形成されたエミッタバリア層と、
前記エミッタバリア層上に形成された２以上の島状のエ
ミッタ層と、前記コレクタ層上にオーミック接合するコ
レクタ電極と、前記２以上の島状のエミッタ層上にそれ
ぞれオーミック接合する２以上のエミッタ電極とを有す
る半導体装置において、 前記２以上の島状のエミッタ層間の前記ベース層内又は
前記ベース層上に、低抵抗領域が設けられていることを
特徴とする半導体装置。 - 【請求項３】 基板と、前記基板上に形成されたコレク
タ層と、前記コレクタ層上に形成されたコレクタバリア
層と、前記コレクタバリア層上に形成されたベース層
と、前記ベース層上に形成されたエミッタ共鳴トンネル
バリア層と、前記エミッタ共鳴トンネルバリア層上に形
成された２以上の島状のエミッタ層と、前記コレクタ層
上にオーミック接合するコレクタ電極と、前記２以上の
島状のエミッタ層上にそれぞれオーミック接合する２以
上のエミッタ電極とを有する半導体装置において、 前記２以上の島状のエミッタ層間の前記ベース層内又は
前記ベース層上に、低抵抗領域が設けられていることを
特徴とする半導体装置。 - 【請求項４】 基板と、前記基板上に形成されたコレク
タコンタクト層と、前記コレクタコンタクト層上に形成
されたコレクタ層と、前記コレクタ層上に形成されたベ
ース層と、前記ベース層上に形成されたエミッタ層と、
前記エミッタ層上に形成された２以上の島状のエミッタ
コンタクト層と、前記コレクタコンタクト層上にオーミ
ック接合するコレクタ電極と、前記２以上の島状のエミ
ッタコンタクト層上にそれぞれオーミック接合する２以
上のエミッタ電極とを有する半導体装置において、 前記２以上の島状のエミッタコンタクト層間の前記エミ
ッタ層内又は前記エミッタ層上に、低抵抗領域が設けら
れていることを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれかに記載の半導
体装置において、 前記低抵抗領域が、金属合金層であることを特徴とする
半導体装置。 - 【請求項６】 請求項１乃至４のいずれかに記載の半導
体装置において、 前記低抵抗領域が、抵抗率の低い半導体層であることを
特徴とする半導体装置。 - 【請求項７】 請求項１乃至４のいずれかに記載の半導
体装置において、 前記低抵抗領域が、金属層であることを特徴とする半導
体装置。 - 【請求項８】 基板上に、コレクタ層、コレクタバリア
層、ベース層、エミッタバリア層、及びエミッタ層を順
に成長させ、前記エミッタ層上に、エミッタ電極層を形
成する第１の工程と、 前記エミッタ電極層を所定の形状にパターニングして、
２以上のエミッタ電極を形成した後、前記２以上のエミ
ッタ電極をマスクとして、前記エミッタ層を選択的にエ
ッチングし、２以上の島状のエミッタ層を形成する第２
の工程と、 前記２以上のエミッタ電極をマスクとして、前記２以上
の島状のエミッタ層間の前記エミッタバリア層上に金属
層を形成した後、熱処理を行って、前記金属層下の前記
エミッタバリア層及び前記ベース層内に、金属合金層を
形成する第３の工程と、 前記エミッタバリア層、前記ベース層、及び前記コレク
タバリア層をメサエッチングした後、露出した前記コレ
クタ層上に、コレクタ電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第３の工程の代わりに、前記２以上のエミッタ電極
をマスクとして、前記エミッタバリア層を選択的にエッ
チングして、前記２以上の島状のエミッタ層間の前記ベ
ース層を露出させた後、露出した前記ベース層上に、抵
抗率の低い半導体層を選択的に成長させる工程を有する
ことを特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項８記載の半導体装置の製造方法
において、 前記第３の工程の代わりに、前記２以上のエミッタ電極
をマスクとして、前記エミッタバリア層を選択的にエッ
チングして、前記２以上の島状のエミッタ層間の前記ベ
ース層を露出させた後、前記２以上のエミッタ電極をマ
スクとして、露出した前記ベース層上に、金属層をオー
ミック接合して形成する工程を有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33743593A JP3295897B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33743593A JP3295897B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202168A true JPH07202168A (ja) | 1995-08-04 |
| JP3295897B2 JP3295897B2 (ja) | 2002-06-24 |
Family
ID=18308608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33743593A Expired - Fee Related JP3295897B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3295897B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566920B2 (en) * | 2005-07-13 | 2009-07-28 | Panasonic Corporation | Bipolar transistor and power amplifier |
-
1993
- 1993-12-28 JP JP33743593A patent/JP3295897B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7566920B2 (en) * | 2005-07-13 | 2009-07-28 | Panasonic Corporation | Bipolar transistor and power amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3295897B2 (ja) | 2002-06-24 |
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