KR970010738B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
내용없음
Description
제1a도는 본 발명에 따른 방법에 의해 얻어진 헤태로 접합 평면 바이폴라 트랜지스터의 단면도.
제1b도는 상기 트랜지스터의 평면도.
제2a도 내지 제2n도는 본 발명에 따른 제조방법에 다른 단계를 도시하는 도면.
제3도는 스페이서를 형성하는 방법을 도시하는 도면.
제4도는 본 발명에 따른 방법의 변형을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
51 : 질화물층 52 : 스페이서
81 : 실리카 패드 70,90 : 금속층
l00 : 기판
본 발명은 평면 구조체를 가진 헤테로 접합 바이폴라 트랜지스터형의 반도체 소자를 제조하는 방법에 관한 것으로서, 이 제조방법은 적어도 하나의 제1전도형의 2원 물질(binary material)의 콜렉터 층과, 제1전도형과 반대의 제2전도형의 2원 물질의 베이스 층과, 제1전도형의 3원 물질(ternary material)의 에미터층 및 제1전도형의 높게 도핑된 2원 접촉층을 연속적으로 포함하는 구조체를 제조하는 단계를 구비한다.
본 발명은 Ⅲ-V그룹의 물질, 특히 헤테로 접합 바이폴라 트랜지스터를 포함하는 갈륨 아세나이드상에 집적회로를 제조하는데 이용된다.
평면구조를 가진 헤테로 접합 바이폴라 트랜지스터는 이미 1986년 11월의 LEEE전자소자 논문 No. 11, 615-617페이지에 기재된 죤 더블유. 툴리에 의한 완전 평면 헤테로-접합 바이폴라 트랜지스터란 제목의 공보로부터 공지되어 있다. 이 서류는 n+도전형의 기판상에 형성된 트랜지스터를 기술하고 있다. 이 트랜지스터는 N+형의 GaAs의 제1층과, n-형의 GaAs 제2층 및 상기 n-형 GaAs층의 상부분에시의 국부적 주입에 의해 형성된 P+형의 베이스 층을 포함한다.
이 트랜지스터는 또한 2개의 상부층을 포함 하는데, 에미터를 형성하기 위한 n-형 GaAs의 제1층과 접촉부의 접속을 허용하기 위한 n+형 GaAs의 제2층을 포함한다. 베이스 영역은 주입된 P+층에 대한 베이스 접촉부를 접속하는 P+고립부에 의해 구성된다.
이 트랜지스터를 제조하는 방법은 소위 MOCVD방법에 의한 n+및 n콜렉터상의 에피택셜 성장으로 시작된다. 베이스 영역은 포토래지스터 마스크에 의해 한정되며, Zn+이온을 이용하여 선택적으로 주입된다. 포토레지스트 층을 제거한 후에, 기판은 고온에서의 어닐링(annealing) 처리를 위해 MOCVD반응기로 재 삽입된다. 이 작업 다음에 GaAlAs의 N-형 에미터 층과 GaAs의 N+형 접촉층의 성장이 뒤따른다. 합성물 Ga1- xAlxAs을 가진 에미터 층은 Al의 농도 X의 그라디엔트(gradient)를 갖는다. 처음 50nm에서 농도 X는 0과 0.30사이에 놓여 있다. 계속해시 에미터 층의 잔여 부분은 X=0.30의 A1로 형성된다. 이후 소자는 SiO2로 커버되고 다음에 40nm의 두께를 가진 Al층으로 커버된다. 베이스 접촉부는 사진 석판술로 한정되고 알루미늄은 화학적으로 에칭되며 SiO2층은 플타즈마로 에칭된다. 이 방법은 A1보다 더 강력한 SiO2에칭을 초래하는데, 그 결과 SiO2층위에 돌출부가 얻어진다. 이 방법은 후에 알루미늄의 리스트-오프(list-off)에 도움이 된다. GaAs의 상부층은 커버되지 않으며, Zn+이온이 A1/SiO2의 개구에 주입된다. 계속해서 Mo/Cr과 같은 P-형 접촉부를 형성하기 쉬운 금속이 증착된다. 이 단계에서 알루미늄은 화학적으로 제거되며, Mo/Cr의 초과량의 제거를 허용하게 된다.
리스트-오프 이후에, 샘플은 P+주입을 가동시키기 위해 고온에서 어닐링된다. 마지막으로, 사진 석판술로 한정되는 에미터 및 콜렉터 접촉부가 AuGe/Ni/Au의 금속화물에 의해 동시에 형성되고 초과 금속이 제거되며 그 접촉부가 어닐링된다.
이와 같은 공지된 방법에 있어서, 에미터 및 콜렉터 금속화물은 베이스 금속화물에 대해 단순하게 정렬된다. 이런 형태의 정렬은 거의 1㎛를 않는 정밀성을 유도한다. 이것은 에미터와 베이스 금속화물 사이의 거리와 콜렉터 및 베이스 금속화물 사이의 거리가 최소한 1㎛와 같게 되도록 한다. 이런 조건에서, 트랜지스터는 너무 커서 직면한 응융에 필요한 성능에 적합하게 될 수 없는 칫수를 갖게된다.
대조적으로, 본 발명은 베이스 접촉부에 대한 에미터 및 콜렉터 접촉부의 자체-정렬을 얻을 수 있는 제조방법을 제안하는데, 그것으로부터 미크론 이하의 칫수인 에미터와, 극히 작고 매우 정밀한 칫수를 가진 전극사이의 거리를 형성할 수 있게 된다.
이런 장점은 본 발명에 따른 방법이 극히 정밀하고 반복적인 스페이서의 형성에 근거한 방법을 베이스 영역의 한정에 이용한다는 사실에 기인한 것이다.
그결과, 본 발명에 따라 얻어지는 트랜지스터는 극히 소형으로서, 매우 작은 칫수를 갖고 고밀도의 집적을 허용하며, 한 트랜지스터로부터 다른 트랜지스터 까지 매우 반복적인 칫수를 가지므로 즉 매우 작은 분산 특성을 갖는다.
이와 같은 목적은 다음 단계를 포함하는 서두에 기술된 종류의 방법에 의해 실현된다.
(1) 실리콘 질화물(Si3N4)층을 침착시키는 단계.
(2) 베이스 영역에 대해 정상적인 개구를 한정하는 마스크 MK2를 위치 설정하고, 접촉층의 표면이 그층의 평면에 직각인 에칭 연부를 얻을 수 있는 방법에 의해 노출될 때까지 이들 개구를 통해 실리콘 질화물(Si3N4)의 층을 에칭하여, 서로 떨어진 질화물 개구를 형성하는 단계.
(3) 접촉층의 표면에 베이스 층을 접속하는 제2전도형의 고립부를 형성하기 위해 베이스 층을 얻기에 충분한 에너지로 질화물 층의 개구를 통해 제2전도형 이온의 국부적 주입단계.
(4) 질화물(Si3N4)층의 잔여부와 마찬가지로 개구에 형성된 금속층을 침착시키는 단계.
(5) 매우 큰 두께의 실리카(SiO2)층을 형성하고, 반응적 이온 에칭(RIE) 및 이온 머시닝(machining)에 의해 질화물(Si3N4)층의 상부 레밸 아래쪽으로 얻어진 소자를 공지된 방법을 통해 평면화 하는 단계.
(6) 베이스 금속화물울 커버링하는 실리카(SiO2)의 결합 패드를 유지하기 위해 질화물(Si3N4) 층의 잔여부를 선택적으로 에칭하는 단계.
(7) 실리콘 질화물(Si3N4)의 새로운 층을 침착시켜, 실리카 패드 사이의 거리를 축소하도록 되어 있어 에미터 접촉부의 폭을 한정하는 개구를 형성하는 실리카(SiO3) 패드의 연부에 기대 있고 콜렉터와 베이스 및 에미터 전극 사이의 거리를 한정하는, 상기 새로운 질화물 층에 형성된 스페이서를 공지된 방법으로 형성하는 단계.
(8) 에미터 및 콜렉터 접촉부, 설리카(SiO2)의 패드 및 마스크로서 작용하는 스페이서를 형성 하기에 적합한 금속층을 침착시키고, 이들의 유전체 부분을 제거하는 단계.
(9) 제1전도형의 에미터 층의 상부 표면을 얻을 수 있는 에너지를 전극사이의 절연 고립부를 형성하기에 적합한 화학종(Species)의 마스크로서 작용하는 콜렉터, 베이스 및 에미터 접촉부 사이의 국부적 이론 주입 단계.
본 발명은 첨부도면을 참조한 다음 설명으로 보다 명백하게 이해될 것이다.
제1a도에 도시된 바와 같은 한 실시예에 있어서, 본 발명에 따른 소자는 먼저 Ⅲ-V그룹 물질의 반절연기판(100)상에 형성된 n+전도형의 갈륨 아세나이드(GaAs) 층(1)을 포함한다. 이 트랜지스터는 n-전도형의 갈륨 아세나이드(GaAs)층(2)을 더 포함하며, 이들 층(1) 및 (2)은 콜렉터 층을 형성한다.
상기 트랜지스터는 또한 n-전도형의 갈륨 알루미늄 아세나이드(GaAlAs)층(3), 즉 에미터 층을 포함한다.
상기 층(3)의 표면에서, n+전도형의 갈륨 아세나이드(GaAs)의 에피택셜 층이 콜렉터와 에미터 접촉부의 접속을 위해 제공된다. 상기 n+형의 층(4)은 콜렉터 접촉부 C1아래에 배치핀 n+형 고립부(20)를 통해 n+형 콜렉터층에 접속된다.
상기 층(4)의 표면에서, 금속 콜렉터, 베이스 및 에미터 접촉부 CB 및 E가 각각 형성된다. 상기 P+전도형의 층(2)의 표면의 레벨에서 형성된 층(31)을 통해 접속된 P+전도형의 고립부(40)가 베이스 접촉부 B아래의 층(3), (4)에 형성된다.
베이스 접촉부는 AuMn이나 AuBe와 같은 금속에 의해 형성되며, 에미터 및 콜렉터 접촉부는 AuGe/Ni와 같은 금속에 의해 형성된다.
다른 전극사이의 절연은 고립부(l10)에 의해 얻어진다.
상기 트랜지스터는 그것이 절대적으로 평평하다는 장점을 갖는다. 제1b도는 2개의 베이스 핑거(base fingers) B와 하나의 에미터 핑거 E를 포함하는 서로 맞물려 있는 형태의 평면도를 도시하고 있으며, 콜렉터 접촉부 C도 또한 도시되어 있다.
아래에 기술되는 제조방법은 그 에미터 및 콜렉터 접촉부가 베이스 접촉부에 대해 자체 정렬되고 극도로 작고 매우 정밀하며 반복적인 횡 칫수를 얻을 수 있으며 그래서 매우 작은 칫수의 성능이 개선된 트랜지스터가 어떻게 얻어지는가를 나타낸다. 결과적으로, 집적 밀도가 증가될 수 있고 회로의 성능이 개선된다. 본 발명에 따른 제조방법은 최소한 다음 단계를 포함한다.
[1] 단결정이며, 예를 들어 결정학적인 [100]이 방향으로 향해진 상부표면을 가진 Ⅲ-v그룹 물질의 기판(100)을 형성하는 단계. 이 기판은 상기 방법이 제조상에서 집적회로 제조방법과 공동작용으로 되게 하기 위하여 반 절연되도록 선택된다. 사실, 본 발명의 목적은 헤테로 접합 집적 트랜지스터이지 개별 트랜지스터가 아니다. 상기 기판은 예를 들어 철(Fe)이온을 이용하여 도핑함으로써 얻어지는 반절연 갈륨 아세나이드(GaAs)로 만들어지는 것이 적합하다. 상기 기판은 또한 인듐 도핑되어 어닐링된 갈륨 아세나이드로 만들어질 수 있는데, 이것은 오배치가 전혀 없고 Ⅲ-V그룹의 에피택셜 층의 후속 성장에 적합한 물질을 얻을 수 있다.
[2] n+전도형의 층(1)과 n-전도형의 층(2)의 연속한 순서로 콜렉터를 얻기 위해 갈륨 아세나이드의 2개의 에피택셜 평면층을 형성하는 단계. 이들 층의 에피택셜 성장은 증기상태나 액체상태로 부터 실행될 수 있다. 양호하게는 금속-유기(MOCVD)나 MBE방법에 의해 실행된다. 상기 층(1)은 0.2∼1㎛의 두께를 갖게 되는데 0.5㎛의 두께가 바람직하다. 이 층(1)은 예를 들어 약 3∼5×1018이온/㎤에서 실리콘 이온을 이용하여 도핑함으로써 얻어지는 n+전도형으로 이루어진다. 상기 층(2)의 최적의 두께는 0.3㎛이며 예를 들어 5×1016이온/㎤에서의 실리콘 이온을 이용하여 도핑함으로써 n-전도형이 얻어진다.
[3] P+전도형의 베이스 층(31)을 형성하기 위해 제2콜렉터 층(2)의 표면 영역으로 P-형 전하 캐리어를 국부적으로 주입하는 단계. 이 목적을 위해, 예를 들어 포토레지스트로 된 마스크 MK1가 상기 층(2)의 표면에 형성되며, 베이스 영역을 형성하도록 되어 있는 영역의 표면에서 이 마스크에 개구가 제공된다. 상기 층(31)은 Be, Mg 또는 Zn과 같은 이온의 얇은 주입(100nm이하)에 의해 형성된다. 또한 Mg와 함께 P의 합동 주입이나 Be와 함께 F의 합동 주입이 이루어질 수 있는데, 이것을 활성화 백분율을 개선할 수 있고 후속 열처리동안에 확산을 감소시킬 수 있다. 주입된 이온의 농도는 약 5×1018cm-3가 되게 된다.
[4] 2개의 에피택셜 평면 이중층, 즉 예를 들어 에미터 층을 형성하는 n-전도형의 갈륨 알루미늄 아세나이드(GaAlAs)로 된 Ⅲ-V그룹 3원 물질의 제1층(3)과, 예를 들어 접촉부를 접속하기 위한 n+전도형의 GaAs나 GaInAs으로된 2원 또는 3원 물질의 제2층(4)을 형성하는 단계, 이들 층의 에피택셜 성장은 상기층(1,2)의 성장을 위해 선택된 방법과 동일한 방법으로 실현되게 된다. 에미터 층(3)은 0.15㎛정도의 두께를 가지며, 접촉층(4)도 0.15㎛정도의 두께를 갖게 된다. 에미터 층(3)은 5×1017/cm3의 농도에서 예를 들어 Si이온과 같은 이온으로 도핑되게 되며, 접촉층(4)은 2×1018/cm3의 농도에서 Si이온에 의해 도핑되게 된다. 갈륨 알루미늄 아세나이드의 층(3)은 알루미늄의 0.25농도를 갖는 것이 바람직하다.
[5] 갈륨 아세나이드의 n+형 층(4)에 갈륨 아세나이드의 n+형 콜렉터 층(1)을 접속하는 n+형 고립부(20)를 얻기에 적합한 깊이로 n-형 전하 캐리어의 콜랙터를 형성하도록 선택된 영역으로의 국부 주입단계. 이 주입은 예를 들어 5×1018/cm3의 농도의 이온을 이용하여 마스크 MK3의 개구에서 실행되게 된다. 이 주입이 끝나면 마스크 MK3는 제거된다.(제2c도 참조) 5×1018/cm3에서의 원하는 평평한 프로필을 얻기 위해 에너지를 감소시켜 진행된다.
[6] 실리콘 질화물(Si3N4)층(51)을 침착시키는 단계. 이 침착은 플라즈마에 의해 원조되는 증기상태로부터 화학적 첨가에 의해 실행된다. 질화물 층(51)은 0.6∼1㎛의 두께를 갖는 것이 양호하다(제2d도 참조).
[7] 베이스 영역에 규정적인 개구(61)를 한정하는 예를 들어 프토레지스트의 마스크 MK2를 위치 설정하고, 갈륨 아세나이드의 층(4)의 표면이 노출될 때까지 이들 개구(61)을 통해 질화물 층(51)을 에칭하는 단계. 이 에칭처리는 30대 1의 비율의 CHF3-SF6가스를 이용한 반응이온 에칭(RIE)에 의해 층의 평면에 직각인 에칭단부를 얻을 수 있는 방법으로 실행된다. 그러므로 거리 E1만큼 이격된 칫수 B0를 가진 개구가 층(51)에 형성된다(제3e도 및 2f도 참조).
[8] n+형 에피택셜 층의 표면에 베이스 층을 접속하는 P+형 고립부(30)를 형성하도록 베이스 층(31)에 도달하기에 충분한 에너지로 개구 B0를 통한 P+형 전하 캐리어의 국부적 주입단계. 이 주입은 Mg나 Be이온을 이용하여 단계(3)에서와 같은 방식으로 실행된다. 수 1019cm-3의 농도가 얻어질 때까지 강도를 감소시킴으로써 평평한 주입 프로필이 얻어진다.
주입 어닐링 처리를 아르신(AsH3)압력에서 수분 내지 10분동안 850℃에서 실행될 수 있다. 그러나, 소자를 예를 들어 3초동안 900℃로 가져가는데 존재하는 활성화를 개선하고 확산 현상을 최소화하기 위해 어닐링 처리는 플래시(flash) 형태로 되는 것이 바람직하다.
[9] 베이스 접촉부 B를 형성하기에 적합한 금속층(70)을 침작시키는 단계(2g도 참조). 이 금속층(70)은 금-망간(Au-Mn), 금-베리륨(Au-Be), 금-아연(Au-Zn) 등으로 구성되는 것이 양호하면, 4%의 Au-Mn이 바람직한데, 이것은 낮은 저항성의 접촉부를 얻을 수 있다. 이 층은 개구 B0에서 침착될 뿐만 아니라 질화물 층(51)의 표면에서도 침착한다.
[10] 전체 소자의 표면에서 매우 두꺼운 층의 실리카(SiO2)를 형성하고(제2h도 참조). 이 소자를 질화물층(51)의 상부 레벨로 평면화하는 단계.
이 평면화 단계는 두 단계로 실행된다. 제1단계는 질화물 층(51)을 커버링하는 금속화물 층(70)의 레벨이하로 실리카 층(81)을 에칭하는 것이며, 이 에칭처리는 CHF3에 대한 30SCCM 및 C2에 대한 3SCCM을 가진 CHFc-O2를 이용하여 RIE로 실행될 수 있다. 제2단계는 질화물층(51)을 커버링하는 금속화물 층(70)을 제거하는 것이며, 이 제거 단계는 예를 들어 400-600eV에서의 Ar+이온(아르곤 플라즈마)을 이용한 이온 머시닝(machining)에 의해 실행된다.
실리카 층(81)을 평면화 하는 방법을 수행하기 위해, 비평면 희생층에 대한 플라즈마 평면화란 제목의 1984년 5-MIC컨퍼런스, 1984 IEEE, 37-44페이지를 참조하고, 또는 저널 전자화학회, 고체상태 과학기술 Vo1. 133, No. 1에서 에이. 쉬쯔등에 의한 두가지 층 평면화 공정이란 제목의 논문을 참조하자.
유전체 중의 반응이온 에칭과 금속층(90)의 이온 머시닝에 의한 평면화 단계가 끝나면, 제2i도에 도시된 종류의 소자가 남게 되는데, 여기서 실리카(81)가 개구(B0)를 채우게 되며 질화물 층(51)과 동일한 상부 레벨이 있게 된다.
[11] 개구 B0의 위치에서 베이스 금속층(70)을 커버링하는 실리카(81)의 결합 패드를 소지상에 양각으로 유지하기 위해 질화물(81)의 결합 패드를 소자상에 양각으로 유지하기 위해 질화물(51)을 선택적으로 에칭하는 단계로서, 이들 패드는 E1만큼 이격된다.
이 선택적 에칭 단계는 CHF3에 대한 30SCCM과 SF6에 대한 1SCCM을 가진 CHF3SF7가스를 이용한 RIE에 의해 실행될 수 있다.
이 단계가 끝나면, 상기 층(4)의 상부 표면상에 베이스 금속층(70)을 커버링하는 실리카의 패드(81)가 양각으로 형성되는데, 그 필랭크는 상기 층들의 평면에 정확하게 직각이며, E1만큼 이격된다.
[12] 실리콘 질화물(Si3N4)의 스페이서(52)를 실리카 패드(81)주위에 형성하는 단계(제2k도 및 2도 참조). 이들 스페이서(52)는 1981년 11월의 전자소자에 관한 IEEE회의록에서 시니찌 오까자끼에 의한 하이퍼파인 리프렉토리 금속 실리사이드 MOS구조의 연부 한정 패턴닝이란 제목의 공보에 기술된 기술을 이용하여 형성된다. 본 소자의 구성을 위한 상기 기술의 응용이 제3a도 및 3b도에 도시되어 있다. 유전체 물질층(52)을 스페이서의 칫수에 대해 선택된 매우 정밀한 두께 h1로 소자상에 균일하게 침착된다. 그러므로 이층(52)의 두께는 h1이며, 층(81,70,52)의 전체 두께는 h2이다. 또한 동일한 두께의 상기 물질 스페이서(52)가 각점에서 제거되는 그런 방식으로 반응 이온에칭 처리가 소자에 대해 실행된다.
상기 캐패시터(52)의 두께는 층(81)에서의 개구의 연부를 따라 h2와 실제적으로 동일하며, 이 에칭 처리 이후에, 상기 스페이서(52)의 일부가 이들 연부를 따라 남아 있으며, 이 부분은 정밀도 약 1%로 얻어진 측방 칫수 h1를 갖는다. 상기 잔여층 부분은 스페이서로서 지정된다. 이 스페이서는 예를 들어 마스크의 한계를 수정하도록 작용한다. 이 경우에, 스페이서(52)는 상기 층(81)에 제공된 개구 E1를 수정하고, 트랜지스터에 대해 원하는 에미터 길이 E0(E0=E1-2H1)와 동일한, 통상적으로 0.5㎛의 칫수의 개구가 되도록 형성된다.
이 방법은 매우 정밀하며, 종래 기술과 대조적으로 반복적이다. 또한 상기 스페이서(52)는 금속층(70)의 베이스 접촉부 B와 후에 형성된 에미터 접촉부 E사이의 거리 h1뿐만 아니라 베이스 접촉부 B와 후에 형성된 콜렉터 접촉부 C사이의 거리도 동일한 정밀도로 한정한다.
여기에 기술된 실시예에시, 두께 h1은 0.1∼0.3㎛사이에 놓이도록 선택된다.
[13] 에미터 및 콜렉터 접촉부 E 및 C각각과, 실리카 층의 패드 및, 마스크로서 작용하는 스페이서(52)를 형성하기에 적합한 금속층(90)을 침착시키고, 실리카, 및 실리콘 질화물의 유전체 층(81,52)을 각각 제거하는 단계. 에미터 접촉부는 개구 E6에서 형성되며, 콜렉터 접촉부는 패드(81)의 양쪽에 형성된다(제1b도 및 2m도 참조).
에미터 및 콜렉터 접촉층(90)을 구성하기 위한 금속은 합금 Au-Ge의 다층으로 되는 것이 유익한데 그 위에 니켈층이 침착된다(제2m도 참조). 접촉 금속화물(40)은 약 400℃로 어닐링 처리된다.
침착시키는 단계동안, 금속층(90)은 또한 실리카 패드(81)와 질화물(52)로 커버되며, 이 층의 불필요한 부분은 예를 들어 버퍼된 HF용액을 이용하여, 실리콘 및 질화물 제거 단계공안 리스트-오프에 의해 제거된다.
이때 원하는 평면 형태를 가진 헤테로 접합 형태의 소자가 얻어진다(제2n도). 또한 이 소자는 매우 정밀한 칫수의 스페이서가 형성되는데 있어서의 단일 작동으로 베이스 접촉부에 대한 콜렉터-에미터 접촉부의 자체 정렬에 의해 얻어진다.
[14] n-형 에미터 층(3)의 상부 표면에 도달할 수 있은 에너지를 가진 누설 전류를 피하기 위해 이들 전극사이의 절연 고립부(10)를 형성하기에 적합한 화학종의 마스크로서 각각 작용하는 콜렉터, 베이스 및 에미터 접촉부 C, B 및 E사이의 이온 주입단계 이 목적을 위해, 붕소(B) 이온이나 산소(O) 이온이 약 2×1018cm-3의 농도로 주입될 수 있다.
그러므로, 본 발명에 따른 소자는 다른 장점들 갖는데, 첫째로, 갈륨 아세나이드의 반 절연기판의 사용이 전계효과 트랜지스터와 다이오드 등과 같은 다른 소자에 대한 제조에 관해서도 허용되며, Si기판의 사용은 또한 결합 패드의 기생 캐피시턴스의 제거를 허용한다.
본 발명의 변형으로 반 절연 기판의 갈륨 인듐 아세나이드로 이루어지는 것으로서, 이는 어닐링에 의해 직접 반 절연되어 얻어지며, 특히 유럽 특허원 제0176130호로부터 공지된 바와 같이 변위가 전혀 없다.
한편, 상기 변형에 있어서, 콜렉터 층(1)은 예를 들어 세레륨(Se)이온의 사용으로 반 절연 게이트(100)으로의 직접 이온주입에 의해 형성될 수 있다.
매우 좁은 에미터 핑거가 형성된다는 사실이 소자의 성능을 개선할 수 있다는 것을 주목하자. 사실 트랜지스터 HBT의 등가회로가 베이스 및 베이스-콜렉터 캐패시턴스와 직렬로 레지스터(resistor)를 도시한다.
트랜지스터의 주파수 응답은 베이스 저항과 베이스-콜렉터 캐패시턴스의 적에 의해 결정된다. 트랜지스터의 칫수의 축소가 이들 두 인자의 적을 감소시키며, 결과적으로 트랜지스터의 주파수 응답을 증가시킨다. 이것은 공지된 종래기술 소자에 대해 정말로 뚜렷하게 개선된 성능을 나타낸다.
본 발명에 따른 방법은 또한 트랜지스터를 한정하기 위한 절연 단계를 포함하는데, 이 목적을 위해, 상기 단계[4]와 단계[5] 사이에 단계[4']가 삽입될 수 있다.
단계[4'] : 트랜지스터 주변을 제의한 활성영역을 커버링하는 마스크 MK4의 개구에 이온, 양호하게는 0+이온을 주입하는 단계. 상기 이온은 트랜시스터의 주변 절연 영역내로 주입된다.
활성영역의 절연을 이루기 위해 붕소(B) 이온을 주입하는 것은 종래기술로부터 이미 알려져 있다. 이런 형태의 붕소 주입은 결합이 나타나며, 예를 들어 n-형 및 P-형 층의 절연을 허용하는데, 이것은 베이스 층이 소자의 전체 표면상에 에폭시에 의해 형성되고 완전하게 한정된 층(31)에 대해 본 발명에 다른 경우에서와 같이 국부화되지 않았을 때 필요하다.
이 경우, 산소를 이용한 절연은 붕소 절연이 되도록 선행되는 것이 바람직한데, 이것은, 만일 후자가 선택되어져야 한다면, 그 효능이 500℃에서 600℃를 초과하는 온도에서의 어닐링 처리동안 사라지게 된다는 사실에 기인한다. 600℃이상에서의 어닐링 처리는 본 발명에 있어서는 후에 이용된다.
그러므로, 베이스 층이 절연되는 다른 방법에 의해 한정되기 때문에 붕소 절연이 필요하지 않게 되며, 반대로 산소 절연이 양호하다.
본 발명에 따른 방법은 또한 베이스 층(3l)으로 부터 에미터 층(3)까지 P-형 전하 캐리어의 확산을 피하기 위해 고안된 층을 형성하는 단계를 포함하는데, 이 목적을 위해, 상기 방법은 단계[3]과 단계[4]사이에 단계[3']를 포함한다.
단계[3'] : 상기 층(3)으로부터 P-형 전하 캐리어의 확산을 피하기 위해 10∼20nm정도의 두께를 가진 의도적으로 도핑되지 않았거나 약하게 P-도핑된 GaAs층(2)의 표면에서 에피택셜 층(32)을 형성하는 단계.
본 발명에 따른 방법은 또한 단계[3']와 단계[4]사이에 단계[3'']를 포함한다.
단계[3''] : 고전류 증폭을 얻을 수 있는, 에미터와 베이스 사이의 점진적 헤테로 접합을 위해 0∼5%의 Al 합성 그라디엔트를 가진 GaAlAs에피택셜 층(33)을 형성하는 단계.
본 발명에 따른 방법은 또한 단계[7]과 단계[8]사이에 단계[7']를 포함한다.
단계[7'] : 복수 베이스 영역 아래의 절연영역 [34]에 대해 산소 이온을 개구 B0에서 주입하여 베이스-콜렉터 캐패시턴스를 감소시키는 단계로서 트랜지스터의 주파수 응답을 개선할 수 있다. 주입된 산소의 양호한 농도는 5×1016cm-3내지 5×10l8cm-3가 된다. 주입 깊이는 층(31)과 층(1) 사이의 영역에 있게 된다.
제1b도는 소자의 한 실시예의 평면도이다. 파선은 단계[4']동안 활성영역을 커버하여 이 활성영역을 한정하는 마스크 MK4의 연부를 나타낸다.
본 발명의 범위를 벗어나지 않고, 트랜지스터의 다른 형태, 특히 전극의 다수의 다른 구성이 가능하다.
마지막으로, 단계[4']동안에 환성영역의 절연을 형성하는 대신에, 트랜지스터의 활성영역을 커버링하는 마스크 주위에 프로톤이나 붕소의 주입에 의해 최종 단계 [13']동안 절연이 형성될 수도 있다.
본 발명에 이용된 상이한 칫수에 대한 선택치는 다음과 같이 주어진다.
B0=1∼2㎛
E2=0.9∼1.6㎛
h1=0.2∼0.3㎛
E0=0.5 ∼1㎛
베이스 층은 또한 단계[3']에 의해 종래 기술로부터 알려진 단계[3]를 대치함으로시 본 발명에 따른 변형에서 얻어질 수도 있다.
단계[3'] : 콜렉터 층(2)의 상부 레벨 아래의 베이스 영역을 한정하는 마스크 주위의 에칭이 수반되는 베이스 층을 얻기 위한 P+전도형의 Ⅲ-V그룹 2원 물질의 에피택셜층(31')을 형성하는 단계. 이 에칭단계는 건식 또는 습식 에칭단계가 될 수도 있다. 이때 베이스 영역[31']이 콜렉터 층(2)위에 양각으로 제공된다. 이 방법은 전술한 바와 같이 실행된다. P+형이 층(31')의 두께는 0.1㎛정도이다. 그러므로 얻어진 소자는 유사 평면적이다.
헤테로 접합을 얻는데 필요한 조건이 고려되는 트랜지스터를 얻기 위해 다른 Ⅲ-Ⅴ물질이 생각될 수도 있다.
Claims (14)
- 적어도 제1전도형의 2원 물질의 최소한 하나의 콜렉터 층과, 상기 제1전도형과 반대인 제2전도형의 2원 물질의 베이스 층과, 제1전도형의 3원 물질의 에미터 층 및, 제1전도형의 높게 도핑된 2원 접촉층을 연속적으로 구비하는 구조를 제조하는 단계를 포함하며, 평면 구조를 가진 헤테로 접합 바이폴라 트랜지스터 형태의 반도체 소자를 제조하는 방법에 있어서,(1) 실리콘 질화물 (Si3N4)층을 침착시키는 단계와,(2) 베이스 영역에 대해 정상적인 개구를 한정하는 마스크 MK2를 위치 설정하고, 접촉층의 표면이 그 층의 평면에 직각인 에칭연부를 얻을 수 있는 방법에 의해 노출될 때까지 이들 개구를 통해 실리콘 질화물(Si3N4)의 층을 에칭하여 서로 떨어진 질화물 개구를 형성하는 단계와,(3) 접촉층의 표면에 베이스 층을 접속하는 제2전도형의 고립부를 형성하기 위해 베이스 층을 얻기에 충분한 에너지로 질화물 층의 개구를 통해 제2전도형 이온을 국부적 주입하는 단계와,(4) 질화물(Si3N4)층의 잔여부와 마찬가지로 개구에 형성된 금속층을 침착시키는 단계와,(5) 매우 큰 두께의 실리카(SiO2)층을 형성하고, 반응적 이온 에칭(RIE) 및 이온 머시닝(machining)에 의해 질화물(Si3N4)층의 상부 레벨 아래쪽으로 얻어진 소자를 공지된 방법을 통해 평면화하는 단계와,(6) 베이스 금속화물을 커버링하는 실리카(SiO2)의 결합 패드를 유지하기 위해 질화물(Si3N4)층의 잔여부를 선택적으로 에칭하는 단계와,(7) 실리콘 질화물(Si3N4)의 새로운 층을 침착시켜, 실리카 패드 사이의 거리를 축소하도록 되어 있어 에미터 접촉부의 폭을 한정하는 개구를 형성하는 실리카(SiO2)패드의 연부에 기대 있고 콜렉터와 베이스 및 에미터 전극 사이의 거리를 한정하는, 상기 새로운 질화물 층에 형성된 스페이서를 공지된 방법으로 형성하는 단계와, (8) 에미터 및 콜렉터 접촉부와, 실리카(SiO2)의 패드 및 마스크로서 작용하는 스페이서를 형성하기에 적합한 금속층을 침착시키고 이들 유전체 부분을 제거하는 단계 및,(9) 제1전도형의 에미터 층의 상부 표면을 얻을 수 있는 에너지로 전극사이의 절연 고립부를 형성하기에 적합한 화학종(Species)의 마스크로서 작용하는 콜렉터, 베이스 및 에미터 접촉부 사이의 국부적 이온 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 콜렉터와 베이스 및 에미터 층의 구조가 반절연 기판위에 형성되며, 상기 구조에서, 콜렉터는 제1전도형의 두개의 2원 층을 포갬으로써 구성되고, 제1콜렉터 층은 높게 도핑되며, 베이스 층은 제2콜렉터 층의 표면영역에서 제2전도형의 이온의 국부적 주입에 의해 형성되고, 상기 접촉층에 제1콜렉터 층을 접속하는 고립부가 제1전도형의 이온으로 콜렉터를 형성하도록 선택되는 영역으로의 국부적 주입에 의해 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1항에 있어서, 상기 트랜지스터는 그 트랜지스터에 활성영역을 한정하는 절연영역을 형성하기에 적합한 이온 주입에 의해 절연되며, 활성영역은 이 작업동안에 마스크 되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2 또는 3항에 있어서, 2원 베이스 층으로부터 3원 에미터 층까지 전하 캐리어의 확산을 피하도록 베이스 층과 3원 에미터 층 사이에 비의도적으로 도핑된 2원 층이 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제4항에 있어서, 합성 그라디엔트를 가진 3원 층이 에미터와 베이스 사이의 점진적 헤테로 접합을 얻도록 비의도적으로 도핑된 2원 층과 3원 에미터 층사이에 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2, 3 또는 5항에 있어서, 베이스 영역 아래의 절연영역을 형성하기에 적합한 이온의 개구내의 주입단계(2')을 상기 단계(2)와 단계(3) 사이에 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
- 제2, 3 또는 5항에 있어서, 상기 기판은 결정학적 방향[100]으로 향해진 반절연 갈륨 아세나이드(GaAs)로 이루어지고, 상기 2원 층은 아세나이드(GaAs)로 이루어지며, 상기 3원 층은 경우에 따라, 그라디엔트가 제공될때 Al의 합성 그라디엔트를 가진 칼륨 알루미늄 아세나이드(GaAlAs)로 이루어지며, 상기 제1전도형은 n-형이고, 상기 제2반대 전도형은 P-형인 것을 특징으로 하는 반도체 소자 제조방법.
- 제7항에 있어서, n+또는 n-전도형을 얻기 위해, 상기 충돌이 Si+이온을 사용하여 도핑되는 것을 특징으로하는 반도체 소자 제조 방법.
- 제7항에 있어시, 전도형의 고립부를 얻기 위해, 제공된 이온 주입은 Si+이온을 사용하여 실행되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2, 3, 5, 8 또는 9항에 있어서, P+전도형의 영역을 얻기 위해, 제공된 이온 주입은 Be, Mg, Zn중의 이온과, Be와 F 또는 Mg와 P의 결합중에 선택된 이온을 사용하여 실행되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2, 3, 5, 8 또는 9항에 있어서, 베이스 접촉부를 형성하기 위해 상기 단계(4) 동안에 침착되는 금속층은 혼합물 Au-Mn, Au-Be, Au-Zn중에서 선택되며, 에미터 및 콜렉터 접촉부를 형성하기 위해 상기 단계(8) 동안에 침착되는 금속층은 Ai-Ge 및 그위의 Ni로 된 다층된 것을 특징으로 하는 반도체 소자 제조방법.
- 제6항에 있어서, 절연영역을 형성하기 위해, 산소(O+) 이온이 주입되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2, 3, 5, 8, 9 또는 12항에 있어서, 전극사이의 절연영역을 형성하기 위해 상기 단계(9)동안에 B이온, O이온, 프로톤중에서 선택된 요소가 주입되는 것을 특징으로 하는 반도체 소자 제조방법.
- 제1, 2, 3, 5, 8, 9 또는 12항에 있어서, 상기 베이스 층은 콜렉터 층의 상부 레벨까지도 베이스 영역을 한정하는 마스크 주위의 에칭 처리로 제2전도형의 III-V그룹의 2원 물질의 추가적인 층인 것을 특징으로 하는 반도체 소자 제조방법.
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