JP2904981B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
係り、とくに、ＩＩＬ（Integrated Injection Logic）
回路を備えたヘテロ接合型半導体集積回路装置に関する
ものである。

【０００２】

【従来の技術】半導体集積回路装置の高密度、高集積化
と共に進む高速度化の傾向に対応してバイポ−ラトラン
ジスタの有効利用が多く試みられている。バイポ−ラ方
式は、ベ−ス領域の精密な制御がＭＯＳトランジスタの
チャネル長の制御より容易でありそれだけ高速化も達成
され易いが、素子間の分離や工程数の多さなどに問題が
ある。そこで、これらの問題点を解決する方法としてＩ
ＩＬ回路が提案されている。図９および図１０を参照し
て従来のＩＩＬ回路のゲ−ト構造を説明する。図１０
は、その模式断面図であり、図９はその等価回路図を示
す。半導体基板５０は、Ｎ^＋シリコン半導体基板５１
と、その上のＮ型シリコンエピタキシャル成長層５２か
らなる。この成長層５２の素子領域には、Ｐ^＋エミッタ
拡散層３０およびＰ^＋ベ−ス拡散層４０が形成されてい
る。ベ−ス拡散層４０の中にはさらにＮ^＋拡散層４１、
４２が形成されている。半導体基板５０の表面は熱酸化
膜６０で被覆されている。エミッタ拡散層３０には、電
極Ｅ、ベ−ス拡散層４０には、電極Ｂ、Ｎ^＋拡散層４
１、４２には、電極Ｃ₁ 、Ｃ₂ がそれぞれ接続されてい
る。このような構成により、素子領域内には基板に対し
て縦方向のＮＰＮトランジスタ（Ｔｒｎ）および横方向
のＰＮＰトランジスタ（Ｔｒｐ）が図９に示すような回
路構成で配置されている。エミッタ拡散層３０は、Ｔｒ
ｐのエミッタであり、インジェクタ（Ｉｎｊ）となる。
ベ−ス拡散層４０はＴｒｐのコレクタであり、入力端子
（ＩＮ）と繋がっている。エミッタ拡散層３０とベ−ス
拡散層４０の中間に位置する成長層２０は、Ｔｒ_p のベ
−スとなる。一方、前記のベ−ス拡散層４０は、Ｔｒ_n
のベ−スでもある。Ｎ^＋拡散層４１、４２は、Ｔｒ_n の
コレクタであり、２個の出力端子（ＯＵＴ）と繋がって
いる。この動作は、次の通りである。電極Ｅを正側、基
板を負側にして横方向ＰＮＰトランジスタが動作するよ
うに電圧を加えると、このトランジスタのコレクタ電流
により、各縦方向ＮＰＮトランジスタにベ−ス電流が流
れて、これらの縦方向ＮＰＮトランジスタはＯＮ状態に
なる。また、電極Ｂから横方向ＰＮＰトランジスタのコ
レクタ電流を抜き取ると各ＮＰＮトランジスタは、ベ−
ス電流がなくなりＯＦＦ状態となる。この電流抜き取り
操作は、ＯＮ状態になっている別のゲ−ト構造の電極Ｃ
₁ 〜Ｃ₂ のいずれかを電極Ｂに繋ぐことによって行われ
る。したがって、このゲ−ト構造が反転動作するインバ
−タとして作用する。

【０００３】このＮ^＋拡散層の数は、３個でも４個でも
幾つでも良く、出力端子の数に応じて決められる。すな
わち、この回路ではＴｒｐのベ−スとＴｒｎのエミッタ
は、共通の基板にあり、ＴｒｐのコレクタとＴｒｎのベ
−スも一つの回路内で共通である。また、製造工程数も
エピタキシャル成長工程が余分にあるが、ＭＯＳＩＣの
製造工程数近くまで簡単化されている。なぜなら、共通
領域の多いことによって単位回路当りの面積が小さく集
積密度が向上して工程が簡単化されたためである。この
ように、集積度から見れば長所の多い回路も、横方向ト
ランジスタＴｒｐおよび逆動作型トランジスタＴｒｎを
使用しているので、周波数特性が悪く、少数キャリアの
蓄積も多いので、短い伝搬遅延時間を得るのはかなり難
しい。この回路の用途を拡大する上で起こる問題は、上
で述べたように、Ｔｒｎを逆動作させているのでバイポ
−ラＩＣとしては速度が遅いことである。さらに、高速
度を妨げる原因としては、エミッタ領域である低濃度の
エピタキシャル層に蓄積する少数キャリアが多いことな
どが挙げられる。その改善策としては、例えば、ＮＰＮ
トランジスタのベ−スの直下にインジェクタを配置して
エピタキシャルに蓄積する正孔電荷を減少させるととも
に正孔の実効的なライフタイムを短くして速度の改善を
可能にする。このインジェクタをベ−ス直下に設けるこ
とによりＰＮＰトランジスタの電流増幅率ｈ_feが向上
し、伝搬遅延時間の向上を可能にする。これは、ＰＮＰ
トランジスタを縦型構造にした点に特徴がある。そのた
め、ＰＮＰトランジスタのエミッタは、埋設されている
ので、ベ−ス幅を考慮する必要が無く集積回路の高密度
化を行うことができるようになった。その上、この縦型
ＰＮＰトランジスタの存在によってトランジスタ特性の
向上を期待することができるようになった。従来の横型
ＰＮＰトランジスタが基板断面の横方向に形成されるの
に対して、縦型ＰＮＰトランジスタは、基板に対して縦
方向に形成されるので、横型ＰＮＰトランジスタを用い
たＩＩＬ回路では、ＰＥＰ、拡散プロファイルなどの制
約をうけて達成することが困難な、均一で狭いベ−ス幅
のＰＮＰトランジスタであっても、この縦型ＰＮＰトラ
ンジスタを用いたＩＩＬ回路では、拡散長を制御するこ
とにより極めて容易に形成することが可能になる。しか
も、図１２に示すようにＰＮＰトランジスタのベ−ス接
地直流電流増幅率αが大巾に向上すると共にα−Ｉ
_c （コレクタ電流）特性も改善される（前述の電流増幅
率ｈ_feは、α／１−αに等しい）。

【０００４】近年ヘテロ接合パイポーラトランジスタの
性能向上はめざましく、メサアイソレーション技術、イ
オン注入技術、イオンインプラアイソレーション技術、
ヘテロ接合界面付近でのグレーディング技術（傾斜化不
純物プロファイル）、自己整合技術、微細化技術、高品
質エピタキシャル技術などを用いることによりｆ_max ＞
１００ＧＨＺ以上のデバイスが出現している。より微細
化を進めると、ｆ_max ＞３００ＧＨＺ以上も可能と考え
られている。一方、バイポーラトランジスタのみから同
一基板上に種々のデバイス（ＰＮＰトランジスタ、ＩＩ
Ｌ、抵抗、ＨＩＩＬ、コンデンサ等）を混載するも出現
しており、これらのヘテロ化が期待されている。

【０００５】

【発明が解決しようとする課題】ところで、集積回路の
高速化が進むにつれてＧａＡｓ、ＩｎＰなどの化合物半
導体が有効に利用されるようになってきている。ＩＩＬ
回路においてもその高速化は重要な課題である。縦型Ｐ
ＮＰトランジスタを用いたＩＩＬは、前述のように、電
流増幅率や伝搬遅延時間などが改善されるが、シリコン
半導体基板に適用した構造をそのままヘテロ構造のトラ
ンジスタに適用しても、シリコントランジスタで得られ
た特性は得られない。図５に示すように、本来望ましい
曲線Ａの特性は得られず、曲線Ｂのような特性しか得ら
れない。これは、縦型ＰＮＰトランジスタであっても、
図１１に示すように、横方向のＰＮＰ構造を有してお
り、その部分は、基板の表面部分にあり、それがヘテロ
構造ではなく拡散形のバイポ−ラトランジスタとなるの
で、まず、低電流領域でのＤＣ特性が非常に悪くなる。
また、ベ−ス幅がエピタキシャル層で決まるのではな
く、拡散形で決まるので、前述のｈ_feを大きくするのは
難しく、その上ばらつきも大きい。さらに、ヘテロ構造
を有していないので、ＡＣ性能もあまり良くなく、例え
ば、数ＭＨｚ程度の周波数しか得られない。

【０００６】本発明は、上記事情によって成されたもの
で、縦型ＰＮＰトランジスタを性能が劣化する事なく組
み込むことができるヘテロ接合型半導体集積回路装置を
提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明は、ヘテロ接合構
造を有する半導体集積回路装置において、縦型ＰＮＰト
ランジスタのエミッタ領域の表面領域とこのＰＮＰトラ
ンジスタのコレクタ領域との間にダメ−ジアイソレ−シ
ョン領域を形成した事を特徴としている。すなわち、本
発明の半導体集積回路装置は、化合物半導体基板と、前
記化合物半導体基板に形成されたヘテロ接合構造を有す
る縦型ＮＰＮトランジスタと、前記縦型ＮＰＮトランジ
スタのベ−ス領域と共通するコレクタ領域、前記縦型Ｎ
ＰＮトランジスタのエミッタ領域と共通するベ−ス領
域、および前記半導体基板の表面から内部にまで延在
し、その内部の領域は、前記コレクタ領域の直下に存在
するエミッタ領域を備えたヘテロ接合構造を有する縦型
ＰＮＰトランジスタと、前記縦型ＰＮＰトランジスタの
エミッタ領域の表面付近の領域を取り囲み、このエミッ
タ領域と前記縦型ＰＮＰトランジスタのコレクタ領域と
を隔てるダメ−ジアイソレ−ション領域とを備えている
ことを特徴としている。前記ダメ−ジアイソレ−ション
領域の半導体基板表面からの深さは、前記縦型ＮＰＮト
ランジスタのベ−ス領域の半導体基板表面からの深さよ
りも深く、前記縦型ＰＮＰトランジスタのエミッタ領域
の前記内部の領域より浅く形成することができる。前記
縦型ＰＮＰトランジスタのエミッタ領域の前記内部の領
域は、前記縦型ＰＮＰトランジスタのコレクタ領域より
下に形成されており、前記縦型ＮＰＮトランジスタのコ
レクタ領域の直下には形成されていない。前記縦型ＮＰ
Ｎトランジスタのエミッタ領域と前記縦型ＰＮＰトラン
ジスタのエミッタおよびベース領域が、前記縦型ＮＰＮ
トランジスタのベ−ス、コレクタ領域および前記縦型Ｐ
ＮＰトランジスタのコレクタ領域とは異なる混晶組成を
有する化合物半導体からなる。また、前記縦型ＮＰＮト
ランジスタのコレクタ領域はショットキ−接合を有する
ことができる。さらに、活性領域を囲む素子分離領域
は、前記縦型ＮＰＮトランジスタのエミッタ領域を越え
る深さのトレンチアイソレーション領域で素子分離され
ていることが可能である。

【０００８】

【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図１〜図５を参照して実施例１を説明す
る。図１は、形成されたヘテロ接合型半導体集積回路装
置の断面図、図２は、その平面図、図３〜図４は、その
製造工程断面図、図５は、ｈ_fe−Ｉ_c 特性図である。こ
の半導体集積回路装置の等価回路図は、第９図に示す回
路図と同じである。この実施例で用いられる半導体基板
２０は、Ｎ^＋ＧａＡｓからなるＮ型半導体基板１とその
上にＮ型層２、Ｐ型層３、Ｎ型層５、Ｐ型層７およびＮ
型層８の５層の半導体成長層を形成してなる。素子分離
領域には、Ｎ層２に達する深いトレンチが形成され、そ
の中にＳｉ₃ Ｎ₄ 層１１が堆積し、トレンチアイソレ−
ション領域１６が形成される。これらの各半導体層は、
Ｎ型層２がＮ^＋Ａｌ_0.3 Ｇａ_0.7 Ａｓ、Ｐ型層３がＰ^＋
Ａｌ_0.3 Ｇａ_0.7 Ａｓ、Ｎ型層５がＮ−Ａｌ_0.3 Ｇａ
_0.7 Ａｓ、Ｐ型層７がＰ^＋ＧａＡｓ、Ｎ型層８がＮ−Ｇ
ａＡｓの各組成を有している。この素子分離領域に囲ま
れた素子領域において、Ｐ型層３は、半導体基板２０の
表面から延びているＰ^＋領域６と接続している。Ｎ型層
８には、選択的に不純物がイオン注入されてＰ^＋領域９
が何箇所か形成される（この実施例では３箇所）。半導
体基板２０表面は、トレンチに堆積している絶縁物と同
じＳｉ₃ Ｎ₄ 層１１によって被覆されているが、電極が
必要な部分ではコンタクト孔が形成されて、そこに電極
層が設けられる。まず、Ｐ^＋領域６およびＰ^＋領域９上
には、ＡｕＺｎ層１３（Ｂ、Ｅ）が形成され、Ｎ型層８
上には、ショットキ−メタルＴｉＰｔＡｕ層１２
（Ｃ₁ 、Ｃ₂ ）があり、ショットキ−接合を形成してい
る。さらに、トレンチの周辺およびＰ^＋領域６の周辺に
は、半導体層にＢ^＋やＰ^＋イオンが注入されて形成され
たダメ−ジアイソレ−ション領域１０が形成される。こ
の領域は、Ｐ型層７およびＮ型層８より深く、Ｐ型層３
には届かないような深さになっている。Ｐ^＋領域６の周
辺に形成されたダメ−ジアイソレ−ション領域１０は、
このＰ^＋領域６とＰ型層７およびＰ^＋領域９とを隔離し
ている。

【０００９】 ここで、Ｐ型層３は、Ｐ^＋領域６に最も
近いＰ^＋領域９の直下にまで延びており、したがって、
Ｐ型層３をエミッタ領域、Ｐ ^＋ 領域６をエミッタ引き出
し領域、Ｐ型層７およびＰ^＋領域９をコレクタ領域、Ｎ
型層５が、ベ−ス領域とするＰＮＰトランジスタ（Ｔｒ
ｐ）が縦型に形成され、ダメ−ジアイソレ−ション領域
１０が、Ｐ^＋領域６、Ｐ^＋領域９およびＰ型層７間に設
けられているので横型ＰＮＰトランジスタは成り立たな
い。一方、Ｎ型層５をエミッタ領域、Ｐ型層７をベ−ス
領域、Ｎ型層８をコレクタ領域とする縦型ＮＰＮトラン
ジスタ（Ｔｒｎ）が半導体基板２０には形成されてい
る。Ｎ型層２、５およびＰ型層３は、Ａｌを含んだＧａ
Ａｓの混晶からなっている。この様にＴｒｐのエミッタ
およびベ−ス領域とＴｒｎのエミッタ領域をこれらトラ
ンジスタの他の領域とは異なる混晶組成の材料を用いる
と高周波特性が著しく向上する。Ａｌの組成比は任意で
あり、どの領域もＡｌ_x Ｇａ_1-x Ａｓ（０＜ｘ＜１）で
表される。各領域の組成比は、互いに異なっていてもよ
い。半導体基板にＩｎＰ系の半導体を用いた場合には、
前記他の領域とは異なる混晶組成の領域には、やはり、
上記組成のＡｌＧａＡｓを用いるのがよい。このよう
に、本発明では、トランジスタが、ＴｒｐでもＴｒｎで
もヘテロ構造であり、拡散形である横型のＰＮＰトラン
ジスタは、機能しないので、図５の曲線Ａに示すよう
に、低電流領域のＤＣ特性が良くなり、ｈ_feを大きくす
ることができる。

【００１０】 次に、この実施例の半導体集積回路装置
の製造方法について説明する。半導体基板としては、Ｎ
^＋ＧａＡｓ基板１を用いる。この基板１上に、ＭＯＣＶ
Ｄ法により約７００℃でＮ^＋ＡｌＧａＡｓ層２を約２０
００オングストロ−ム（以下、Ａと略記する）成長さ
せ、続いてＰ^＋ＡｌＧａＡｓ層３を約２０００Ａほど連
続的に成長させる。ついでフォトレジスト４のパタ−ン
をマスクとして選択的にＰ^＋ＡｌＧａＡｓ層３をエッチ
ング除去する（図３（ａ））。ついで、フォトレジスト
４を除去してから、先のＭＯＣＶＤ法を用いて、約７０
０℃でＮ−ＡｌＧａＡｓ層５を約６０００Ａ成長させ
る。次に、ＢｅイオンをこのＮ−ＡｌＧａＡｓ層５に選
択的に注入することにより、その一部をＰ^＋領域６に変
える。このＰ^＋領域６は、Ｐ^＋ＡｌＧａＡｓ層３に接触
するように、Ｎ−ＡｌＧａＡｓ層５のこの層３を被覆し
ている部分にＢｅイオンを注入する。次に、ＭＢＥ法を
用いて、Ａｌ−Ｇａの組成比を変える薄いグレ−デイン
グ層を形成してから、その上にＰ^＋ＧａＡｓ層７を約１
０００Ａ程度成長させる。このＰ^＋ＧａＡｓ層７にはフ
ォトレジスト４のマスクパタ−ンを形成する。そして、
これをマスクとしてＰ^＋ＧａＡｓ層７を選択的にエッチ
ング除去する（図３（ｂ））。レジスト４を取り除いて
から、ＭＯＣＶＤ法によりＮ−ＧａＡｓ層８を約３００
０Ａほど形成する。次に、ＢｅイオンをこのＧａＡｓ層
８に選択的に注入することにより、Ｐ^＋ＧａＡｓ領域９
を形成すると同時に、Ｎ−ＡｌＧａＡｓ層５内のＰ^＋領
域６の上には、この層に連続したＰ^＋領域６を形成する
（図４）。

【００１１】ついで、比較的厚いフォトレジスト（図示
せず）を用いて、Ｐ^＋領域６と、Ｐ^＋ＧａＡｓ層７上に
形成されたＮ−ＧａＡｓ層８およびＰ^＋ＧａＡｓ領域９
とを被覆してマスクを形成し、露出した部分にＨ^＋イオ
ン（Ｂ^＋イオンでもよい）を１×１０¹⁴／ｃｍ² 程度注
入してダメージを発生させ、Ｎ−ＡｌＧａＡｓ層５の一
部にまで達する深さのダメ−ジアイソレーション領域１
０を形成する。このアイソレ−ション領域１０は、素子
分離領域に形成されるのは勿論、Ｐ^＋領域６の周囲にも
形成される。すなわち、素子領域内において、基板の表
面付近の部分では、このＰ^＋領域６は、他の領域とは隔
離されている。つぎに、フォトレジスト（図示せず）を
マスクに、Ａｒイオンミリング法を用いてＮ^＋ＡｌＧａ
Ａｓ層２にまで達する深みぞ、トレンチを形成する。図
では、断面Ｕ型であるが、Ｖ型でも良く、この方がスト
レスがＶ型よりかからず有利である。次に、Ｓｉ₃ Ｎ₄
膜を連続的にデポジションおよびレジストエッチバック
を繰り返すことにより、トレンチと基板表面にＳｉ₃ Ｎ
₄膜１１を堆積し、トレンチアイソレーション領域１６
を形成する。次に、基板表面のＳｉ₃ Ｎ₄ 膜１１を選択
的にエッチングしてコンタクト孔を開口する。まず、オ
ーミック領域を順次開口して、Ｐ^＋領域６およびＰ^＋Ｇ
ａＡｓ領域９には、オ−ミックメタルからなるＡｕＺｎ
電極１３を形成し、縦型ＮＰＮトランジスタのコレクタ
であるＮ−ＧａＡｓ層８には、ショットキ−メタルであ
るＴｉＰｔＡｕ電極１２を形成し、これら電極は、ＲＴ
Ａ（Rapid Thermal Anneal）法によりフォーミング中で
アロイ化する。

【００１２】これ以降の工程は、図示しないが、以下の
通りである。バイアススパッタ法によるＳｉＯ₂ 絶縁膜
を堆積して、Ｐ^＋領域上に形成されたオーミックメタル
上のＳｉＯ₂ 絶縁膜をエッチング除去し、バリアーメタ
ルを堆積後、ＴｉＷＡｕ膜をスパッタリング法により形
成し、このＴｉＷＡｕ膜をイオンミリング法で選択的に
除去してこの絶縁膜上に配線層を形成する。本実施例で
は、ＭＯＣＶＤ法とＭＢＥ法の混用にて各々の層を形成
しているが、もちろんＭＢＥ法のみでも可能である。Ｎ
−ＧａＡｓ層８の厚さは、実施例では約４０００Ａであ
るが、４０００〜６０００Ａ程度で良く、その時のダメ
−ジアイソレ−ション１０の深さは、およそ６０００Ａ
が適当である。本発明では、縦型ＰＮＰトランジスタの
エミッタの埋め込み領域３に達するまでの領域６は、ほ
ぼダメ−ジアイソレ−ション領域１０に囲まれている。
したがって、横方向ＰＮＰトランジスタに相当する部分
は機能しないので、トランジスタ特性は、縦方向ＰＮＰ
トランジスタの特性のみに依存し、図５に示されている
ｈ_fe−Ｉ_c 特性における曲線Ａのように優れた特性を維
持できる。また、ｈ_feもシリコン基板に縦型ＰＮＰトラ
ンジスタを用いて形成した従来のＩＩＬに匹敵する高い
ものが得られる。また、Ｔｒｎのコレクタ領域は、ショ
ットキ−接合を有しているので、このＴｒｎのスイッチ
ング速度は、従来よりも著しく向上する。

【００１３】次に、図６を参照して実施例２を説明す
る。実施例１の半導体集積回路装置のＮ型層８の上に不
純物濃度の高いＮ型層１４を積層する。すなわち、Ｎ型
層８であるＮ−ＧａＡｓ層に連続してＮ^＋ＧａＡｓ層を
重ねる。このＮ型層１４を介在させることによりコレク
タ電極Ｃ₁ 、Ｃ ₂とのオ−ミック性を向上させることが
できる。このＮ型層１４上にオ−ミックメタルＡｕＧｅ
Ｎｉ電極１５を堆積することが可能になる。

【００１４】 次に、図７〜図８を参照して実施例３を
説明する。この実施例では、Ｔｒｐのエミッタ領域であ
るＰ^＋層３の面積を広くしてＴｒｎの最小遅延時間を改
善すると共に、Ｔｒｎのベ−ス領域（Ｎ型層５）直下に
前記Ｔｒｐのエミッタ領域（Ｐ ^＋ 領域３）および表面の
電極に直接つながり、且つこのエミッタ領域とつながる
エミッタ引き出し領域（Ｐ ^＋ 領域６）、すなわち、ＩＩ
Ｌのインジェクタ（Ｅ）を配置しているので、このイン
ジェクタが、Ｔｒｎのベ−ス領域に蓄積したホ−ル電荷
を有効に引き抜き、実質的にホ−ルのライフタイムを低
下させる結果、前記最小遅延時間が小さくなる。インジ
ェクタである縦型Ｔｒｐのエミッタ領域を構成している
Ｐ^＋層３はＴｒｎのコレクタ領域（Ｎ型層８）の直下に
は存在せず、Ｔｒｎのベ−ス領域（Ｐ^＋領域９）直下と
ダメ−ジアイソレ−ション領域１０の直下に形成するよ
うにしてサイリスタ（ＰＮＰＮ）構造になるのを防いで
いる。実施例ではＡｌＧａＡｓ／ＧａＡｓ系半導体につ
いて述べたが、他の化合物系、例えば、ＩｎＰ系でも適
用可能であり、半導体基板の基板領域にはＰ型半導体基
板を用いることもできる。また、この実施例では、ＩＩ
Ｌの出力をＣ₁ およびＣ₂ の２個の例を示したが、それ
以上の場合でも当然可能である。各電極Ｂ、Ｅ、Ｃ₁ 、
Ｃ₂ は、実施例１と同じ材料を用いている。

【００１５】

【発明の効果】本発明によるヘテロ接合型半導体集積回
路装置は、高性能の縦型ヘテロ接合ＰＮＰトランジスタ
と縦型ヘテロ接合ＮＰＮトランジスタを有しており、か
つ、表面が平坦化された構造であり、また、横方向ＰＮ
Ｐトランジスタを必要としなくなった結果、Ｐ^＋領域６
とＰ^＋領域９との間に存在するダメ−ジアイソレ−ショ
ン領域１０を適宜狭くすることができるので、高集積化
および微細化が可能になる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体集積回路装置の図２
に示すＡ−Ａ′部分の断面図。

【図２】図１の表面の電極部分を省略した要部平面図。

【図３】実施例１の半導体集積回路装置の製造工程断面
図。

【図４】実施例１の半導体集積回路装置の製造工程断面
図。

【図５】本発明の半導体集積回路装置のｈ_fe−Ｉ_c 特性
図。

【図６】本発明の実施例２の半導体集積回路装置の断面
図。

【図７】本発明の実施例３の半導体集積回路装置の図８
に示すＢ−Ｂ′部分の断面図。

【図８】図７の表面の電極部分を省略した要部平面図。

【図９】ＩＩＬの回路図。

【図１０】従来の半導体集積回路装置の断面図。

【図１１】従来の半導体集積回路装置の断面図。

【図１２】従来の半導体集積回路装置のα−Ｉ_c 特性
図。

【符号の説明】

１ Ｎ型半導体基板（Ｎ^＋ＧａＡｓ） ２ Ｎ型層（Ｎ^＋ＡｌＧａＡｓ） ３ Ｐ型層（Ｐ^＋ＡｌＧａＡｓ） ４ フォトレジスト層 ５ Ｎ型層（Ｎ−ＡｌＧａＡｓ） ６ Ｐ^＋領域（ＧａＡｓ／ＡｌＧａＡｓ） ７ Ｐ型層（Ｐ^＋ＧａＡｓ） ８ Ｎ型層（Ｎ−ＧａＡｓ） ９ Ｐ^＋領域（ＧａＡｓ） １０ ダメージアイソレーション領域 １１ Ｓｉ₃ Ｎ₄ 層 １２ ショットキーメタル（ＴｉＰｔＡｕ）電極 １３ オーミックメタル（ＡｕＺｎ）電極 １４ Ｎ型層（Ｎ＋ＧａＡｓ） １５ オーミックメタル（ＡｕＧｅＮｉ）電極 １６ トレンチアイソレ−ション領域 ２０ 化合物半導体基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/822 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 21/33 - 21/331 H01L 27/06 H01L 27/08 - 27/082 H01L 29/68 - 29/733

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 化合物半導体基板と、 前記化合物半導体基板に形成されたヘテロ接合構造を有
   する縦型ＮＰＮトランジスタと、 前記縦型ＮＰＮトランジスタのベ−ス領域と共通するコ
   レクタ領域、前記縦型ＮＰＮトランジスタのエミッタ領
   域と共通するベ−ス領域、前記半導体基板表面の電極に
   直接接合され、表面から内部にまで延在するエミッタ引
   き出し領域、および前記コレクタ領域の直下に存在する
   エミッタ領域を備えたヘテロ接合構造を有する縦型ＰＮ
   Ｐトランジスタと、 前記縦型ＰＮＰトランジスタのエミッタ引き出し領域の
   表面付近の領域を取り囲み、このエミッタ引き出し領域
   と前記縦型ＰＮＰトランジスタのコレクタ領域とを隔て
   るダメ−ジアイソレ−ション領域とを備えていることを
   特徴とする半導体集積回路装置。
2. 【請求項２】 前記ダメ−ジアイソレ−ション領域の半
   導体基板表面からの深さは、前記縦型ＮＰＮトランジス
   タのベ−ス領域の半導体基板表面からの深さよりも深
   く、前記縦型ＰＮＰトランジスタのエミッタ領域より浅
   くすることを特徴とする請求項１に記載の半導体集積回
   路装置。
3. 【請求項３】 前記縦型ＰＮＰトランジスタのエミッタ
   領域は、前記縦型ＰＮＰトランジスタのコレクタ領域よ
   り下に形成されており、前記縦型ＮＰＮトランジスタの
   コレクタ領域の直下には形成されていないことを特徴と
   する請求項１に記載の半導体集積回路装置。
4. 【請求項４】 前記縦型ＮＰＮトランジスタのエミッタ
   領域と前記縦型ＰＮＰトランジスタのエミッタおよびベ
   ース領域が、前記縦型ＮＰＮトランジスタのベ−ス、コ
   レクタ領域および前記縦型ＰＮＰトランジスタのコレク
   タ領域とは異なる混晶組成を有する化合物半導体からな
   ることを特徴とする請求項１に記載の半導体集積回路装
   置。
5. 【請求項５】 前記縦型ＮＰＮトランジスタのコレクタ
   領域は、ショットキ−接合を有することを特徴とする請
   求項１に記載の半導体集積回路装置。
6. 【請求項６】 活性領域を囲む素子分離領域は、前記縦
   型ＮＰＮトランジスタのエミッタ領域を越える深さのト
   レンチアイソレーション領域で素子分離されていること
   を特徴とする請求項１に記載のヘテロ接合型半導体集積
   回路装置。