KR950011786B1 - 헤테로접합형 화합물 반도체장치 및 그 제조방법 - Google Patents

헤테로접합형 화합물 반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR950011786B1
KR950011786B1 KR1019920011104A KR920011104A KR950011786B1 KR 950011786 B1 KR950011786 B1 KR 950011786B1 KR 1019920011104 A KR1019920011104 A KR 1019920011104A KR 920011104 A KR920011104 A KR 920011104A KR 950011786 B1 KR950011786 B1 KR 950011786B1
Authority
KR
South Korea
Prior art keywords
compound semiconductor
type
compound
transistor
npn
Prior art date
Application number
KR1019920011104A
Other languages
English (en)
Other versions
KR930001492A (ko
Inventor
미노루 다구치
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP3153479A external-priority patent/JP2862705B2/ja
Priority claimed from JP3318549A external-priority patent/JP2904981B2/ja
Priority claimed from JP4071449A external-priority patent/JP2835237B2/ja
Application filed by 가부시키가이샤 도시바, 아오이 죠이치 filed Critical 가부시키가이샤 도시바
Publication of KR930001492A publication Critical patent/KR930001492A/ko
Application granted granted Critical
Publication of KR950011786B1 publication Critical patent/KR950011786B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Abstract

내용 없음.

Description

헤테로접합형 화합물 반도체장치 및 그 제조방법
제1도는 종래의 실리콘 IIL회로의 단면도.
제2도는 제1도에 나타낸 IIL회로의 등가회로도.
제3도는 주파수특성과 전송지연시간이 개선된 종래의 IIL회로의 단면도.
제4도는 콜렉터전류(Ic)와 접지된 베이스에서의 직류전송비(α)의 관계를 나타낸 특성도.
제5도는 제조공정에서의 수직 PNP 트랜지스터의 에미터를 형성하는 시작 공정을 나타낸 본 발명의 제1실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제6a도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 베이스를 형성하는중간공정을 나타낸 본 발명의 제1실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제6b도는 제6a도에 나타낸 화합물 반도체장치의 단면도.
제7도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 콜렉터를 형성하는 최종 공종을 나타낸 본 발명의 제1실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제8a도는 제5도와 제6a도, 제6b도 및 제7도에 나타낸 제조방법에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도.
제8b도는 제8a도에 나타낸 화합물 반도체장치의 평면도.
제9도는 제8a도에 나타낸 화합물 반도체장치와 종래의 실리콘 집적회로에서의 콜렉터전류(Ic)와 정상화된 전류증폭(fe)간의 관계를 나타낸 특성도.
제10도는 본 발명의 제2실시예에 따른 헤테로접합형 화합물 반도체장의 단면도.
제11a도는 본 발명의 제3실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제11b도는 제11a도에 나타낸 화합물 반도체장치의 평면도.
제12도는 제조공정에서의 수직 PNP 트랜지스터의 에미터를 형성하는 시작공정을 나타낸 본 발명의 제4실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제13도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 베이스를 형성하는 제1중간공정을 나타낸 본 발명의 제4실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제14도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 콜렉터를 형서아는 제2중간공정을 나타낸 본 발명의 제4실시에에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제15도는 제조공정에서의 손상 격리영역을 형성하는 최종공정을 나타낸 본 발명의 제4실시예에 따른제16도는 제12도 내지 제15도에 나타낸 제조공정에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도.
제17도는 제조공정에서의 수직 PNP트래지스터의 에미터를 형성하는 시작공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제18도는 제조공정에서의 수직 NPN 트랜지스터의 에미터와 베이스를 형성하는 제1중간공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접하병 화합물 반도체장치의 단면도.
제19도는 제조공정에서의 수직 NPN 트랜지스터의 콜렉터를 형성하는 제2중강공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도.
제20도는 제조공정에서의 손상 격리영역을 형성하는 치ㅗ종공정을 나타낸 본 발명의 제5실시예에 따른 헤테로저합형 화합물 반도체장치의 단면도.
제21도는 제17도 내지 제20도에 나타낸 제조공정에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
12 : N+형 반도체기판 13 : N-에피택셜 성장층
14 : P+-에미터확산층 15 : P+-베이스확산층
16a, 16b : N+-확산층 18 : 수평 PNP 트랜지스터
19 : 수직 PNP 트랜지스터 22 : P+-에미터 확산층
31 : N+-GaAs기판 32 : N+-AlGaAs층
33 : p+AlGaAs층 34, 38 : 포토레지스트
35 : N-AlGaAs층 37 : P+-GaAs층
39 : N-GaAs층 40, 40A : P+GaAs층
42 : 손상 격리영역 51 : N+-GaAs층
61 : P+-AlGaAs층 63 : N-GaAs층
65 : P+-GaAs층 71 : 반절연 GaAs기판
72 : N+-GaAs층 73 : P+-AlGaAs층
74 : 포토레지스트 74, 75A, 75B : N-GaAs층
78A, 78B : P+-AlGaAs층 80 : N-AlGaAs층
84, 84B : N-GaAs층 85 : 손상 격리영역
[산업상의 이용분야]
본 발명은 헤테로접합형(heterojunction type)화합물 반도체장치 및 그 제조방법에 관한 것으로, 특히 반절연(semi-insulating)기판과 이 반절연 기판상에 형성된 수직 헤테로접합형 PNP 바이폴라 트랜지스터 및 반절연 기판상에 형성된 수직 헤테로접합형 NPN 바이폴라 트랜지스터로 이루어진 헤테로접합형 화합물 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
최근, 고밀도 및 고집적 반도체 집적회로는 처리속도가 고속으로 실행되도록 발전되어 왔는 바, 이러한 집적회로에는 예컨대 바이폴라 트랜지스터가 효율적으로 이용되었다.
바이폴라 트랜지스터를 이용하는 방법에서는 베이스영역의 정확한 제어가 MOS트랜지스터의 챈널길이의 제어에 비해 용이하게 실시될 수 있기 때문에, 바이폴라 트랜지스터로 형성된 집적회로에서는 처리속도가 고속으로 용이하게 실현될 수 있다. 그러나, 이러한 바이폴라 트랜지스터로 이루어진 집적회로에서는 바이폴라 트랜지스터의 분리가 곤란하고, 기판상에 바이폴라 트랜지스터를 제조하는 공정이 많다는 결점이 있었다.
따라서, 이러한 결점을 해결하기 위해 집적주입논리회로(integrated injuction logic ; 이하, IIL회로라 약칭함)회로가 제안되었다.
제1도는 실리콘 ILL회로의 단면도이고, 제2도는 제1도에 나타낸 IIL회로의 등가회로도이다.
제1도에 나타낸 바와 같이 실리콘 IIL회로(11)는, 도우너가 고농도로 도프(dope)된 N+형 실리콘 반도체기판(12)과, 소자영역이 형성될 N형 실리콘 에피택셜 성장층(13), 한쪽의 소자영역내에 억셉터를 고농도로 도프하여 형성한 P+형 에미터확산층(14), 이 에미터확산층(14)상에 부착된 전극(E), 다른쪽의 소자영역내에 억셉터를 고농도로 도프하여 형성한 P+형 베이스확산층(15), 이 베이스확산층(15)상에 부착된 전극(B), 상기 P+형 베이스 확산층(15)내에 형성된 한쌍의 N+형 확산층(16 ; 16a, 16b), 이 N+확산층(16a, 16b)상에 각각 부착된 전극(C1,C2) 및, 상기 실리콘에피택셜 성장층(13)과 베이스확산층(15)을 보호하기 위한 열산화막(17)으로 구성되어 있다.
수평 PNP 바이폴라 트랜지스터(18)는 실리콘 에피택셜 성장층[13 ; 트랜지스터(18)의 베이스]과 에미터 확산층[14 ; 트랜지스터(18)의 에미터] 및 베이스 확산층[15 ; 트랜지스터(18)의 콜렉터]으로 구성되고, 수직 NPN 바이폴라 트랜지스터(19)는 실리콘 에피택셜 성장층[13 ; 트랜지스터(19)의 에미터]과 베이스확산층[15 ; 트랜지스터(19)의 베이스] 및 확산층[16 ; 트랜지스터(19)의 콜렉터]으로 구성되어 있다.
상기와 같이 구성된 실리콘 IIL회로(11)의 동작을 제2도를 참조하여 설명하면 다음과 같다.
즉, 전극(E)을 정(正)의 고전위로 설정하고, 실리콘 반도체기판(12)을 부(負)의 전위로 설정한다. 여기서, 전극(B)과 접속된 입력단자를 저전위로 설정하면, 정공(positive hole)이 전극(B)과 접속된 입력단자를 저전위로 설정하면, 정공(positive holf)이 전극(E)으로 부터 수평 PNP바이폴라 트랜지스터(18)를 매개해서 전극(B)으로 주이된다. 즉, 정공이 에미터확산층(14)으로부터 실리콘 에피택셜 성장층(13)을 매개해서 베이스확산층(15)으로 전송된다. 또, 수직 NPN 바이폴라 트랜지스터(19)가 오프상태로 되어 전극(C1, C2)과 접속된 출력단자의 전위가 고전위로 유지된다. 즉, 입력단자가 저전위로 설정되면 출력단자가 고전위로 유지되게 된다.
한편, 입력단자를 고전위로 설정하면 정공이 전극(E)으로부터 수평 PNP바이폴라 트랜지스터(18)와 수직 NPN 바이폴라 트랜지스터(19)를 모두 매개해서 실리콘 에피택셜 성장층(13)으로 주입된다. 그에 따라, 수직 NPN바이폴라 트랜지스터(19)가 온상태로 되어 출력단자의 전위가 저전위로 변화된다. 즉, 입력단자가 고전위로 설정되면 출력단자가 저전위로 변화되게 된다.
따라서, 실리콘 IIL회로(11)는 다중(multilpe)출력단자를 갖춘 NOT회로로서 기능하고, 전극(E)은 주입기(injuctor)로서 동작한다.
일반적으로 출력단자와 개수는 확산층(16)의 갯수와 동일해야 하는데, 다수의 출력단자가 필요한 경우에 확산층(16)이 베이스확산층(15)내에서 평행하게 형상되기 때문에 확산층(16)을 용이하게 증가시킬 수가 있다.
또, 실리콘 IIL회로(11)의 제조공정을 간략화할 수 있는데, 그 첫 번째 이유는 수평 PNP바이폴라 트랜지스터(18)와 수직 NPN 바이폴라 트랜지스터(19)가 모두 실리콘 에피택셜 성장층(13)내에 형성되기 때문이고, 그 두 번째 이유는 수평 PNP 바이폴라 트랜지스터(18)의 베이스가 수직 NPN바이폴라 트랜지스터(19)의 에미터와 실리콘 에피택셜 성장층(13)을 공유하기 때문이며, 그 세 번째 이유는 수평 PNP 바이폴라 트랜지스터(18)의 콜렉터가 수직 NPN바이폴라 트랜지스터(19)의 베이스와 확산층(15)을 공유하기 때문이다. 그에 따라, 고집적 IIL회로(11)를 용이하게 제조할 수가 있게 된다.
그러나, 수직 NPN 바이폴라 트랜지스터(19)가 역접속영역(reverse connection region)내에서 동작하기 때문에 실리콘 IIL회로(11)는 주파수 특성이 열화되게 되고, 소수캐리어(minority carrier ; 정공)가 실리콘 에피택셜 성장층(13)내에 축적되기 때문에 전송지연시간(proagation delay time)이 길어지게 된다.
다음으로, 제3도를 참조하여 주파수특성과 전송지연시간을 개선시킨 종래의 다른 실리콘 IIL회로에 대해 설명한다.
제3도에 나타낸 바와 같이, 실리콘 IIL회로(21)는 실리콘 IIL회로(11)에 비해 에미터확산층(14)대신에 베이스확산층(15)밑에까지 직접 연장된 에미터확산층(22)을 구비하고 있다. 즉, 수직 PNP 바이폴라 트랜지스터(23)가 실리콘 IIL회로(21)내에 형성되어 있다.
따라서, 에미터확산층(22)으로부터의 정공을 전송하는 표면적이 증가하기 때문에 실리콘 에피택셜 성장층(13)내에 축적된 정공이 감소되므로, 전송지연시간이 짧아져서 정공의 수명도 실질적으로 짧아지게 된다. 그에따라, 주파수특성이 개선되어 PNP 트랜지스터의 전류 증폭도(hfe)가 향상되게 된다.
또, 수직 PNP 바이폴라 트랜지스터(23)가 기판(12)에 대해 수직방향으로 형성되기 때문에, 에미터확산층(22)은 PNP 바이폴라 트랜지스터(23)가 베이스 두께가 균일하면서 좁게 형성될 필요가 있다는 것에 관계없이 그 확산길이를 제어함으로써 용이하게 형성될 수 있다. 그에 따라, 제4도에 나타낸 바와 같이 접지된 베이스에서의 직류전송비(direct crrrent tranfer ratio ; α)는 수직 PNP 바이폴라 트랜지스터(23)에서 현저히 향상되고, 직류전송비(α)와 콜렉터전류(Ic)간의 상호관계 특성도 향상되게 된다. 여기서, 전류증폭도(hfe)는 직류정송비(α)를 이용하면 α/(1-α)와 같게 된다.
한편, 헤테로접합형 바이폴라 트랜지스터가 화합물 반도체로 이루어진 경우, 전류증폭도(hfe)가 큰 값을 유지하는 반면에 에미터 용량과 베이스 저항이 감소되므로, 화합물 반도체로 이루어진 헤테로접합형 바이폴라 트랜지스터는 실리콘재료로 이루어진 헤테로접합형 바이폴라 트랜지스터에 비해 고속으로 동작하게 된다.
최근에, 디바이스 격리기술(device isolation technique)과, 이온주입기술, 이온주입 및 격리기술, 헤테로접합 인터페이스에 이용되는 그레이딩기술[grading technique ; 완만하게 경사진 불순물 프로파일(profile)기술], 자기정합(self aligning)기술, 축소기술 및, 양질(良質)의 에피택셜기술과 같은 제조기술은 화합물 반도체로 이루어진 헤테로접합형 바이폴라 트랜지스터의 발전을 촉진시켜 왔다. 그 결과로서, 헤테로접합형 바이폴라 트랜지스터는 100GHz이상의 주파수에서 발진신호를 발생시키도록 동작된다. 더욱이, 300GHz 이상의 발진주파수에서의 동작은 그다지 멀지 않은 장래에 소자 디바이스를 축소함으로써 가능하게 될 것이다.
또, PNP 바이폴라 트랜지스터와 ILL회로, 저항 및 캐패시터와 같은 화합물 반도체로 이루어진 복수개의 디바이스가 기판상에 형성되는데, 이러한 경우에는 GaAs와 InP와 같은 화합물 반도체 이용되었다.
따라서, 예컨대 전류증폭도(hfe)와 전송지연시간은 화합물 반도체로 이루어진 수직 PNP 바이폴라 트랜지스터를 구비한 IIL회로(21)에서 얻은 특성을 화합물 반도체로 이루어진 IIL회로에서 얻을 수가 없다. 예컨대, 전류증폭도(hfe)는 콜렉터전류(Ic)가 감소됨에 따라 현저히 감소되는 바, 그 이유는 다음과 같다.
특, 제3도에 나타낸 바와 같이 수평 PNP 바이폴라 트랜지스터(24)는 실리콘 IIL회로(21)내에서 실리콘 에피택셜 성장층(13)과 베이스확산층(15) 및 에미터확산층(22)의 수직부에 의해 기생적으로 형성되는데, 이 수평 PNP바이폴라 트랜지스터(24)는 실리콘 IIL회로(21)의 표면에 설치되어 있기 때문에 헤테로접합형 바이폴라 트랜지스터로서 가능하지 않고 확산형 바이폴라 트랜지스터로서 가능하게 된다. 그에 따라, 콜렉터 전류(Ic)가 낮은 경우에는 직류특성이 화합물 반도체로 이루어진 실리콘 IIL회로내에서 현저히 열화되게 딘다. 또, 수평 PNP 바이폴라 트랜지스터(24)의 베이스두께가 베이스확산층(15)과 에미터확산층(22)의 수직부간의 실리콘 에피택셜층(13)의 폭에 의해 결정되는 것이 아니라 베이스확산층(15)과 에미터확산층(22)의 수직부 모두이 확산에 의해 결정되기 때문에, 전류증폭도(hfe)는 감소하고 요동하게 된다. 또한, 수평 PNP 바이폴라 트랜지스터(24)가 헤테로접합형 바이폴라 트랜지스터로서 기능하지 않기 때문에, 교류특성은 열화되게 된다. 예컨대, 화합물 반도체로 이루어진 실리콘 IIL회로에서 얻은 발진신호의 주파수는 주로수 MHz이다.
더욱이, 헤테로접합형 바이폴라 트랜지스터와 같은 화합물 반도체로 이루어진 복수개의 디바이스가 기판상에 구성되는 경우, 그 디바이스는 전류증폭도(hfe)가 향상되도록 활성(activ)영역을 증가시키고 포화(saturation)영역을 감소시키는 메사 구조(mesa structure)로 형성된다. 그러나, 이러한 경우에는 디바이스내에서 다수의 단차가 발생하므로, 디바이스를 연결하는 하드-와이어(hare-wire)가 단차부분에서 절단되기 쉽다. 그에 따라, 디바이스를 소혀화할 수 없어 대규모 집적회로를 헤테로접합형 화합물 반도체로 제조할 수 없었다.
[발명의 목적]
이에 본 발명은 상술한 문제점을 해결하기 위해 이루어진 것으로, 전류증폭도(hfe)와 전송지연시간과 같은 특성이 우수한 수직형 트랜지스터가 기판상에 형성된 헤테로접합형 화합물 반도체장치 및 그 제조방법을 제공하고, 화합물 반도체로 이루어진 디바이스가 기판상에 구성되는 경우에 하드-와이어가 디바이스를 안전하게 접속할 수 있는 헤테로접합형 화합물 반도체장치 및 그 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기와 같은 목적을 달성하기 위해 본 발명에 따른 제1의 헤테로접합형 화합물 반도체장치의 제조 방법은, PNP 트래지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 반도체기판을 준비하는 공정과 ; 상기 N형 반도체기판상의 일부에 PNP 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 제2의 화합물 반도체상의 제3의 화합물 반도체가 PNP 트랜지스터의 베이스로서 기능하도록, 상기 제2의 화합물 반도체와 상기 반도체기판상에 제3의 화합물 반도체를 퇴적시키는 공정, 상기 제3의 호합물 반도체의 표면으로부터 상기 제2의 화합물 반도체상의 일부에 도달하도록, 상기 제2의 화합물 반도체의 일부상에 위치한 상기 N형 제3의 화합물 반도체를 D+형 제3의 화합물 반도체로 강하게 변환시키는 공정 ; 상기 P+형 제3의 화합물 반도체로부터 이격되고, 그일부가 상기 제2의 화합물 반도체의 바로 이ㅜ에 설치되어 상기 PNP 트랜지스터의 콜렉터로서 기능하도록, 상기 N형 제3의 화합물 반도체가 피복되도록, 상기 제3 및 제4의 화합물 반도체상의 N형 제5의 화합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 상기 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화합물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체가 PNP 트랜지스터의 에미터접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체를 피복하고 있는 상기 N형 제5의 화합물 반도체를 상기 제1의 P+형 제5의 반도체로 강하게 변화시키는 공정, 상기 제4의 화합물 반도체상의 일부에 설치된 N형 제5의 화합물 반도체를 PNP 트랜지스터의 콜렉터접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정 및, 상기 제1의 P+형 제5의 화합물 반도체와 상기 제4의 화합물 반도체간의 개재된 N형 제5의 화합물 반도체를 손상시킴으로써, 상기 손상된 제5의 호합물 반돝체가 상기 제3의 화합물 반도체의 상부에 도달하고, 상기 손상된 제5의 화합물 반도체의 원자결함이 끊어지며, 상기 N형 제5의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체, 상기 제2의 P+형 제5의 화합물 반도체 및 상기 손상된 제5의 화합물 반도체에 의해 평탄면이 형성되도록 하는 공정을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상술한 공정에 의해 PNP 트랜지스터는 P형 제2의 화합물 반도체로 이루어진 에ㅣ터와 N형 제3의 화합물 반도체로 이루어진 베이스 및 P형 제4의 화합물 반도체로 이루어진 콜렉터로 구성된다. 따라서, PNP 트랜지스터가 복수개의 화합물 반도체로 이루어져 헤테로접합형 PNP 트랜지스터로 구성되므로, 주파수특성은 종래의 실리콘형 반도체장치에 비해 우수하게 된다.
그리고, 제2의 화합물 반도체는 P+형 제3의 화합물 반도체 및 P+형 제5의 화합물 반도체와 전기적으로 접속되어 있다. 또, P+형 제5의 화합물 반도체에 인가된 정공은 PNP 트래지스터의 콜렉터에 수평적으로 전송될 수 없는 바, 그 이유는 제2의 화합물 반도체의 바로 위에 설치된 제1의 P+형 제5의 화합물 반도체와 P형 제4의 화합물 반도체간에 개재된 N형 제5의 화합물 반도체가 손상되어 있기 때문이다. 즉, 손상된 제5의 화합물 반도체내의 원자결합이 끊어져 정공을 트랩(trap)하는 다수의 준위(level)가 생성되므로, 정공은 손상된 제5의 화합물 반도체를 통과할 수 없게 된다.
그에 따라, 제1의 P+형 제5의 화합물 반도체에 인가된 정공은 제2의 화합물 반도체로 전송된 다음에 제4의 화합물 반도체를 매개해서 제2의 화합물 반도체의 바로 위에 설치된 P+형 제5의 화합물 반도체로 수직저긍로 전송되게 된다.
따라서, 제3의 화합물 반도체를 퇴적시킴으로써 PNP 트랜지스터의 베이스 두께를 정확하게 제어하기 때문에 PNP 트랜지스터내의 주파수특성은 현저히 향상되게 된다.
또, P+형 제3 및 제5의 화합물 반도체 모두가 제2의 화합물 반도체상에 설치되기 때문에 화합물 반도체장치의 표면이 평탄하게 되므로, 하드-와이어가 화합물 반도체장치상에 구성되는 경우에 단차가 발생하지 않게 되어 하드-와이어는 화합물 반도체장치상에 안전하게 설치될 수가 있게 된다.
그리고 본 발명에 따른 제2의 헤테로접합형 화합물 반도체장치의 제조방법은, 상기 제1의 헤테로접합형 화합물 반도체장치의 제조방법에 있어서, 상기 제4의 화합물 반도체의 나머지 부분상에 상기 N형 제5의 화합물 반도체의 이격된 부분을 이격된 P+형 제5의 호합물 반도체로 강하게 변환시킴으로써, 상기 반도체기판상의 N형 제3의 화합물 반도체가 NPN 트랜지스터의 에미터로서 기능하고, 상기 제4의 화합물 반도체의 나머지 부분이 NPN 트랜지스터의 베이스로서 기능하며, 각각의 이격된 P+형 제5의 화합물 반도체가 상기 반도체기판으로부터 상기 N형 제3의 화합물 반도체를 매개해서 상기 제4의 화합물 반도체의 나머지 부분으로 전송되는 전자를 절연시키고, 상기 이격된 N형 제5의 화합물 반도체가 각각 형성디ㅗ는 상기 이격된 P+형 제5의 화합물 반도체간에 개재되며, 각각의 이격된 N형 제5의 화합물 반도체가 NPN 트랜지스터의 콜렉터로서 기능하도록 하는 공정을 더 구비하여 이루어진 것을 특징으로 한다.
여기서, 상술한 공정에 의해 NPN 트랜지스터는 제3의 화합물 반도체로 이루어진 에미터와 제4의 화합물 반도체로 이루어진 베이스 및 제5의 화합물 반도체로 이루어진 콜렉터로 구성되어, 헤테로접합형으로 기판상에 형성된다.
그리고, NPN 트랜지스터의 콜렉터의 표면은 PNP 트랜지스터의 콜렉터 접촉층의 높이와 동일한 높이로 형성되므로, 하드-와이어는 PNP 및 NPN 트랜지스터가 구성되더라도 화합물 반도체장치상에 안전하게 설치될 수가 있다.
또 본 발명에 따른 설치될 수가 있다.
또 본 발명에 따른 제1의 헤테로접합형 화합물 반도체장치는, PNP 트랜지스터를 탑재(mount)하고 상기 PNP 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 기판과, 상기 반도체기판상의 일부에 제한적으로 설치되어 상기 PNP 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체, 사익 제2의 화합물 반도체와 상기 기판상에 설치되어 상기 PNP 트랜지스터의 베이스로서 기능하여 상기 깊나으로부터의 전자를 인가받는 N형 제3의 화합물 반도체, 상기 N형 제3의 호합물 반도체상의 일부에 제한저긍로 형성되어 상기 제2의 화합물 반도체의 제1부분의 바로 위에 설치된 부분이 상기 PNP 트랜지스터의 콜렉터로서 기능하는 P형 제4의 화합물 반도체, 상기 제4의 화합물 반도체상의 일부에 제한적으로 설치되어 상기 PNP 트랜지스터의 콜렉터 접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체, 상기 제2의 화합물 반도체의 제2부분상에 제한적으로 설치되어 상기 제2의 화합물 반도체로 정공을 인가하고, 그 표면이 형탄면이 되도록 상기 제5의 화합물 반도체의 높이와 동일한 높이로 형성된 에미터 접촉층 및, 상기 에미터 접촉층과 상기 제5의 화합물 반도체간에 개재되어 제2의 P+형 제5의 화합물 반도체와 제4의 화합물 반도체로부터 사익 에미터 접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 격리 영역을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상술한 구성에 의해 복수개의 화합물 반도체로 이루어진 헤테로접합형 PNP 트랜지스터가 형성된다.
또, 격리영역이 설치되어 있기 때문에 정공은 에미터 접촉층으로부터 제4의 화합물 반도체와 제2의 P+형 제5의 화합물 반도체로 수평적으로 직접 전송될 수가 없으므로, 정공은 제2의 화합물 반도체로부터 제3 및 제4의 화합물 반도체를 매개해서 제2의 P+형 제5의 화합물 반도체로 수직적으로 전송되게 된다. 또한, P+형 제5의 호합물 반도체가 제2의 화합물 반도체의 바로 위에 설치되기 때문에, 정공은 직선적으로 효과적으로 전송되게 된다.
더욱이, 제3의 화합물 반도체의 두께가 정확하게 제어될 수 있게 때문에, PNP 트랜지스터의 베이스 두께도 정확하게 제어될 수가 있다.
따라서, 전류증폭과 같은 화합물 반도체장치의 동작특성은 종래의 실리콘 집적회로에 비해 현저히 향상되게 된다.
또, 제2의 P+형 제5의 호합물 반도체와 격리영역 및 에미터 접촉층에 의해 평탄면이 형성되기 때문에, 하드-와어는 안전하게 설치될 수 있게 된다.
또한 　 발명에 따른 제2의 헤테로접합형 화합물 반도체장치는, 상기 제1의 헤테로접합형 화합물 반도체장치에 있어서, 상기 제4의 화합물 반도체상의 나머지 일부에 설치되어 각각 상기 NPN 트랜지스터의 콜렉터로서 기능하고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 이격된 N형 제6의 호합물 반도체와, 상기 제6의 화합물 반도체간에 각각 개재되어 하나의 제6의 화합물 반도체를 다른 제6의 화합물 반도체로부터 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 이격된 P형 제7의 화합물 반도체를 더 구비하고, 상기 제4의 화합물 반도체의 나머지 부분이 상기 NPN 트랜지스터의 베이스로서 기능하고, 상기 제4의 화합물 반도체의 나머지 부분의 바로 밑에 형성된 제3의 화합물 반도체는 상기 NPN 트랜지스터의 에미터로서 기능하는 것을 특징으로 한다.
여기서, 상술한 구성에 의해 헤테로접합형 NPN 트랜지스터는 헤테로 접합형 PNP 트랜지스터가 형성된 기판상에 형성되게 된다.
또, 제6 및 제7의 화합물 반도체의 표면은 PNP 및 NPN 트랜지스터가 구성되더라도 하드-와이어가 안전하게설치되도록 평탄면과 동일한 높이로 형성되게 된다.
그리고 본 발명에 다른 제3의 헤테로접합형 화합물 반도체장치의 제조방법은, PNP 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 반도체기판을 준비하는 공정과, 상기 반도체 기판상에 복수개의 개구부를 구비하고서 상기 PNP 트랜지스터의 에미터로서 기능하는 P형 제2의 호합물 반도체를 퇴적시키는 공정, 상기 개구부를 매개해서 상기 반도체기판상에 직접 퇴적하고, 상기 제2의 화합물 반도체상에 형성디　 부분이 상기 PNP 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체를 상기 제2의 화합물 반도체의 일부에 도달하도록, 상기 제2의 반도체상의 일부에 위치한 상기 N형 제3의 호합물 반도체를 P+형 제3의 화합물 반도체로 강하게 변환시키는 공정, 상기 P+형 제3의 화합물 반도체로부터 이격되고, 그 일부가 상기 제2의 화합물 반도체의 바로 위에 설치되어 상기 PNP 트랜지스터의 콜렉터로서 기능하며, 나머지 부분이 상기 개구부의 바로 위에 설치되도록, 상기 N형 제3의 화합물 반도체상의 일부에 P형 제4의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록, 상기 제3 및 제4의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록, 상기 제3 및 제4의 화합물 반도체상에 N형 제5의 호합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 상기 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화하물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체가 상기 PNP 트랜지스터의 에미터 접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체를 피복하고 있는 상기 N형 제5의 화합물 반도체를 상기 제1의 P+형 제5의 화합물 반도체로 강하게 벼환시키는 공정, 상기 제4의 화합물 반도체상의 일부에 설치된 N형 제5의 화합물 반도체를 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제3의 화합물 반도체의 상부에 도달하고 원자결합이 끊어지도록, 상기 제1의 P+형 제5의 화합물 반도체와 제4의 화합물 반도체간에 개재된 N형 제5의 화합물 반도체를 손상시키는 공정 및 상기 손상된 이격된 부분간에 각각 형성되고, 원자 결합가 끊어지며, 상기 PNP 트랜지스터의 콜렉터 접촉층으로 기능하고, 그 평탄면이 상기 N형 제5의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체, 상기 이격된 P+형 제5의 화합물 반도체, 상기 손상된 제5의 화합물 반도체 및 상기 손상된 공간부분에 의해 형성되도록, 제2의 P+형 제5의 화합물 반도체의 이격된 부분을 손상시키는 공정으르 구비하여 이루어진 것을 특징으로 한다.
여기서, 상술한 공정에 의해 PNP 트랜지스터가 형성되는 헤테로접합형 화합물 반도체장치는 다음과 같다.
즉, 본 발명에 따른 제3의 헤테로접합형 화합물 반도체장치는, PNP 트랜지스터를 탑재하고, 상기 PNP 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 기판과, 상기 기판상의 일부에 제한적으로 설치되어 상기 PNP 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체, 상기 제2의 화합물 반도체와 상기 기판상에 제한적으로 설치되어 상기 PNP 트랜지스터의 베이스로서 기능하고, 상기 기판으로부터의 전자를 인가받는 N형 제3의 화합물 반도체, 상기 제2의 화합물 반도체의 제1부분의 바로 이ㅜ에 제한적으로 설치되어 상기 PNP 트랜지스터의 콜렉터로서 기능하는 이격된 P형 제4의 화합물 반도체, 상기 이격된 P형 제4의 화합물 반도체상에 설치되어 각각 상기 PNP 트랜지스터의 콜렉터 접촉층으로서 가능하는 이격된 P+형 제5의 화합물 반도체, 상기 이격된 P형 제4의 화합물 반도체간과 상기 이격디　 P+형 제5의 화합물 반도체간에 각각 개재되어 서로로부터 상기 제4의 화합물 반도체를 전기적으로 격리시키고, 서로로부터 상기 P+형 제5의 화합물 반도체를 전기적으로 격리시키는 콜렉터 격리영역, 상기 제2의 화합물 반도체의 제2부분상에 제한적으로 설치되어 상기 제2의 화합물 반도체로 정공을 인가하고, 그 표면이 평탄면이 되도록 상기 제5의 반도체 화합물의 높이와 동일한 높이로 형성된 에미터 접촉층 및, 상기 에미터 접촉층과 상기 제5의 화합물 반도체간에 개재되어 상기 이격된 P+형 제5의 호합물 반도체와 상기 이격된 P형 제4의 화합물 반도체로부터 상기 에미터접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 에미터 격리영역을 구비하여 이루어진 것을 특징으로 한다.
여기서, 상술한 구성에 의해 콜렉터 격리 영역이 제4의 화합물 반도체간에 각각 설치되기 때문에, 복수개의 콜렉터는 헤테로접합형 PNP 트랜지스터내에 형성된다.
또, 에미터 격리영역이 설치되어 있기 때문에 정공은 제2의 화합물 반도체로부터 제4의 화합물 반도체로 수평적으로 전송되게 된다. 그에 따라, PNP 트랜지스터의 주파수 특성이 크게 향상될 수 있게 된다.
또한, 제5의 화합물 반도체와 콜렉터 격리영역, 에미터 접촉층 및 에미터 격리영역에 의해 평탄면이 형성되므로, 하드-와이어가 안전하게 설치될 수 있게 된다.
더욱이, 대부분의 제3의 화합물 반도체가 제2의 화합물 반도체와 전기적으로 접촉될 수 있으므로, 전자가 NPN 트랜지스터의 동작에 의해 제3의 화합물 반도체내에 축적된 다음에 PNP 트랜지스터가 동작되면 상기 축적된 전자가 제2의 화합물 반도체로 신속하게 흡수되게 된다.
따라서, 전송지연시간과 같은 동작특성이 화합물 반도체장치내에서 향상되게 된다.
또 본 발명에 따른 제4의 헤테로접합형 화합물 반도체장치의 제조방법은, PNP 트랜지스터가 탑재되는 반절연 기판을 준비하는 공정과, 상기 PNP 트랜지스터내에서 전송되는 정공을 절연시키는 N형 제1의 화합물 반도체를 상기 반절연 기판상에 퇴적시키는 공정, 상기 제1의 화합물 반도체의 제1부분상에 상기 PNP 트랜지스터의 콜렉터로서 기능하는 P형 제2의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 제2의 화합물 반도체상에 형성된 부분이 상기 PNP 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체를 상기 제2의 화합물 반도체아 상기 제1의 화합물 반도체상에 퇴적시키는 공정, 상기 제3의 화합물 반도체의 표면으로부터 사익 제2의 화합물 반도체상의 일부에 도달하도록, 상기 제2의 화합물 반도체의 제2부분의 바로 위에 퇴적되어 상기 PNP 트랜지스터의 에미터로서 기능하도록, 상기 N형 제3의 화합물 반도체상에 P형 제4의 화합물 반도체를 제하적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록, 상기 제3 및 제4의 화합물 반도체상에 N형 제5의 화합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화합물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체가 PNP 트랜지스터의 콜렉터접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체로 강하게 변환시키는 공정, 상기 제4의 화합물 반도체상에 설치된 N형 제5의 화합물 반도체를 상기 PNP 트래지스터의 에미터 접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제2의 화합물 반도체의 제3부분의 바로 위에 설치된 N형 제5의 화합물 반도체를 PNP 트랜지스터의 베이스 접촉층으로서 기능하는 N+형 제5의 화합물 반도체로 강하게 변환시키는 공정 및, 상기 제1의 P+형 제5의 화합물 반도체와 제2의 P+형 제5의 화합물 반도체 및 N+형 제5의 화합물 반도체가 서로 전기적으로 분리되도록 상기 제2의 화합물 반도체의 나머지 부분의 바로 위에 설치된 N형 제5의 화합물 반도체를 손상시킴으로써, 상기 손상된 제5의 화합물 반도체가 상기 제3의 화합물 반도체의 상부에 도달하고, 상기 손상된 제5의 화합물 반도체의 원자결합이 끊어지며, 그 평탄면이 상기 N형 제5의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 　도체, 상기 제2의 P+형 제5의 화합물 반도체, 상기 N+형 제5의 화합물 반도체 및 상기 손상된 제5의 화합물 반도체에 의해 형성되도록 하는 공정을 구비하여 이루어진 것을 특징으로 한다.
상술한 공정에 의해 PNP 트랜지스터가 형성되게 된다. 또, NPN 트랜지스터는 다음의 공정을 추가하여 형성될 수 있다.
또한 본 발명에 따른 제5의 헤테로접합형 화합물 반도체장치의 제조방법은, 상기 제4의 헤테로접합형 화합물 반도체장치의 제조방법에 있어서, 상기 제1의 화합물 반도체의 제2부분의 바로 위에 설치된 N형 제3 및 제5의 화합물 반도체간에 개재된 P형 제6의 화합물 반도체를 퇴적시킴으로써, 상기 제1의 화합물 반도체상에 형성된 N형 제3의 화합물 반도체가 상기 NPN 트랜지서트의 콜렉터로서 기능하고, 상기 제6의 화합물 반도체가 상기 NPN 트랜지스터의 베이스로서 기능하도록 하는 공정과, 상기 제1의 화합물 반도체의 제3부분상에 형성된 N형 제3 및 제5의 화합물 반도체를 상기 NPN 트랜지스터의 콜렉터접촉층으로서 기능하는 N+형 화합물 반도체로 강하게 변환시키는 공정, 상기 제6의 화합물 반도체상의 일부에 있는 N형 제5의 화합물 반도체를 제3의 P+형 제5의 화합물 반도체로 강하게 변환시킴으로써, 상기 제3의 P+형 제5의 화합물 반도체가 상기 NPN 트랜지스터의 베이스접촉층으로서 기능하고, 상기 제6의 화합물 반도체의 나머지 부분상에 있는 제5의 화합물 반도체가 상기 NPN 트랜지스터의 에미터로서 기능하도록 하는 공정 및 상기 제6의 화합물 반도체의 나머지 부분상에 있는 제5의 화합물 반도체 이외의 상기 N형 제5의 화합물 반도체를 손상시킴으로써, 상기 손상된 제5의 화합물 반도체가 상기 제3의 화합물 반도체의 상부에 도달하고, 상기 손상된 제5의 화합물 반도체의 원자결합이 끊어지도록 하는 공정을 더 구비하여 이루어진 것을 특징으로 한다.
상술한 공정에 의해 PNP 및 NPN 트랜지스터가 형성된 헤테로접합형 화합물 반도체장치는 다음과 같이 구성된다.
즉, 본 발명에 따른 제4의 헤테로접합형 화합물 반도체장치는, PNP 트랜지스터를 탑재하는 반절연 기판과, 상기 반절연 기판상에 설치되어 상기 트랜지스터내에서 전송되는 정공을 절연시키는 N형 제1의 화합물 반도체, 상기 제1의 화합물 반도체의 제1부분상에 제한적으로 설치되어 상기 PNP 트랜지스터의 콜렉터로서 기능하는 P형 제2의 화합물 반도체, 상기 제2의 화합물 반도체의 제1부분상에 제한적으로 설치되어 상기 제2의 호합물 반도체로부터 정공을 인가받는 콜렉터접촉층, 상기 제2의 화합물 반도체와 상기 제1의 화합물 반도체상에 설치되고, 상기 제2의 화합물 반도체상에 설치된 부분이 상기 PNP 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체, 상기 N형 제3의 화합물 반도체상에 설치되고, 상기 제2의 화합물 반도체의 제2부분의 바로 위에 설치된 부분이 상기 PNP 트랜지스터의 에미터로서 기능하는 P형 제4의 화합물 반도체, 상기 제4의 화합물 반도체상에 설치되어 상기 제4의 화합물 반도체로 정공을 인가하고, 그 표면이 평탄면이 되도록 상기 콜렉터접촉층의 높이와 동일한 높이로 형성된 에미터접촉층, 상기 제2의 화합물 반도체의 제3부분의 바로 위에 설치되어 상기 제3의 호합물 반도체에 부의 전압을 인가하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 베이스접촉층, 상기 제3의 화합물 반도체상에 설치되어 상기 에미터접촉층과 상기 베이스접촉층 및 상기 콜렉터접촉층을 서로 전기적으로 격리시키고, 그 각 표면의 높이가 상기 평탄면과 동일한 높이로 형성디　 격리 영역을 구비하여 이루어진 것을 특징으로 한다.
상술한 구성에 의해 PNP 트랜지스터가 형성된다. 또, PNP 트랜지스터는 다음의 구성을 추가하여 형성될 수가 있다.
즉, 본 발명에 따른 제5의 헤테로접합형 화합물 반도체장치는 제4의 헤테로접합형 화합물 반도체장치에 있어서, 상기 N형 제3의 화합물 반도체상에 설치되고, 상기 제1의 화합물 반도체의 제2부분의 바로 위에 제한적으로 설치된 부분이 상기 NPN 트랜지스터의 베이스로서 기능하는 P형 제6의 화합물 반도체와, 상기 제3의 화합물 반도체상에 설치되어 상기 제3의 화합물 반도체로부터의 전자를 인가받고, 상기 제1의 화합물 반도체의 제3부분상에 제한적으로 설치되며, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN 콜렉터 접촉층, 상기 제6의 화합물 반도체상의 일부에 제한적으로 설치되어 상기 제6의 화합물 반도체에 정의 전압을 인가하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN 베이스접촉층, 상기 제6의 화합물 반도체상의 나머지 부분에 제한적으로 설치되어 상기 NPN 트랜지스터의 에미터로서 기능하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 N형 제5의 화합물 반도체 및, NPN 콜렉터접촉층과 제5의 화합물 반도체간에 개재되어 상기 제5의 화합물 반도체와 상기 NPN 베이스접촉층으로부터 상기 NPN 콜렉터 접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN 격리영역을 더 구비하여 이루어지고, 상기 제1의 화합물 반도체의 제2부분상에 위치된 제3의 화합물 반도체가 상기 NPN 트랜지스터의 콜렉터로서 기능하는 것을 특징으로 한다.
상술한 구성에 의해, PNP 트랜지스터는 제2의 화합물 반도체로 이루어진 콜렉터와 제3의 화합물 반도체로 이루어진 베이스 및 제4의 화합물 반도체로 이루어진 에미터로 구성된다. 또, NPN 트랜지스터는 제3의 화합물 반도체로 이루어진 콜렉터와 제6의 화합물 반도체로 이루어진 베이스 및 제5의 화합물 반도체로 이루어진 에미터로 구성된다. 그에 따라, 헤테러접합형 PNP 및 NPN 트랜지스터가 구성되므로, 전류증폭과 같은 동작특성은 우수하게 된다.
더욱이, PNP 트랜지스터의 에미터접촉층과, NPN 트랜지스터의 에미터, PNP 및 NPN 트랜지스터의 베이스접촉층 및, PNP 및 NPN 트랜지스터의 콜렉터접촉층이 헤테로접합형 화합물 반도체장치의 한쪽 측면에 접해 있고, 모든 접촉층과 NPN 트랜지스터의 에미터가 평탄면을 형성하도록 동일한 높이로 형성되어 있다. 그에 따라, 하드-와이어는 접촉층상에서 안전하게 접속되게 된다.
[실시예]
이하, 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.
먼저, 제1부분에 PNP 트랜지스터가 설치되고 제2부분에 NPN 트랜지스터가 설치된 본 발명에 따른 헤테로접합형 화합물 반도체장치의 제조방법에 대해 제5도 내지 제8도를 참조하여 상세히 설명한다.
제5도는 제조공정에서의 수직 PNP 트랜지스터의 에미터를 형성하는 시작공정을 나타낸 본 발명의 제1실시예에 따른 헤터로접합형 화합물 반도체장치의 단면도이고, 제 6a 도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 베이스를 형성하는 중간공정을 나타낸 본 발명의 제1실시예에 따른 헤터로접합형 화합물 반도체장치의 단면도이고, 제 6b 도는 제 6a 도에 나타낸 화합물 반도체장치의 평면도이고, 제 7 도는 제조공정에서의 수직 PNP 및 NPN 트랜지스터의 콜렉터를 형성하는 최정공정을 나타낸 본 발명의 제 1 실시예에 다른 헤테로접합형 화합물 반도체장치의 단면도이고, 제 8a 도는 제 5a 도, 제6b 도 및 제 7도에 나타낸 제조방법에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도이고, 제 8b 도는 제 8a도 에 나타낸 화합물 반도체장치의 평면도이다.
제 5 도에 나타낸 바와 같잉, 도우너(donor)에 의해 1019[atoms/㎤]의 고농도로 도프(dope)된 N+-GaAs기판(31)을 준비하고, 금속 유기화학적 증착법(metal organic vapor deposition method, )이하 MOCVD법이라 약칭함)을 이용하여 약 700℃의 온도에서 Al0.3Ga0.7As재료를 상기 N+-GaAs기판상에 토적시킨 다음에, 도우너에 의해 1019[atoms/㎤]의 고농도로 상기 Al0.3Ga0.7As재료를 도프하여 N+-Al0.3Ga0.7As(32)을 2000Å 의 두께로 형성한다.
그 후, MOCVD법을 이용하여 약 700℃의 온도에서 상기 N+-Al0.3Ga0.7As층(32)상에 Al0.3Ga0.7As재료를 토적시킨 다음에, 억셉터(acceptor)에 의해 1019[atoms/㎤]의 고농도로 상기 Al0.3Ga0.7As재료를 도프하여 P+-Al0.3Ga0.7As층(33)을 2000Å의 두께로 형성하는 바, 이 P+-Al0.3Ga0.7As층(33)은 PNP 트랜지스터의 에미터로서기능하게 된다.
이어서, P+-Al0.3Ga0.7As층(33)을 포토레지스트(34)로 피복하는데, 제1부분에 소정의 패턴을 형성하기 위해 상기 포토레지스터(34)가 P+-Al0.3Ga0.7As층(33)상에 부착되도록 한다.
다음으로, 상기 포토레지스트(34)를 보호마스크로 하여 P+-Al0.3Ga0.7As층(33)을 선택적으로 에칭함으로써, 소정의 패턴을 형성하기 위해 에칭된 P+-Al0.3Ga0.7As층(33)을 제1부분에서의 N+-Al0.3Ga0.7As층(32)상에 형성한다. 여기서, P+-Al0.3Ga0.7As층(33)은 제 6b도에 나타낸 바와 같이 넓은 사각형으로 정형된다. 그 후, 포토레지스트(34)를 소정의 용액에 으해 제거한다.
계속해서, 제 6a도에 나타낸 바와 같이 MOCVD법을 이용하여 약 700℃의 온도에서 제2부분에서의 N+-Al0.3Ga0.7As층(32)과 제1부분에서의 P+-Al0.3Ga0.7As층(33)상에 Al0.3Ga0.7As재료를 퇴적시킨 다음에, 도우너에 의해 1017[atoms/㎤]의 농도로상기 Al0.3Ga0.7As재료를 드프하여 N-Al0.3Ga0.7As층(35)을 6000Å의 두께로 형성하는 바, N-Al0.3Ga0.7As층(33)상의 N-Al0.3Ga0.7As층(35)은 PNP 트랜지스터의 베이스로서 기능하고, N+-Al0.3Ga0.7As층(32)상의 N-Al0.3Ga0.7As층(35)은 NPN 트랜지스터의 에미터로서 기능하게 된다. 여기서, N-Al0.3Ga0.7As층(35)의 두께를 정확하게 제어한다.
그 후, 베릴륨(Be)이온과 같은 엑셉터를 P+-Al0.3Ga0.7As층(33)의 한쪽 단부상의 N-Al0.3Ga0.7As층(35)내에 선택적으로 이온주입함으로써, 베리륨 이온이 주입된 N-Al0.3Ga0.7As층(35)이 P+-Al0.3Ga0.7As층(33)과 접속된 P+-Al0.3Ga0.7As층(36)으로 강하게 변환하도록 한다. 본 실시예에서는 제6b도에 나나탠 바와 같이 P+-Al0.3Ga0.7As층(36)이 직사각형으로 정형된다. 여기서, P+-Al0.3Ga0.7As층(36)은 PNP 트랜지스터의 에미터접촉층으로서 기능하게 된다.
이어서, 분자빔 에피택시법(molecular beam epitaxy 法; 이하, MBE법이라 칭함)을 이용하여 도시되지 않은 얇은 그레이딩층(grading layer)을 N-Al0.3Ga0.7As층(35)상에 에피택셜성장시킨다. 즉 그레이딩층의 조성은 Al0.3Ga0.7As의 조성에서 GaAs의 조성으로 점진적으로 변환된다.
다음으로, MOCVD법을 이용하여 얇은 그레이딩층상에 GaAs재료를 퇴적시킨 다음에, 이 GaAs재료를 억셉터에 의해 1019[atoms/㎤]의 고농도로 도프하여 P+-GaAs층(37)을 100Å의 두께로 형성한다. 여기서, 상기 P+-GaAs층(37)의 두께를 정확하게 제어한다. 이러한 경우에는 그레이딩층이 N-Al0.3Ga0.7As층(35)과 P+-GaAs층(37)간에 퇴적되기 때문에, 전자가 N-Al0.3Ga0.7As층(35)과 P+-GaAs층(37)간의 인터페이스영역(interfacd region)에서 트랩되지 않고서 N-Al0.3Ga0.7As층(35)에서 P+-GaAs층(37)으로 용이하게 전송될 수 있도록 전도대 에너지(conduction band energy; Ec)가 N-Al0.3Ga0.7As층(35)과 P-GaAs층(37)간에서 완만하게 변환된다.
계속해서, P+-GaAs층(37)을 소정의 패턴이 형성된 포토레지스트(38)로 피복한 다음에, 이 포토레지스트(38)을 보호마스크로 이용하여 P+-GaAs층(37)을 선택적으로 에칭함으로써, 소정의 패턴을 형성하기 위해 에칭된 P+-GaAs층(37)을 N-Al0.3Ga0.7As층(35)상에 형성한다. 여기서, P+-Al0.3Ga0.7As층(33)의 바로 위에 설치된 P+-GaAs층(37)은 PNP 트랜지스터의 콜렉터로서 기능하고, 제2부분에 설치된 P+-GaAs층(37)은 트랜지스터의 베이스로서 기능하게 된다. 본 실시예에서는 P+-GaAs층(37)이 좁은 직사각형으로 정형되는데, 특히 P+-GaAs층(37)의 폭은 제6b도에 나타낸 바와 같이 P+-Al0.3Ga0.7As층(33)의 폭보다 좁게 된다. 즉 P+-GaAs층(37)은 평면도에서 P+-Al0.3Ga0.7As층(33)에 둘러싸여 있으므로, 정공이 P+-Al0.3Ga0.7As층(33)에서 P+-GaAs층(37)의 모든 측면으로 용이하게 전송될 수 있게 된다. 그 후, 포토레지스트(38)를 소정의 용액에 의해 제거한다. 또, P+-GaAs층(37)은 P+-Al0.3Ga0.7As층(36)으로부터 소정의 거리로 이격되어 있다.
그 후, 제 7도에서 나타낸 바와 같이 MOCVD법을 이용하여 700℃의 온도에서 P+-GaAs층(37)과 N-Al0.3Ga0.7As(35)상에 GaAs재료를 퇴적시킨 다음에, 이 GaAs재료를 도우너에 의해 1019[atoms/㎤]의 농도로 도프하여 N-Al0.3Ga0.7As(39)을 약 3000Å의 두께로 형성한다.
이어서, 상기 P+-GaAs층(37)상에 설치된 N-GaAs(39)의 이격된 부분내에 베릴륨이온을 선택적으로 이온주입함으로써, 베릴륨이온이 이온주입된 N-GaAs(39)의 이격된 부분을 P+-GaAs층(40)으로 강하게 변환시킨다. P+-GaAs층(40)은 P+-GaAs층(37)과 접속되고, N-GaAs(39)과 P+-GaAs층(40)은 P+-GaAs층(37)상에 평행하게 번갈아 설치된다. 특히, P+-GaAs층(40)중 한개의 특정한 P+-GaAs층(40)은 P+-Al0.3Ga0.7As층(33)의 바로 위에 설치되고, P+-GaAs층(37) 위의 N-GaAs(39)은 P+-Al0.3Ga0.7As층(33)위에 설치되지 않는다. 특정한 P+-GaAs층(40)은 PNP 트랜지스터의 콜렉터 접촉층으로서 기능하고, N-GaAs(39)은 NPN 트랜지스터의 콜렉터로서 기능하게 되므로, 정공은 P+-Al0.3Ga0.7As층(33)에서 P+-GaAs층(37)을 매개해서 특정한 P+-GaAs층(40A)의 모든 측면으로 용이하게 전송될 수 있다.
동시에, 베릴륨이온을 P+-Al0.3Ga0.7As층(36)상에 위치된 N-GaAs(39)내에 1019[atoms/㎤]의 농도로 이온주입함으로써, 베릴륨이온이 주입된 N-GaAs(39)을 P+-GaAs층(41)으로 강하게 변환시킨다. 그에 따라, 전기도전율을 상승시키기 위해 (33, 36, 41)이 고농도로 도프되어 있기 때문에, P+-GaAs층(41)에 인가된 정공은 P+-Al0.3Ga0.7As층(36)을 매개해서 P+-Al0.3Ga0.7As층(33)으로 용이하게 전송될 수 있게 된다.
다음으로, P+-GaAs층(37)상에 퇴적된 P+-GaAs층(40)상에 도시되지 않은 포토레지스트를 피복한 다음에, N-Al0.3Ga0.7As층(35)상에 위치된 N-GaAs(39)내에 H+이온이나 B+이온을 주입한다. 이러한 경우에는 H+이온이나 B+이온이 포토레지스트를 매개해서 전송될 수 없으므로, H+이온이나 B+이온은 P+-GaAs층(37)상에 퇴적된 N-GaAs(39)과 P+-GaAs층(40)으로 주입되지 않게 된다. 그 후, 상기 포토레지스트를 소정의 용액에 의해 제거한다.
따라서, 제 8a도에 나타낸 바와 같이 N-Al0.3Ga0.7As층(35)상에 위치된 N-GaAs(39)과 N-Al0.3Ga0.7As층(35)의 상부를 손상시켜 손상 격리영역(42)을 형성하게 된다. 상세히 설명하면, 원자 Al, Ga, As간의 다수의 원자결합이 층(35, 39)내에서 끊어져 전자와 정공을 트랩하는 다수의 준위가 생성되므로, 상기 손상 격리영역(42)에 인가된 전자와 정공이 신속하게 트랩되어 N-Al0.3Ga0.7As층(35)상에 위치된 N-GaAs(39)과 N-Al0.3Ga0.7As층(35)의 상부는 반절연재료로 강하게 변환되게 된다.
그에 따라, 정공은P+GaAs층(41)또는 P+-Al0.3Ga0.7As층(36)으로부터 은P+-GaAs층(37)또는 특정한 P+GaAs층(40A)으로 전송될 수 없게 된다. 즉, 종래의 실리콘ⅡL회로(21)에서는 수령 PNP 트랜지스터(24)가 기생적으로 형성된 반면에, 본 실시예에서는 수평 PNP 트랜지스터가 형성되지 않게 된다.
상술한 공정들에 의해, 수직 PNP 트랜지스터(43)는 에미터로서 기능하는 P+-Al0.3Ga0.7As층(33)과 베이스로서 기능하게 N-Al0.3Ga0.7As층(35)및 콜렉터로서 기능하는 P+-GaAs층(37)으로 구성되고, 수직 NPN 트랜지스터(44)는 에미터로서 기능 하는 N-Al0.3Ga0.7As층(35)과 베이스로서 기능하는 P+-GaAs층(37)및 콜렉터로서 기능하는 N-GaAs층(39)으로 구성된다. 이러한 경우에는 특정한 P+GaAs층(40A)이외의 P+-GaAs층(40)은 전자가 P+-GaAs층(40)을 통과할 수 없기 때문에 N-GaAs층(39)에 대한 절연층으로서 기능하게 된다.
계속해서, P+-GaAs층(41)과 수직 PNP 트랜지스터(43), 수직 NPN 트랜지스터(44) 및, 트랜지스터(43, 44)를 둘러싸는 손상 격리영역(42)에 으해 점유된 회로영역상에 도시되지 않은 포토레지스트를 피복한 다음에, 이르곤(Ar)이온 밀링(milling)법에 의해 아르곤이온을 상기 회로영역의 주변에 설치된 손상 격리영격(42)상에 방사함으로써 N-Al0.3Ga0.7As층(35)에 도달하는 트렌치를 회로영역의 둘레에 형성한다. 이러한 경우, 이르곤이온이 포토레지스트를 투과하지 못하기 때문에 층(39, 40, 41)에는 트렌치가 형성되지 않는다. 또, 상기 회로영역의 둘레에 형성된 트렌치의 바닥이 평탕하므로, 트렌치의 바닥에서 생성된 스트레스(stress)가 분산되어 손상 격리영역(42)내에 트렌치를 형성함에 따른 악영향은 발생되지 않게 된다. 그 후, 상기 포토레지스트를 소정의 영액에 의해 제거한다.
이어서, 트렌치내에 절연체인 Si3N4재료를 퇴적시켜 트렌치 격리영격(45)을 형성하고, Si3N4재료를 회로영역상에 퇴적시켜 전체 회로영역상에 Si3N4막(46)을 형성한다. 따라서, 제 8b도에 나타낸 바와 같이 수직 PNP 트랜지스터(43)와 수직 NPN 트랜지스터에 제공될 회로영역이 트렌치격리영역(45)에 의해 둘러싸이게 됨으로써, 회로영역은 동일한 N+-Al0.3Ga0.7As층(32)상에 설치된 다른 회로영역으로부터 격리되게 된다.
다음으로, Si3N4막(46)을 선택적으로 에칭하여 N-GaAs층(39)과 P+-GaAs층(41)및 특정한 P+-GaAs층(41A)상에 접속구멍 (contact hole)을 형성한다. P+-GaAs층(41)과 특정한 P+-GaAs층(40A)상의 접촉구명을 AuZn과 같은 저항성 금속 (ohmic metal)에 의해 매립람으로써 AuZn전극(47)을 P+-GaAs층(41)과 특정한 P+-GaAs층(40A)상에 형성한다. 또, N-GaAs층(39)상의 접촉구멍을 TiPtAu와 같은 쇼트기금속 (schottky metal)에 의해 매립함으로써, TiPtAu전극(48)을 N-GaAs층(39)상에 형성한다. 여기서, N-GaAs층(39)이 고농도로 도프되어 있지 않기 때문에 쇼프키금속을 사용한다. 그 후, AuZn 및 TiPtAu전극(47, 48)을 기포가스분위기(foaming gas atmosphere)에서 RTA법(rapid thermal anneal 法)에 으해 형성한다. 따라서, N-GaAs층(31)과 접속된 전극으로부터 N-GaAs층(39)으로 전송된 전자는 전극(48)이 쇼트키금속으로 이루어져 있기 때문에 TiPtAu전극(48)으로 효율적으로 전속되게 된다.
계속해서, 하드-와이어를 AuZn 및 TiPtAu전극(47, 48)과 접속시킨다. 즉,SiO2막을 AuZn 및 TiPtAu전극(47, 48)과 Si3N4막(46)상에 퇴적시킨 다음에 AuZn 및 TiPtAu전극(47, 48)상의 SiO2막을 선택적으로로 에칭하여 제거하고, 장벽금속(barrier metal)을 AuZn 및 TiPtAu전극(47, 48)상에 선택적으로 퇴적시킨 다음에 TiWAu막을 SiO2막과 장벽금속상에 퇴적시키며, 그 후 TiWAu막을 이온밀링법에 의해 선택적으로 에칭제거한 다음에 소정의 배선패턴에 따라 하드-와이어를 형성한다. 즉, TiWAu막으로 이루어진 하드-와이어는 장벽금속을 매개해서 AuZn 및 TiPtAu전극(47, 48)과 전기적으로 접속된다. Ti와 PT 및 Au와 같은 금속은 전자 및 정공과 반응하는 반면에 장벽금속은 전자 및 정공과 반응하지 않으므로, 제 8a도에 나타낸 회로가 장기간동안 동작되더라도 하드-와이어는 열화되지 않게 된다.
본 실시예에서는 P+-GaAs층(41)상의 AuZn전극(47)과 접속된 하드-와이어가 전극(47)에 항상 정의 고전위를 인가하는 주입기(injector)와 접속되고, P+-GaAs층(40A)상의 AuZn전극(47)과 접속된 하드-와이어는 압력단자와 접속되며, N-GaAs층상의 TiPtAu전극(48)과 접속된 하드-와이어는 출력단자(C1, C2)와 접속되게 된다.
이상 설명한 공정으로 이루어진 제조방법에 의해 헤테로접합형 화합물 반도체장치(49)가 제조되어 ⅡL회로로서 가능하게 된다.
따라서, 수직 PNP 트랜지스터(43)의 에미터 및 콜렉터가 AlGaAs의 화합물 반도체로 이루어지고, 수직 PNP 트랜지스터(43)의 콜렉터가 GaAs의 화합물 반도체로 이루어지기 때문에, 수직 PNP 트랜지스터(43)는 헤터로구조(heterostructure)로 된다. 마찬가지로, 수직 NPN 트랜지스터(44)의 에미터가 AlGaAs의 화합물 반도체로 이루어지고, 수직 NPN 트랜지스터(44)의 베이스와 콜렉터가 GaAs의 화합물 반도체로 이루어지기 때문에, 수직 NPN 트랜지스터(44)도 헤터로구조로 된다. 그에 따라, 주파수특성이 제 2 도 및 제 3도에 도시된 ⅡL회로(11, 21)에 비해 우수하게 된다.
또, P+-GaAs층(41)으로부터 P+-GaAs층(37, 40)으로의 정공이 전송이 손상 격리영역(42)에 의해 차단되기 때문에 수평 PNP 트랜지스터가 기생적으로 생성되지 않게 되므로, 정공은 P+-Al0.3Ga0.7As층(33)으로부터 수직 PNP 트랜지스터(43)내의 P+-GaAs층(37, 40)으로 수직적으로 전송되게 된다. 또한, N- AlGaAu층(35)의 두께가 정확하게 제어되기 때문에, 수직 PNP 트랜지스터(43)의 베이스 두께도 정확하게 제어되게 된다.
그에 따라, P+-GaAs층(40)을 통해 전송되는 정공의 양이 적더라도 전류특성은 종래의 실리콘 ⅡL회로(21)에 비해 크게 향상되게 된다. 또, 제 9도에 나타낸 바와 같이 본 발명에 따른 ⅡL회로(49)에서의 전류증폭도(hfe)는 콜렌거터전류(Ic)가 낮더라곧 우수하게 된다. 또한, 전류증폭도(hfe)는 ⅡL(49)가 화합물 반도체로 이루어지더라도 종래의 실리콘 ⅡL회로(21)의 전류증폭도와 동일하게 된다.
또, ⅡL회로(49)가 헤테로구조로 되어 있기 때문에 교류특성도 우수하게 된다.
또한, P+-GaAs층(37)이 제 8b도에 도시된 바와 같이 평면도내에서 P+-Al0.3Ga0.7As층(33)에 의해 둘러싸여 있기 때문에, 정공은 P+-Al0.3Ga0.7As층(33)으로부터 P+-GaAs층(37)의 모든 측면으로 용이하게 전송될 수가 있다.
더욱이, ⅡL회로(49)가 트렌치 격리영역(45)에 으해 둘러싸여 있기 때문에, ⅡL회로(49)는 인접하는 다른 회로와 신뢰성 있게 절연될 수가 있다. 그리고 ⅡL회로(49)를 포함하는 다른 회로는 N+-GaAs기판(31)과 N+-Al0.3Ga0.7As층(32)을 공유할 수 있다. 따라서, 대규모 집적회로를 용이하게 제조할 수가 있다.
또, TiPrAu전극(48)이 소트키금속이기 때문에, 수직 NPN 트랜지스터(44)의 스위칭속도가 우수하게 된다.
또한, P+-AlGaAs층(36)과 P+-GaAs층(41)이 P+-AlGaAs층(33)과 접속되도록 설치되어 있기 때문에 전극(47, 48)은 동일한 높이로 설치될 수가 있다. 즉, ⅡL회로(49)는 메사형이 아니라 평면형이다. 따라서, 하드-와이어는 서로 안전하게 접속되게 된다.
이상 설명한 본 발명에 따른 제 1실시예는 특허청구의 범위에서 제 1항과 제 2항과, 제 18 항 및 제 19항에 청구되어 있다.
상술한 제1실시예에서는 화합물 반도체로서 Al0.3Ga0.7As를 이용했지만, AlGaAs의 조성은 Al0.3Ga0.7As의 조성에 한정되지 않고, AlxGa1-xAs(0X1)의 조성이면 된다. 또, AlGaAs층들의 조성을 서로 다르게 하는 것이 바람직하다. 또한, 기판은 InP형태의 화합물 반도체로 이루어지는 것이 바람직하다.
다음으로, 제 10 도를 참조하여 본 발명의 제 2 실시예를 설명한다.
제 10 도에 나타낸 바와 같이 P+-GaAs층(40)의 상부로 각각 도우너를 고농도로 주입함으로써 제1실시예의 방법에 의해 형성된 각각의 N-GaAs층(39)의 상부를 N+-GaAs층(51)으로 강하게 변환시킨다. 그에 따라, N+-GaAs층(51)의 저항은 P+-GaAs층(40)의 저항보다 현저히 작아지게 된다. 그 후, P+-GaAs층(41)과 손상격리영역(42), 트렌치 격리영역(45) 및 에칭된 Si3N4막(46)을 제1실시예와 마찬가지로 형성한다.
이어서, AuGeNi와 같은 저항 금속을 N+-GaAs층(51)상에 퇴적시켜 AuGeNi전극(52)을 형성한다. 본 제2실시예에서는 N+-GaAs층(51)의 저항이 N-GaAs층(39)의 저항보다 현저히 작기 때문에, N+-GaAs층(51)으로 전송된 전자를 상술한 제1실시예에서 이용한 TiPtAu와 같은 소트키 금속을 이용하지 않으면서 AuGeNi전극(52)으로 용이하게 전송할 수 있다.
다음으로, 다른 전극과 하드-와이어를 상술한 제1실시예에와 마찬가지로 형성한다.
이상 설명한 제2실시예에 의해서도 수직 PNP 트랜지스터와 수직 NPN 트랜지스터를 구비한 헤테로접합형 화합물 반도체장치를 제조할 수 있게 된다.
따라서, TiPtAu와 같은 쇼트키금속이 고가(高價)이기 때문에, 화합물 반도체장치(53)은 본 실시예의 제조방법에 으해 저가(低價)로 제조될 수가 있다.
이상 설명한 본 발명의 제2실시예에는 특허청구의 범위의 제 5항에 청구되어 있다.
계속해서, 제 11a도 및 제 11b도를 참조하여 본 발명의 제3실시예을 설명한다.
제11a도는 본 발명의 제3실시예에 따른 헤테로접합형 화합물 반도체장치의단면도이고, 제11b도는 제11a도에 나타낸 화합물 반도체장치의 평면도이다.
제11a도에 나타낸 바와 같이, 본 제3실시예에 의해서도 제1및 제3부분에 NPN 트랜지스터가 설치되고 제2부분에 PNP 트랜지스터가 설치된 헤테로접합형 화합물 반도체장치(60)을 제조할 수가 있다.
즉, 반도체장치(60)에는 상술한 제1실시예에 구비된 P+-Al0.3Ga0.7As층(33) 대신에 P+-Al0.3Ga0.7As층(61)이 구비되어 있는데, 이 P+-Al0.3Ga0.7As층(61)은 제11B도에 나타낸 바와 같이 제1및 제2부분에 구비된 밀폐된 개구부(enclosed opening; 62)d이외에 전체 N+-Al0.3Ga0.7As층(32)위에 퇴적되게 된다.
또, 화합물 반도체장치(60)는 상술한 제1실시예에 구비된 N-GaAs층(39)대신에 P-GaAs층(37)상에 N-GaAs층(63)을 구비하고 있는데, 이 N-GaAs층(63)은 N+-Al0.3Ga0.7As층(32)으로부터 인가된 전자가 직선적으로 상기 밀폐된 개구부(62)를 매개해서 N-GaAs층(63)으로 전속되도록 밀폐된 기구부(62)바로 위에 설치되게 된다. 즉, 수직 NPN 트랜지스터(64)는 제1및 제3부분에 형성되게 된다.
또한, 화합물반도체장치(60)는 상술한 제1실시예에 구비된 특별한 P-GaAs층(40A)대신에 P-GaAs층(37)상에 P+-GaAs층(65)을 구비하고 있는데, 이 P+-GaAs층(65)은 손상 격리영역(42)에 의해 서로 격리되면서 P+-Al0.3Ga0.7As층(61)바로 위에 설치되게 된다. 그에 따라, P+-Al0.3Ga0.7As층에 인가된 정공은 직선으로 N+-Al0.3Ga0.7As층(35)을 매개하여 P+-GaAs층(65)으로 전송되게 된다. 즉, 수직 PNP 트랜지스터(60)는 제2부분에 형성되게 된다.
또, 화합물 반도체장치(60)내의 다른 층과 다른 영역은 상술한 제1실시예와 마찬가지로 설치되게 된다.
상술한 화합물 반도체장치(60)의 구성에서는 전자가 수직 NPN 트랜지스터(64)의 동작동안에 N-Al0.3Ga0.7As층(35)내에 축적되고, 그 후 수직 NPN 트랜지스터(64)오프상태로 되고 PNP 트랜지스터(66)가 온상태로 되면 상기 N-Al0.3Ga0.7As층(35)내에 축적된 전자는 P+-Al0.3Ga0.7As층(61)내로 신속하게 흡수되게 되는 바, 그 이유는 N-Al0.3Ga0.7As층(35)의 대부분의 표면이 상술한 제1실시예에서의 P+-Al0.3Ga0.7As층(33)의 표면보다 더 큰 표면을 갖는 P+-Al0.3Ga0.7As층(61)과 접속되어 있기 때문이다. 그에 따라, 정공은 N-Al0.3Ga0.7As층(35)내에서 전자와 재결합하지 않고서 P+-Al0.3Ga0.7As층(61)으로부터 P+-GaAs층(65)으로 신속하게 전송도리 수가 있게 된다.
따라서, 본 실시예에 다른 화합물 반도체장치(60)에서는 상술한 제1실시예에 따른 화합물 반도체장치(49)에 비해 전송지연시간이 현저히 감소하게 된다.
또, N-GaAs층(63)이 P+-Al0.3Ga0.7As층(61)위에 설치되어 있기 때문에 P+-Al0.3Ga0.7As층(61)과 N-Al0.3Ga0.7As층(35), P-GaAs층(37) 및 N-GaAs층(63)으로 이루어진 다이리스트(thyristor)는 작동되지 않게 된다.
따라서, 본 제3실시예에 의해서도 전류증폭과 같은 동작특성은 상술한 제1실시예와 마찬가지로 우수하게 된다.
이상 설명한 본 발명의 제3실시예는 특허청구의 범위의 제13항과 제14항 및 제27항에 청구되어 있다.
이어서, 제12도 내지 제16도를 참조하여 본 발명에 따른 제4실시예에를 설명한다. 본 실시예에서는 제1부분에 설치된 수직 PNP 트랜지스터와 제2부분에 설치된 수직 NPN 트랜지스터가 기판상에 형성되게 된다.
실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이고, 제13도는 제조공정에서의수직 PNP 및 NPN 트랜지스터의 베이스를 형성하는 제1중간공정을 나타낸 본 발명의 제4실시예에 따른 헤테로접합형 화합물 반도체장치의단면도이며, 제14도는 제조공정에서의 수직 PNP및 NPN 트랜지스터의 콜렉터를 형성하는 제2중간공정을 나타낸 본 발명의 제4실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이고, 제15도는 제고공정에서의 손상 겨길영역을 형성하는 최종공정을 나타낸 본 발명의 제4실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이며, 제16도는 제12도 내지 제15도에 나타낸 제조공정에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도이다.
제12도에 나타낸 바와 같이, N형 GaAs재료로 이루어진 반절연 GaAs기판(71)을 준비하고, 이 기판(71)상에 MOCVD법을 이용하여 약 700℃의 온도에서 GaAs재료를 퇴적시키고 나서 이 GaAs재료를 도우너에 의해 1019[atoms/㎤]의고농도로 도프시켜 N+-GaAs층(72)을 형성한다. 여기서, N+-GaAs층(72)은 6000Å의 두께로 제1및 제2부분에 적층된다. 그 결과, N+-GaAs층(72)을 고농도로 도프시켰기 때문에, 정공은 N+-GaAs층(72)을 통과할 수 없게 되지만, 저자는 저저항에서 N+-GaAs층(72)을 통과할 수 있게 된다.
이어서, 상기 N+-GaAs층(72)상에 MOCVD법을 이용하여 약 700℃의 온도에서 Al0.3Ga0.7As재료를 퇴적시키고 나서 이 Al0.3Ga0.7As재료를 억셉터에 의해 1019[atoms/㎤]의 고농도로 도프시켜 P+-Al0.3Ga0.7As층(73)을 형성한다. 이 경우, P+-Al0.3Ga0.7As층(73)은 2000Å 두께를 갖는다. 그 후, P+-Al0.3Ga0.7As층(73)을 포토레지스트(74)르 피복하게 되는데, 이때 포토레지스트(74)는 제1부분에서 소정의 패턴을 갖도록 P+-Al0.3Ga0.7As층(73)상에 부착된다. 그 후 포토레지스트(74)를 보호마스크로 하여 P+-Al0.3Ga0.7As층(73)을 선택적으로 에칭한다. 그 결과, 소정의 패턴으로 에칭된 P+-Al0.3Ga0.7As층(73)이 제1부분에서 N+-GaAs층(72)상에 형성되게 된다. 여기서, P+-Al0.3Ga0.7As층(73)은 제1부분에 설치되는 수직 PNP 트랜지스터의 콜렉터로서 기능한다.
그 후, 포토레지스트(74)를 소정의 용액으로 제거한다.
다음으로, 제13도에 나타낸 바와 같이 N+-GaAs층(72)및 P+-Al0.3Ga0.7As층(73)상에 MOCVD법을 이용하여 약 700℃의 온도에서 GaAs재료를 퇴적시키고 나서 이 GaAs재료를 도너에 의해 1017[atoms/㎤]의 고농도로 도프시켜 N-GaAs층(75)을 형성한다. 이 경우 N-GaAs층(75)은 6000Å의 두께를 갖고 제1부분에 위치된 N-GaAs층(75A)은 수직 PNP 트랜지스터의 베이스로서 기능하며, 제2부분에 위치된 N-GaAs층(75B)은 수직 NPN 트랜지스터의 콜렉터로서 기능한다.
계속해서, 지2부분에서 N-GaAs층(75B)의 소정부분에 실리콘(Si)이온과 가타은 도너를 1019[atoms/㎤]의 농도롤 선택적으로 주입함으로써, 시릴콘이온이 주입된 N-GaAs층(75B)을 콜렉터접촉층(76)으로 기능하는 N+-GaAs재료로 강하게 변환시킨다. 여기서, 콜랙터접촉층(76)은 N-GaAs층(75)에 전자를 모으기 위해 사용되는 것이다.
이어서, P+-Al0.3Ga0.7As층(73)의 주변에 위치하는 N-GaAs층(75A)에 베릴륨(Be)이온과 같은 엑셉터를 주입한다. 그 결과, 베릴륨이온이 주입된N-GaAs층(75A)이 콜렉터접촉층(77)으로서 기능하는 N+-GaAs재료로 변환되게 된다. 여기서, 코렉터접촉층(77)은 P+-Al0.3Ga0.7As층(73)의 주변과 접속되어 P+-Al0.3Ga0.7As층(73)에 존재하는 정공을 모으기 위해 사용되는 것이다.
다음으로, MBE 방법을 이용하여 N-GaAs층(75A, 75B)과 콜렉터접촉층(76, 77)상에 도시되지 않은 얇은 글래드층을 퇴적시킨다. 즉, 글래드층의 혼합물 점진적으로 GaAs혼합물로부터 Al0.3Ga0.7As혼합물로 변환시키게 된다.
계속해서, MOCVD법을 이용하여 얇은 글래드층상에 Al0.3Ga0.7As재료를 퇴적시킨 다음에 이 Al0.3Ga0.7As재료를 억셉터에 의해 1019[atoms/㎤]의 고농도로 도프시켜 P+-Al0.3Ga0.7As층(78)을 약 1000Å의 두께로 형성하게 된다. 이 경우에는 N-GaAs층(75)과 P+-Al0.3Ga0.7As층(78)사이에 글래드층이 퇴적되기 때문에, N-GaAs층(75)과 P+-Al0.3Ga0.7As층(78)사이의 전도대 에너지(Ec)및 가전자대 에너지(Ev)가 각각 순조롭게 변화되게 된다. 그 결과, 정공은 N-GaAs층(75)과 P+-Al0.3Ga0.7As층(78) 사이의 인터페이스 영역에서 트랩되지 않고, 제1부분에서 P+-Al0.3Ga0.7As층(78)으로부터 N-GaAs층(75)으로 용이하게 전송될 수 있게 되고, 전자는N-GaAs층(75)과 P+-Al0.3Ga0.7As층(78) 사이의 인터페이스 영역에서 트립되지 않고 제2부분에서 P+-Al0.3Ga0.7As층(78)으로부터 N-GaAs층(75)으로 용이하게 전송될 수 있게 된다.
이이서, 상기 P+-Al0.3Ga0.7As층(78)을 포토레지스ㅌ(79)로 피복하게 되는데, 이 때 포토레지스트(79)는 소정의 패턴으로 패터닝되어 있다. 그 후, 포토레지스트(79)를 보호마스크로 하여 P+-Al0.3Ga0.7As층(78)을 선택적으로 에칭한다. 그 결과 소정의 패턴으로 에칭된 P+-Al0.3Ga0.7As층(78A)이 제 1부분에서 콜렉터접촉층(77)에 으해 둘러싸인 N-GaAs층(78A)상에 형성되고, 소정의 패턴으로 에칭된 P+-Al0.3Ga0.7As층(78B)이 제2부분에서 N-GaAs층(78B)상에 형성되게 된다. 이 경우, P+-Al0.3Ga0.7As층(78A)은 수직 PNP 트랜지스터의 에미터로서 기능하고, P+-Al0.3Ga0.7As층(78B)은 수직 NPN 트랜지스터의 베이스로서 기능한다. 그리고 포토레지스트(79)을 소정의 용액으로 제거한다.
다음으로 제14도에 나타낸 바와 같이 MOCVD법을 이용하여 약 700℃의 온도에서 N-GaAs층(75A, 78B)과 콜렉터접촉층(76, 77) 및 P+-Al0.3Ga0.7As층(78A, 78B)상에 Al0.3Ga0.7As재료를 퇴적시킨 다음에 이 Al0.3Ga0.7As재료를도너에 의해 1019[atoms/㎤]의 농도로 도프시켜 N-Al0.3Ga0.7As층(80)DMF 1500Å의 두께로 형성한다. 여기서 P+-Al0.3Ga0.7As층(78B)상에 형성된 N-Al0.3Ga0.7As층(80)은 수직 NPN 트랜지스터의 에미터로서 기능하게 된다.
계속해서, 콜렉터접촉층(76)상에 위치하는 N-Al0.3Ga0.7As층(80)에 실리콘(Si)이온과 같은 도너를 선택적으로 주입함으로써, N-Al0.3Ga0.7As층(80)을 저지항의 N+-Al0.3Ga0.7As재료로 변환시킨다. 그 결과, 콜렉터접촉층(76)상에 위치하는 N-Al0.3Ga0.7As층(80) 이 콜렉터접촉층(76)과 합쳐지게 된다.
그와 동시에, N-GaAs(75A)상에 위치하는 N-Al0.3Ga0.7As층(80)의 소정부분에 실리콘이온과 같은 도너를 선택적으로 주입함므로써, N-Al0.3Ga0.7As층(80)의 소정부분을 PNP 트랜지스터의 베이스접촉층(81)으로서 기능하는 저저항의 N+-Al0.3Ga0.7As재료로 변환시킨다.
이어서, 콜랙터접촉층(77)상에 위치하는 N-Al0.3Ga0.7As층(80)에 베릴륨이온과 같은 엑셉터를 선택적으로 주입함으로써, N-Al0.3Ga0.7As층(80)을 저지항의 P+-Al0.3Ga0.7As재료로 강하게 변한시킨다. 그 결과, 콜렉터접촉층(77)상에 위치하는 N-Al0.3Ga0.7As층(80)이 콜렉터접촉층(77)과 합쳐지게 된다.
그와 동시에, P+-Al0.3Ga0.7As(78A)상에 위치하는 N-Al0.3Ga0.7As층(80)에 Be이온과 같은 도너를 선택적으로 주입함으로써, N-Al0.3Ga0.7As층(80)을 P+-Al0.3Ga0.7As(78A)에 정공을 안가하기 위한 PNP 트랜지스터의 에미터접촉층(82)으로 기능하는 저저항의 P+-Al0.3Ga0.7As재료로 강하게 변환시킨다,
더욱이,P+-Al0.3Ga0.7As(78B)의 주변에 위치하는 N-Al0.3Ga0.7As층(80)에 베릴륨이온과 같은 억셉터를 주입함으로써, N-Al0.3Ga0.7As층(80)을 NPN 트랜지스터의 베이스접촉층(83)으로서 기능하는 저저항의 P+-Al0.3Ga0.7As재료로 강하게 변환시킨다. 이 경우, P+-Al0.3Ga0.7As(78B)상의 베이스접촉층(83)에 의해 둘러싸인 N-Al0.3Ga0.7As층(80)은 NPN 트랜지스터의 에미터로서 기능하게 된다.
다음으로, MOCVD법을 이용하여 약 700℃의 온도에서 콜렉터접촉층(76, 77), N-Al0.3Ga0.7As층(80), 베이스접촉층(81, 83) 및 에미터접촉층(82)상에 GaAs재료를 퇴적시킨 다음에 GaAs재료를 도너에 의해 1019[atoms/㎤]의 농도로 도프 시켜 N-GaAs층(84)을 형성한다.
계속해서, 콜렉터접촉층(76), 베이스접촉층(81)및 베이스접촉층(83)에 의해 둘러싸인 N+Al0.3Ga0.7As층(80)상에 위치하는 N-GaAs층(84)에 실리콘이온과 같은 도너를 선택적으로 주입함으로써, N-GaAs층(84)을 N+-GaAs층으로 발전시킨다. 그 결과, 가각 변환된 N+-GaAs층(84)이 콜렉터접촉층(76)또는 베이스접촉층(81)과 합쳐지게 된다. 더욱이, 베이스접촉층(83)에 으해 둘러싸인 N-Al0.3Ga0.7As층(80)상에 위치하는 변환된 N+-GaAs층(84)은 NPN 트랜지스터의 에미터접촉층(84B)으로서 기능하게 된다.
이어서, 콜렉터접촉층(77)과 에미터접촉층(82)및 베이스접촉층(83)상에 위치하는 N-GaAs층(84)에 베릴륨이온과 같은 엑셉터를 선택적으로 주입함으로써, N-GaAs층(84)을 저저항의 P+-GaAs층으로 강하게 변환시킨다. 그 결과, 각각 변환된 P+-GaAs층이 콜렉터접촉층(77), 에미터접촉층(82)또는 베이스접촉층(83)과 합쳐지게 된다.
따라서, 콜렉터접촉층(76, 77)과 베이스접촉층(81, 83)및 에미터접촉층(82, 84B)의 표면이 N-GaAs층(84)의 표면과 같은 높이을 갖게 된다.
다음으로, 콜렉터접촉층(76, 77)과 베이스접촉층(81, 83)및 에미터접촉층(83, 84B)을 비교적 두꺼운 포토레지스트(도시하지 않음)로 피복한다. 그 후, N-GaAs층(84)과 N-Al0.3Ga0.7As층(80)및 N-GaAs층(75)의 상부에 보론이온(B+)또는 수소이온 (H+)을 선택적으로 주입함으로써, 제154도에 나타낸 바와 같이 손상분리영역(85)을 형성한다. 이 경우, 보론이온 또는 수소이온을 포토레지스트를 통과할 수 없으므로, 손상분리영역(85)은 포토레지스트가 피복되지 않은 영역에 형성되게 된다. 원자 Al, Ga 및 As간의 다수의 원자결합이 층(75, 80, 84)에서 끊어져 큰 트래핑 레벌(trapping level)이 발생되기 때문에, 전자 및 정공은 손상분리영역(85)을 통과할 수 없게 된다. 그 후, 포트레지스트를 소정의 용액으로 제거한다.
그 결과, 전자 및 정공의 전송이 손상분리영역(85)에 의해 방해를 받기 때문에, 콜렉터접촉층(77), 베이스접촉층(81)및 에어터접촉층(82)의제1부분에서 다른 층들과 전기적으로 분리되게 된다. 마찬가지로, 콜렉터접촉층(76)이 제2부분에서 베이스접촉층(83) 및 에미터접촉층(84B)과 전기적으로 분리되게 된다.
계속해서, 콜렉터접촉층(77), 베이스접촉층(81) 및, 콜렉터로서 기능하는 P+-Al0.3Ga0.7As층(73)과 베이스로서 기능하는 N-GaAs층(75A) 및 에미터로서 기능하는 P+-Al0.3Ga0.7As층(78A)으로 이루어진 수직 PNP 트랜지스터(86)와 접속하는 에미터접촉층(83)을 포토레지스트(도시하지 않음)로 피복한다. 또, 콜렉터접촉층(76)과, 베이스접촉층(83) 및, 콜렉터로서 기능하는 N-GaAs층(75B)과 베이스로서 기능하는 P+-Al0.3Ga0.7As층(78B) 및 에미터로서 기능하는 N-Al0.3Ga0.7As층(80)으로 이루어진 수직 NPN 트랜지스터(87)와 접속되는 에미터접촉층(84B)을 포토레지스트(도시하지 않음)로 피복한다.
이어서, Ar이온 밀링법에 의핸 손상분리영역(85)상에 아르곤(Ar)이온을 방사함으로써, 반절연 기판(71)에 도달하는 트렌치를 수직 PNP 및 NPN 트랜지스터(86,87)사이에 형성하고, 반절연 기판(71)에 도달하는 다른 트렌치를 수직 PNP 및 NPN 트랜지스터(86,87)의 주변에 형성한다. 이 경우, Ar이온은 포토레지스트를 관통할 수 없고, 상기 트렌치들은 평평한 저부를 갖는다. 그러므로, 트렌치의 저부에서 발생되는 스트레스가 경감되어, 손상분리영역(85)을 개공함에 따라 발생되는 악영향이 생기지 않게 된다. 그후, 포토레지스트를 소정의 용액에 의해 제거한다.
다음으로, 제16도에 나타낸 바와 같이 트렌치내에 Si3N4재료를 퇴적시켜 트렌치분리영역(88)을 형성하고, Si3N4막(89)이 전표면에 걸쳐 형성되도록 수직 PNP 및 NPN 트랜지스터(86,87)의 평평한 표면상에 Si3N4재료를 퇴적시킨다. 여기서, Si3N4재료는 절연체이다. 그러므로, 수직 PNP 및 NPN 트랜지스터(87,87)는 서로 분리되고, 더욱이 트랜지스터(86) 또는 트랜지스터(87)에 인접하게 형성되어 반절연 기판(71)상에 설치되는 다른 트랜지스터들이 트랜지스터(86,87)와 분리되게 된다.
특히, N+-GaAs층(72)이 고농도로 도포되기 때문에, P+-Al0.3Ga0.7As층(73)을 매개해서 전송되는 정공이 N+-GaAs층(72)을 통과할 수 없게 된다.
계속해서 Si3N4막(89)을 선택적으로 에칭해서 콜렉터접촉층(76,77), 베이스접촉층(81,83) 및 에미터접촉층(82,84B)상에 접촉구멍을 형성한다. 그리고, 콜렉터접촉층(77)과 에미터접촉층(82) 및 베이스접촉층(83)과 같은 P+접촉층상의 접촉구멍을 AuZn과 같은 저항성 금속으로 매립하여 P+접촉층상에 AuZn전극(90)을 형성하고, 콜렉터접촉층(76)과 베이스접촉층(81) 및 에미터접촉층(84B)과 같은 N+접촉층상의 접촉구멍을 AuGeNi와 같은 저항성 금속으로 매립하여 N+접촉층상에 AuGeNi전극(90)을 형성한다. 여기서, AuZn 및 AuGeNi전극(90,91)은 RTA방법에 의해 기포가스분위기에서 합금된다.
이어서, AuZn 및 AuGeNi전극(90,91)을 하드-와이어로 접속시키는데, 이것은 AuZn 및 AuGeNi전극(90,91)과 Si3N4막(89)상에 SiO2막을 퇴적시킨 다음에 AuZn 및 AuGeNi전극(90,91)상에 선택적으로 퇴적시킨 다음에 SiO2막과 장벽금속상에 TiWAu막을 퇴적시키며, 이온밀링법에 의해 TiWAu막을 선택적으로 에칭제거해서 소정의 배선패턴에 의한 하드-와이어를 형성하게 된다.
이와 같이 해서, 제4실시예에 따른 헤테로접합형 화합물 반도체장치(92)을 제조할 수 있게 된다.
상기 장벽금속은 전자 및 정공과 반응하지 않지만, Ti, Pt 및 Au등과 같은 금속은 전자 및 정공과 반응한다. 따라서, 트랜지스터(86,87)가 장기간 동작하지 않더라도 하드-와이어는 나빠지지 않게 된다.
상술한 공정에 있어서, 수직 PNP 및 NPN 트랜지스터(86,87)는 동일기판(71)상에 제조되고, 접촉층의 표면은 같은 높이에 위치함과 더불어 다른 층들과 확실히 분리되며, 접촉층과 접속되는 전극은 화합물 반도체장치(92)의 한쪽 측면에 설치되게 된다. 그에 따라, 접촉층의 표면이 같은 높이에 위치하게 되어 하드 와이어를 안전하게 접촉시킬 수 있게 된다.
그리고, 접촉층과 접속되는 전극이 한쪽 측면에 설치됨과 더불어 같은 높이에 형성되기 때문에, 다층 배선을 용이하게 실현할 수 있게 된다. 그에 따라, 화합물 반도체장치(92)를 높은 원료대 제품비로 제조할 수 있게 된다.
또, 트랜지스터들이 동일 기판(71)상에 제조됨과 더불어 수직으로 설치되기 때문에, 트랜지스터들을 소형으로 제조할 수 있어, 대규모 집적회로장치를 용이하게 제조할 수 있게된다.
또한, 화합물 반도체장치(91)가 AlGaAs 및 GaAs등과 같은 다수의 화합물 반도체에 의해 제조되기 때문에, 전류증폭률과 같은 동작특성이 대폭적으로 개선되게 된다.
제4실시예에 의해 구현된 본 발명은 청구항 제15항, 제16항, 제28항 및 제29항에 청구되어 있다.
상기 실시예에서는 AlGaAs/GaAs형 화합물 반도체를 사용하여 화합물 반도체장치(49,53,60,92)를 제조하는 경우에 대해 설명했지만, InP형 화합물 반도체를 사용하여 화합물 반도체장치(49,53,60,92)를 제조할 수도 있다.
또, 정공이 N+-GaAs층(72)에 절연되기 때문에, N-GaAs 재료로 이루어진 반절연 GaAs기판(71)대신에 P형 기판을 사용할 수도 있다.
또 N+-GaAs층(72) 대신에 P+-GaAs층을 사용할 수도 있는데, 이 경우에는 P형 또는 N형과 같은 도전형이 화합물 반도체장치(49,53,60,92)에서 역도전형으로 변화되게 된다.
더욱이, 화합물 반도체 집적회로(49,53,60,92)에는 한 쌍의 출력단자(C1,C2)을 제공했지만, 다수의 출력단자를 제공할 수도 있다.
그리고, MOCVD법을 이용하여 화합물 반도체장치(49,53,60,92)를 제조했지만, MBE법을 이용하여 화합물 반도체장치(49,53,60,92)를 혼합한층을 퇴적시킬 수도 있다.
또, PNP 트랜지스터(86)에서 에미터(78A)와 베이스(75A) 및 콜렉터(73)의 구성을 서로 다르게 하는 것이 바람직하다. 또한, NPN 트랜지스터(87)에서 에미터(80)와 베이스(78B) 및 콜렉터(75B)의 구성을 서로 다르게 하는 것이 바람직한데, 이 경우에는 다수의 헤테로접합을 갖게 된다.
다음에는 제17도 내지 제21도를 참조해서 제5실시예를 상세히 설명한다.
제17도는 제조공정에서의 수직 NPN 트랜지스터의 에미터를 형성하는 시작공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이고, 제18도는 제조공정에서의 수직 NPN 트랜지스터의 에미터와 베이스를 형성하는 제1중간공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이며, 제19도는 제조공정에서의 수직 NPN 트랜지스터의 콜렉터를 형성하는 제2중간공정을 나타낸 본 발명의 제5실시예에 따른 헤테로접합형 화합물 반도체장치의 단면도이며, 제21도는 제17도 내지 제20도에 나타낸 제조공정에 의해 제조된 헤테로접합형 화합물 반도체장치의 단면도이다.
제17도 내지 제21도에 나타낸 바와 같이, 수직 PNP 트랜지스터(101)가 기판(102)상의 제1부분에서 형성되고 수직 제1NPN 트랜지스터(103)가 기판(102)상의 제2부분에서 형성된 IIL회로는 제1블럭에서 구성되어 있고, 수직 제2NPN 트랜지스터(104)는 기판(102)상의 제2블럭에서 구성되어 있다.
기판(102)의 제1블럭은 N+-GaAs기판(31)과 마찬가지로 N+-GaAs재료로 이루어지고, 기판(102)의 제2블럭은 반절연 GaAs기판(71)과 마찬가지로 반절연 재료로 형성된다.
따라서, 수직 PNP 트랜지스터(101) 및 수직 제1NPN 트랜지스터(103)의 구성 및 제조방법은 상기 제2실시예에 설명한 수직 PNP 트랜지스터(43) 및 수직 NPN 트랜지스터(54)의 구성 및 제조방법과 동일하고, 수직 제2NPN 트랜지스터(104)의 구성 및 제조방법은 제4실시예에 설명한 수직 NPN 트랜지스터(87)의 구성 및 제조방법과 동일하다.
그러므로, 다수의 PNP 및 NPN 트랜지스터 및 IIL회로와 같은 회로를 기판상에 설치할 수 있으므로, 대규모 헤테로접합형 화합물 반도체장치를 용이하게 제조할 수 있게 된다.
상술한 제5실시예로 구현된 본 발명의 헤테로접합형 화합물 반도체장치는 청구항 제26항에 청구되어 있다.
또한, 본 발명은 상술한 각 실시예에 한정되지 않고, 본 발명의 요지를 이탈하지 않는 범위내에서 여러가지로 변형하여 실시할 수 있다.

Claims (33)

  1. PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 반도체 기판을 준비하는 공정과, 상기 반도체기판상의 일부에 PNP형 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 제2의 화합물 반도체상의 N형 제3의 화합물 반도체가 PNP형 트랜지스터의 베이스로서 기능하도록, 상기 제2의 화합물 반도체와 상기 반도체기판상에 N형 제3의 화합물 반도체를 퇴적시키는 공정, 상기 제3의 화합물 반도체의 표면으로부터 상기 제2의 화합물 반도체의 일부에 도달하도록, 상기 제2의 화합물 반도체상의 일부에 위치한 상기 N형 제3의 화합물 반도체를 P+형 제3의 화합물 반도체로 강하게 변환 시키는 공정, 상기 P+형 제3의 화합물 반도체로부터 이격되고 그 일부가 상기 제2의 화합물 반도체의 바로 위에 설치되어 상기 PNP형 트랜지스터의 콜렉토로서 기능하도록, 상기 N형 제3의 화합물 반도체상의 일부에 P형 제4의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록, 상기 제3 및 제4의 화합물 반도체상에 N형 제5의 화합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 상기 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화합물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체가 PNP형 트랜지스터의 에미터 접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체를 피복하고 있는 상기 N형 제5의 화합물 반도체를 상기 제1의 P+형 제5의 화합물 반도체를 PNP형 트랜지스터의 콜렉터 접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정 및, 상기 제1의 P+형 제5의 화합물 반도체와 상기 제4의 화합물 반도체간에 개재된 N형 제5의 화합물 반도체를 손상시킴으로써, 상기 손상된 제5의 화합물 반도체가 상기 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체, 상기 제2의 P+형 제5의 화합물 반도체 및 상기 손상된 제5의 화합물 반도체에 의해 평탄면이 형성되도록 하는 공정을 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 제4의 화합물 반도체의 나머지 부분상에 상기 N형 제5의 화합물 반도체의 이격된 부분을 이격된 P+형 제5의 화합물 반도체로 강하게 변환시킴으로써, 상기 반도체기판상의 N형 제3의 화합물 반도체가 NPN형 트랜지스터의 에미터로서 기능하고, 상기 제4의 화합물 반도체의 나머지 부분이 NPN형 트랜지스터의 베이스로서 기능하며, 상기 이격된 P+형 제5의 화합물 반도체가 각각 상기 반도체기판으로 부터 상기 N형 제3의 화합물 반도체를 매개해서 상기 제4의 화합물 반도체의 나머지 부분으로 전송되는 전자를 절연시키고, 상기 이격된 N형 제5의 화합물 반도체가 형성되는 상기 이격된 P+형 제5의 화합물 반도체간에 각각 개재되며, 상기 이격된 N형 제5의 화합물 반도체가 각각 NPN형 트랜지스터의 콜렉터로서 기능하도록 하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  3. 제2항에 있어서, PNP형 NPN형 트랜지스터를 둘러싸는 N형 제5의 화합물 반도체의 주변부를 손상시키는 공정과, 제5의 화합물 반도체의 손상된 주변부의 표면으로부터 상기 반도체기판에 도달하도록, 상기 PNP형 및 NPN형 트랜지스터를 둘러싸는 상기 제5의 화합물 반도체의 손상된 주변부내에 트랜치를 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체치의 제조방법.
  4. 제2항에 있어서, 상기 제1 및 제2의 P+형 제5의 화합물 반도체상에 저항 금속을 부착시키는 공정과, 상기 이격된 N형 화합물 반도체상에 쇼트키 금속을 부착시키는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  5. 제2항에 있어서, 상기 NPN형 트랜지스터의 콜렉터 접촉층으로서 기능하도록, 상기 이격된 N형 제5의 화합물 반도체의 상부를 N+형 제5의 화합물 반도체로 강하게 변환시키는 공정과, 상기 P+형 제5의 화합물 반도체와 상기 제2의 P+형 제5의 화합물 반도체 및 상기 N+형 제5의 화합물 반도체상에 저항 금속을 부착하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 제2 내지 제5의 화합물 반도체를 퇴적시키는 공정은 금속 유기물 CVD법을 이용하여 실시되는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 제2 내지 제5의 화합물 반도체를 퇴적시키는 공정은 분자빔 에피택시법을 이용하여 실시되는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  8. 제1항에 있어서, N형 제3의 화합물 반도체를 P+형 제3의 화합물 반도체로 강하게 변환시키는 공정은 베릴륨이온을 오프함으로써 실시되고, 상기 N형 제5의 화합물 반도체를 제1 및 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정은 베릴륨이온을 도프함으로써 실시되는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 N형 제5의 화합물 반도체를 손상시키는 공정은 H+이온 또는 B+이온을 N형 제5의 화합물 반도체로 이온주입함으로써 실시되는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  10. 제3항에 있어서, 상기 트렌치를 형성하는 공정은 상기 손상된 주변부상에 아르곤이온을 방사함으로써 실시되는 것을 특징으로 하는 헤테로접합형 반도체장치의 제조방법.
  11. 제1항에 있어서, 상기 제2 및 제3의 화합물 반도체는 Al0.7Ga0.3As재료로 이루어지고, 상기 제4 및 제5의 화합물 반도체는 GaAs재료로 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  12. 제11항에 있어서, 상기 N형 제3의 화합물 반도체상에 Al0.7Ga0.3As의 조성에서 GaAs의 조성으로 점진적으로 변화되는 얇은 그레이딩층을 에피택셜 성장시키는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  13. PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 반도체기판을 준비하는 공정과, 상기 반도체기판상에 복수개의 개구부를 구비하고서 상기 PNP형 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체를 퇴적시키는 공정, 상기 개구부를 매개해서 상기 반도체기판상에 직접 퇴적하고, 상기 제2의 화합물 반도체상에 형성된 부분이 상기 PNP형 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체를 상기 제2의 화합물 반도체상에서 퇴적시키는 공정, 상기 제3의 화합물 반도체의 표면으로부터 상기 제2의 화합물 반도체의 일부에 도달하도록, 상기 제2의 화합물 반도체상의 일부에 위치한 상기 N형 제3의 화합물 반도체를 P+형 제3의 화합물 반도체로 강하게 변환시키는 공정, 상기 P+형 제3의 화합물 반도체로부터 이격되고, 그 일부가 상기 제2의 화합물 반도체의 바로 위에 설치되어 상기 PNP형 트랜지스터의 콜렉터로서 기능하며, 나머지 부분이 상기 개구부의 바로 위에 설치되도록, 상기 N형 제3의 화합물 반도체상의 일부에 P형 제4의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록 상기 제3 및 제4의 화합물 반도체상에 N형 제5의 화합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 상기 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화합물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+1형 제5의 화합물 반도체가 상기 PNP형 트랜지스터의 에미터 접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체를 피복하고 있는 상기 N형 제5의 화합물 반도체를 상기 제1의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제4의 화합물 반도체상의 일부에 설치된 N형 제5의 화합물 반도체를 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제3의 화합물 반도체의 상부에 도달하고, 원자 결합이 끊어지도록, 상기 제1의 P+형 제5의 화합물 반도체와 제4의 화합물 반도체간에 개재된 N형 제5의 화합물 반도체를 손상시키는 공정 및, 상기 손상된 부분간에 각각 형성되고, 원자결합가 끊어지며, 상기 PNP형 트랜지스터의 콜렉터 접촉층으로 기능하고, 그 평탄면이 상기 N형 제5의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체, 상기 이격된 P+형 제5의 화합물 반도체, 상기 손상된 제5의 화합물 반도체 및 손상된 공간부분에 의해 형성되도록, 제2의 P+형 제5의 화합물 반도체의 이격된 부분을 손상시키는 공정을 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 개구부상에 설치된 N형 제3의 화합물 반도체는 상기 NPN형 트랜지스터의 에미터로서 가능하고, 상기 개구부의 바로 위에 설치된 제4의 화합물 반도체는 NPN형 트랜지스터의 베이스로서 기능하며, 상기 개구부의 바로 위에 설치된 N형 제5의 화합물 반도체는 NPN형 트랜지스터의 콜렉터로서 기능하는 것을 특징으로 하는 헤테로접합형 반도체장치의 제조방법.
  15. PNP형 트랜지스터가 탑재되는 반절연 기판을 준비하는 공정과, 상기 PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 N형 제1의 화합물 반도체를 상기 반절연 기판상에 퇴적시키는 공정, 상기 제1의 화합물 반도체의 제1부분상에 상기 PNP형 트랜지스터의 콜렉터로서 기능하는 P형 제2의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 제2의 화합물 반도체상에 형성된 부분이 상기 PNP형 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체를 상기 제2의 화합물 반도체와 상기 제1의 화합물 반도체상에 퇴적시키는 공정, 상기 제3의 화합불 반도체의 표면으로부터 상기 제2의 화합물 반도체의 일부에 도달하도록, 상기 제2의 화합물 반도체의 제1부분상에 위치한 상기 N형 제3의 화합물 반도체를 P+형 제3의 화합물 반도체로 강하게 변환시키는 공정, 상기 제2의 화합물 반도체의 제2부분의 바로 위에 퇴적되어 상기 PNP형 트랜지스터의 에미터로서 기능하도록, 상기 N형 제3의 화합물 반도체상에 P형 제4의 화합물 반도체를 제한적으로 퇴적시키는 공정, 상기 P+형 제3의 화합물 반도체를 피복하도록, 상기 제3 및 제4의 화합물 반도체상에 N형 제5의 화합물 반도체를 퇴적시키는 공정, 제1의 P+형 제5의 화합물 반도체가 제5의 화합물 반도체의 표면으로부터 상기 P+형 제3의 화합물 반도체에 도달하고, 상기 P+형 제3의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체가 PNP형 트랜지스터의 콜렉터 접촉층으로서 기능하도록, 상기 P+형 제3의 화합물 반도체를 피복하고 있는 상기 N형 제5의 화합물 반도체를 상기 제1의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제4의 화합물 반도체상에 설치된 N형 제5의 화합물 반도체를 상기 PNP형 트랜지스터의 에미터 접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체로 강하게 변환시키는 공정, 상기 제2의 화합물 반도체의 제3부분의 바로 위에 설치된 N형 제5의 화합물 반도체를 PNP형 트랜지스터의 베이스 접촉층으로서 기능하는 N+형 제5의 화합물 반도체로 강하게 변환시키는 공정 및, 상기 제1의 P+형 제5의 화합물 반도체와 제2의 P+형 제5의 화합물 반도체 및 N+형 제5의 화합물 반도체가 서로 전기적으로 분리되도록 상기 제3의 화합물 반도체의 나머지 부분의 바로 위에 설치된 N형 제5의 화합물 반도체를 손상시킴으로써, 상시 손상된 제5의 화합물 반도체가 상기 제3의 화합물 반도체의 상부에 도달하고, 원자결합이 끊어지며, 그 평탄면이 상기 N형 제5의 화합물 반도체와 상기 제1의 P+형 제5의 화합물 반도체, 상기 제2의 P+형 제5의 화합물 반도체, 상기 N+형 제5의 화합물 반도체 및 상기 손상된 제5의 화합물 반도체에 의해 형성되도록 하는 공정을 구비하여 이루어진 것을 특징으로 하는 헤테로 접합형 화합물 반도체장치의 제조방법.
  16. 제15항에 있어서, 상기 제1의 화합물 반도체의 제2부분의 바로 위에 설치된 N형 제3 및 제5의 화합물 반도체간에 개재된 P형 제6의 화합물 반도체를 퇴적시킴으로써, 상기 제1의 화합물 반도체상에 형성된 N형 제3의 화합물 반도체가 상기 NPN형 트랜지스터의 콜렉터로서 기능하고, 상기 제6의 화합물 반도체가 상기 NPN형 트랜지스터의 베이스로서 기능하도록 하는 공정과, 상기 제1의 화합물 반도체의 제3부분상에 형성된 N형 제3 및 제5의 화합물 반도체를 상기 NPN형 트랜지스터의 콜렉터 접촉층으로서 가능하는 N+형 화합물 반도체로 강하게 변환시키는 공정, 상기 제6의 화합물 반도체상의 일부에 있는 N형 제5의 화합물 반도체를 제3의 P+형 제5의 화합물 반도체로 강하게 변환시킴으로써, 상기 제3의 P+형 제5의 화합물 반도체가 상기 NPN형 트랜지스터의 베이스 접촉층으로서 기능하고, 상기 제6의 화합물 반도체의 나머지 부분상에 있는 제5의 화합물 반도체가 상기 NPN형 트랜지스터의 에미터로서 기능하도록 하는 공정 및, 상기 제6의 화합물 반도체의나머지 부분상에 있는 제5의 화합물 반도체 이외의 상기 N형 제5의 화합물 반도체를 손상시킴으로써, 상기 손상된 제5의 화합물 반도체가 상기 제3의 화합물 반도체의 상부에 도달하고, 상기 손상된 제5의 화합물 반도체의 원자결합이 끊어지도록 하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  17. 제15하아에 있어서, 상기 반절연 기판은 N형 GaAs재료로 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치의 제조방법.
  18. PNP형 트랜지스터를 탑재하고 상기 PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 기판과, 상기 기판상의 일부에 제한적으로 설치되어 상기 PNP형 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체, 상기 제2의 화합물 반도체와 상기 기판상에 설치되어 상기 PNP형 트랜지스터의 베이스로서 기능하여 상기 기판으로부터의 전자를 인가받는 N형 제3의 화합물 반도체, 상기 N형 제3의 화합물 반도체상의 일부에 제한적으로 설치되어 상기 제2의 화합물 반도체의 제1부분의 바로 위에 설치된 부분이 상기 PNP형 트랜지스터의 콜렉터로서 기능하는 P형 제4의 화합물 반도체, 상기 제4의 화합물 반도체상의 일부에 제한적으로 설치되어 상기 PNP형 트랜지스터의 콜렉터 접촉층으로서 기능하는 제2의 P+형 제5의 화합물 반도체, 상기 제2의 화합물 반도체의 제2부분상에 제한적으로 설치되어 상기 제2의 화합물 반도체로 정공을 인가하고, 그 표면이 평탄면이 되도록 상기 제5의 화합물 반도체의 높이와 동일한 높이로 형성된 에미터 접촉층 및, 상기 에미터 접촉층과 상기 제5의 화합ㅁ루 반도체간에 개재되어 제2의 P+형 제5의 화합물 반도체와 제4의 화합물 반도체로부터 상기 에미터 접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 격리영역을 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  19. 제18항에 있어서, 상기 제4의 화합물 반도체상의나머지 일부에 설치되어 각각 상기 NPN형 트랜지스터의 콜렉터로서 기능하고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 이격된 N형 제6의 화합물 반도체와, 상기 제6의 화합물 반도체간에 각각 개재되어 하나의 제6의 화합ㅁ루 반도체를 다른 제6의 화합물 반도체로부터 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 이격된 P형 제7의 화합물 반도체를 더 구비하고, 상기 제4의 화합물 반도체의 나머지 부분이 상기 NPN형 트랜지스터의 베이스로서 기능하고, 상기 제4의 화합물 반도체의 나머지 부분이 상기 NPN형 트랜지스터의 베이스로서 기능하고, 상기 제4의 화합물 반도체의 나머지 부분의 바로 밑에 형성된 제3의 화합물 반도체는 상기 NPN형 트랜지스터의 에미터로서 기능하는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  20. 제18항에 있어서, 상기 격리영역내의 원자결합이 끊어져 있는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  21. 제19항에 있어서, 상기 PNP형 NPN형 트랜지스터를 둘러싸서 상기 PNP형 NPN형 트랜지스터를 모두 전기적으로 격리시키는 트렌치 격리영역을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  22. 제18항에 있어서, 상기 제2 및 제3의 화합물 반도체가 Al0.7Ga0.3As재료로 이루어지고, 상기 제4 및 제5의 화합물 반도체가 GaAs재료로 이루어진 특징으로 하는 헤테로접합형 화합물 반도체장치.
  23. 제22항에 있어서, 상기 제3의 화합물 반도체상에 에피택셜 성장된 얇은 그레이딩층을 더 구비하고 있고, 상기 얇은 그레이딩층의 조성이 Al0.7Ga0.3As의 조성에서 GaAs의 조성으로 점진적으로 변화되는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  24. 제18항에 있어서, 상기 제2의 화합물 반도체의 제1부분의 면적은 상기 제4의 화합물 반도체의 면적보다 큰것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  25. 제19항에 있어서, 상기 제6의 화합물 반도체의 상부가 각각 N+도전형으로 강하게 변환되어 있는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  26. 제18항에 있어서, 상기 N형 기판과 일체로 형성되어 NPN형 트랜지스터를 탑재하는 반절연 기판과, 상기 PNP형 트랜지스터를 둘러싸서 상기 NPN형 트랜지스터로부터 상기 PNP형 트랜지스터를 전기적으로 격리시키는 트렌치 격리영역, 상기 반절연 기판상에 설치되어 상기 NPN형 트랜지스터의 콜렉터로서 기능하는 N형 제6의 화합물 반도체, 상기 제6의 화합물 반도체의 제1부분상에 제한적으로 형성되어 상기 제6의 화합물 반도체로부터의 전자를 인가받고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 콜렉터 접촉층, 제6의 화합물 반도체의 제2부분상에 제한적으로 설치되어 상기 NPN형 트랜지스터의 베이스로서 기능하는 P형 제7의 화합물 반도체, 상기 제7의 화합물 반도체의 제1부분상에 제한적으로 설치되어 상기 제7의 화합물 반도체의 정의 전압을 인가하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 베이스 접촉층, 상기 제7의 화합물 반도체의 제2부분상에 제한적으로 형성되어 상기 NPN형 트랜지스터의 에미터로서 기능하는 N형 제8의 화합물 반도체, 상기 제8의 화합물 반도체상에 설치되어 상기 제8의 화합물 반도체에 전자를 인가하고, 그 표면이 평탄면의 높이와 동일한 높이로 형성된 NPN형 에미터 접촉층 및, 상기 콜렉터 접촉층과 상기 에미터 접촉층 및 상기 베이스 접촉층을 서로 전기적으로 격리시키고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 격리영역을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  27. PNP형 트랜지스터를 탑재하고 상기 PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 제1의 화합물 반도체로 이루어진 N형 기판과, 상기 기판상의 일부에 제한적으로 설치되어 상기 PNP형 트랜지스터의 에미터로서 기능하는 P형 제2의 화합물 반도체, 상기 제2의 화합물 반도체와 상기 기판상에 제한적으로 설치되어 상기 PNP형 트랜지스터의 베이스로서 기능하고, 상기 기판으로부터의 전자를 인가받는 N형 제3의 호합물 반도체, 상기 제2의 화합물 반도체의 제1부분의 바로 위에 제한적으로 설치되어 상기 PNP형 트랜지스터의 콜렉터로서 기능하는 이격된 P형 제4의 화합물 반도체간과 상기 이격된 P+형 제5의 화합물 반도체, 상기 이격된 P형 제4의 화합물 반도체간과 상기 이격된 P+형 제5의 화합물 반도체간에 각각 개재되어 서로로부터 상기 제4의 화합물 반도체를 전깆거으로 격리시키고, 서로로부터 상기 이격된 제5의 화합물 반도체를 전기적으로 격리시키는 콜렉터 격리영역, 상기 제2의 화합물 반도체의 제2부분상에 제한적으로 설치되어 상기 제2의 화합물 반도체로 정공을 인가하고, 그 표면이 평탄면이 되도록 상기 제5의 반도체 화합물의 높이와 동일한 높이로 형성된 에미터 접촉층 및, 상기 에미터 접촉층과 상기 제5의 화합물 반도체간에 개재되어 상기 이격된 P+형 제5의 화합물 반도체와 상기 이격된 P형 제4의 화합물 반도체로부터 상기 에미터 접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면과 동일한 높이로 형성된 에미터 격리영역을 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  28. PNP형 트랜지스터를 탑재하는 반절연 기판과, 상기 반절연 기판상에 설치되어 상기 PNP형 트랜지스터내에서 전송되는 정공을 절연시키는 N형 제1의 화합물 반도체, 상기 제1의 반도체의 제1부분상에 제한적으로 설치되어 상기 PNP 형 트랜지스터의 콜렉터로서 기능하는 P형 제2의 화합물 반도체, 상기 제2의 화합물 반도체의 제1부분상에 제한적으로 설치되어 상기 제2의 화합물 반도체로부터 정공을 인가받는 콜렉터 접촉층, 상기 제2의 화합물 반도체와 상기 제1의 화합물 반도체상에 설치되고, 상기 제2의 화합물 반도체상에 설치된 부분이 상기 PNP형 트랜지스터의 베이스로서 기능하는 N형 제3의 화합물 반도체, 상기 N형 제3의 화합물 반도체상에 설치되고, 상기 제2의 화합물 반도체의 제2부분의 바로 위에 설치된 부분이 상기 PNP형 트랜지스터의 에미터로서 기능하는 P형 제4의 화합물 반도체, 상기 제4의 화합물 반도체상에 설치되어, 상기 제4의 화합물 반도체로 정공을 인가하고, 그 표면이 평탄면이 되도록 상기 콜렉터 접촉층의 높이와 동일한 높이로 형성된 에미터 접촉층, 상기 제2의 화합물 반도체의 제3부분의 바로 위에 설치되어 상기 제3의 화합물 반도체에 부의 전압을 인가하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 베이스 접촉층, 상기 제3의 화합물 반도체상에 설치되어 상기 에미터 접촉층과 상기 베이스 접촉층 및 상기 콜렉터 접촉층을 서로 전기적으로 격리시키고, 그 각 표면의 높이가 상기 평탄면과 동일한 높이로 형성된 격리영역을 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  29. 제28항에 있어서, 상기 N형 제의 화합물 반도체상에 설치되고, 상기 제1의 화합물 반도체의 제2부분의 바로 위에 제한적으로 설치된 부분이 상기 NPN형 트랜지스터의 베이스로서 기능하는 P형 제6의 화합물 반도체와, 상기 제3의 화합물 반도체상에 설치되어 상기 제3의 화합물 반도체로 부터의 전자를 인가받고, 상기 제1의 화합물 반도체의 제3부분상에 제한적으로 설치되며, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 콜렉터 접촉층, 상기 제6의 화합물 반도체상의 일부에 제한적으로 설치되어 상기 제6의 화합물 반도체에 정의 전압을 인가하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 베이스 접촉층, 상기 제6의 화합물 반도체상의 나머지 부분에 제한적으로 설치되어 상기 NPN형 트랜지스터의 에미터로서 기능하고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 N형 제5의 화합물 반도체 및, NPN형 콜렉터 접촉층과 제5의 화합물 반도체간에 개재되어 상기 제5의 화합물 반도체와 상기 NPN형 베이스 접촉층으로부터 상기 NPN형 콜렉터접촉층을 전기적으로 격리시키고, 그 표면이 상기 평탄면의 높이와 동일한 높이로 형성된 NPN형 격리영역을 더 구비하여 이루어지고, 상기 제1의 화합물 반도체의 제2부분상에 위치한 제3의 화합물 반도체가 상기 NPN형 트랜지스터의 콜렉터로서 기능하는 것을 특징으로 하는 헤테로접합형 호합물 반도체장치.
  30. 제29항에 있어서, 상기 격리영역과 상기 NPN형 격리영역내의 원자결합이 끊어져 있는 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  31. 제29항에 있어서, 상기 PNP형과 NPN형 트랜지스터 모두를 둘러싸서 상기 PNP형과 NPN형 트랜지스터 모두를 전기적으로 격리시키는 트렌치 격리영역을 더 구비하여 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  32. 제28항에 있어서, 상기 반절연 기판은 N형 GaAs재료로 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
  33. 제28항에 있어서, 상기 반절연형 기판은 P형 GaAs재료로 이루어진 것을 특징으로 하는 헤테로접합형 화합물 반도체장치.
KR1019920011104A 1991-06-25 1992-06-25 헤테로접합형 화합물 반도체장치 및 그 제조방법 KR950011786B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP3153479A JP2862705B2 (ja) 1991-06-25 1991-06-25 ヘテロ接合半導体装置及びその製造方法
JP91-153479 1991-06-25
JP91-218549 1991-11-07
JP3318549A JP2904981B2 (ja) 1991-11-07 1991-11-07 半導体集積回路装置
JP4071449A JP2835237B2 (ja) 1992-03-27 1992-03-27 ヘテロ接合半導体集積回路
JP92-071449 1992-03-27

Publications (2)

Publication Number Publication Date
KR930001492A KR930001492A (ko) 1993-01-16
KR950011786B1 true KR950011786B1 (ko) 1995-10-10

Family

ID=27300644

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920011104A KR950011786B1 (ko) 1991-06-25 1992-06-25 헤테로접합형 화합물 반도체장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US5376822A (ko)
KR (1) KR950011786B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3331523B2 (ja) * 1993-04-16 2002-10-07 日本テキサス・インスツルメンツ株式会社 カレントミラー回路
DE10327709A1 (de) 2003-06-21 2005-01-13 Infineon Technologies Ag Integrierte Schaltungsanordnung mit npn- und pnp-Bipolartransistoren sowie Herstellungsverfahren
KR20080046097A (ko) * 2006-11-21 2008-05-26 삼성코닝정밀유리 주식회사 화합물 반도체 기판 및 그 전기적 특성 제어 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4599635A (en) * 1975-08-28 1986-07-08 Hitachi, Ltd. Semiconductor integrated circuit device and method of producing same
US4258379A (en) * 1978-09-25 1981-03-24 Hitachi, Ltd. IIL With in and outdiffused emitter pocket
US4573064A (en) * 1981-11-02 1986-02-25 Texas Instruments Incorporated GaAs/GaAlAs Heterojunction bipolar integrated circuit devices
US4644381A (en) * 1985-04-08 1987-02-17 Siemens Corporate Research & Support, Inc. I2 L heterostructure bipolar transistors and method of making the same

Also Published As

Publication number Publication date
US5376822A (en) 1994-12-27
KR930001492A (ko) 1993-01-16

Similar Documents

Publication Publication Date Title
US4683487A (en) Heterojunction bipolar transistor
US5903018A (en) Bipolar transistor including a compound semiconductor
US6057567A (en) Integrated circuit and method
US5324671A (en) Method of fabrication an integrated circuit including bipolar and field effect devices
US4751195A (en) Method of manufacturing a heterojunction bipolar transistor
EP0177246B1 (en) Heterojunction bipolar transistor and method of manufacturing the same
US6462362B1 (en) Heterojunction bipolar transistor having prevention layer between base and emitter
KR20080036096A (ko) 이종접합 바이폴라 트랜지스터 제조 방법
US5344786A (en) Method of fabricating self-aligned heterojunction bipolar transistors
JP4999246B2 (ja) コレクタ−アップ・ヘテロ接合バイポーラ・トランジスタとその製造方法
US5098853A (en) Self-aligned, planar heterojunction bipolar transistor and method of forming the same
US4837178A (en) Method for producing a semiconductor integrated circuit having an improved isolation structure
US4529996A (en) Indium phosphide-boron phosphide heterojunction bipolar transistor
US6873029B2 (en) Self-aligned bipolar transistor
EP0197424B1 (en) Process of fabricating a heterojunction bipolar transistor
KR950011786B1 (ko) 헤테로접합형 화합물 반도체장치 및 그 제조방법
JPH06302610A (ja) 高利得ｍｉｓトランジスタ
US5471078A (en) Self-aligned heterojunction bipolar transistor
JP3874919B2 (ja) 化合物半導体装置
EP0305121A2 (en) Heterojunction bipolar transistor
US5389562A (en) Double heterojunction bipolar transistor and the method of manufacture therefor
US5153692A (en) Semiconductor device
JP3235574B2 (ja) ヘテロバイポーラトランジスタを有する半導体装置の製造方法
JPS63200567A (ja) ヘテロ接合バイポ−ラトランジスタおよびその製造方法
JP2623655B2 (ja) バイポーラトランジスタおよびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080926

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee