JP3331523B2 - カレントミラー回路 - Google Patents
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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- G05F3/262—Current mirrors using field-effect transistors only
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Description
【０００１】
【産業上の利用分野】本発明は低電圧で動作し、しかも
高精度なカレントミラー動作を行う半導体集積回路にお
けるカレントミラー回路に関する。
高精度なカレントミラー動作を行う半導体集積回路にお
けるカレントミラー回路に関する。
【０００２】
【従来の技術】半導体集積回路において、カレントミラ
ー回路は、従来以下のように実現されていた。以下、第
一の従来例を説明する。図６は、従来のカレントミラー
回路５の回路図である。カレントミラー回路５は、横型
のｐｎｐトランジスタ（Ｑ’１）５１、および、トラン
ジスタ５１と同じ特性を有する横型のｐｎｐトランジス
タ（Ｑ’２）５２から構成され、図に示すように接続さ
れている。尚、５５は電流源である。
ー回路は、従来以下のように実現されていた。以下、第
一の従来例を説明する。図６は、従来のカレントミラー
回路５の回路図である。カレントミラー回路５は、横型
のｐｎｐトランジスタ（Ｑ’１）５１、および、トラン
ジスタ５１と同じ特性を有する横型のｐｎｐトランジス
タ（Ｑ’２）５２から構成され、図に示すように接続さ
れている。尚、５５は電流源である。
【０００３】カレントミラー回路５においては、図６に
示す各電流について以下の各式が成り立つ。 Ｉin＝Ｉo ＋２ＩB ・・・（１） ＩB ＝Ｉo ／ＨFE ・・・（２） ただし、Ｉinは、基準電流、Ｉo は、出力電流、Ｉ
B は、トランジスタ５１、５２のベース電流、ＨFEは、
トランジスタ５１、５２の電流増幅率である。
示す各電流について以下の各式が成り立つ。 Ｉin＝Ｉo ＋２ＩB ・・・（１） ＩB ＝Ｉo ／ＨFE ・・・（２） ただし、Ｉinは、基準電流、Ｉo は、出力電流、Ｉ
B は、トランジスタ５１、５２のベース電流、ＨFEは、
トランジスタ５１、５２の電流増幅率である。
【０００４】上記式１、式２を変形すると、基準電流Ｉ
inと出力電流Ｉo には、次式で示す関係が成り立つ。 Ｉo ＝Ｉin・ＨFE／（ＨFE＋２） ・・・（３） 式３より、トランジスタ５１、５２の電流増幅率ＨFEが
充分に大きい場合には次式が成り立つので、ほぼ基準電
流Ｉinと出力電流Ｉo との値は等しくなる。 ＨFE／（ＨFE＋２）≒１ ・・・（４）
inと出力電流Ｉo には、次式で示す関係が成り立つ。 Ｉo ＝Ｉin・ＨFE／（ＨFE＋２） ・・・（３） 式３より、トランジスタ５１、５２の電流増幅率ＨFEが
充分に大きい場合には次式が成り立つので、ほぼ基準電
流Ｉinと出力電流Ｉo との値は等しくなる。 ＨFE／（ＨFE＋２）≒１ ・・・（４）
【０００５】以下、第二の従来例を説明する。図７は、
従来のカレントミラー回路６の回路図である。カレント
ミラー回路６は、同一の特性を有する横型のｐｎｐトラ
ンジスタ（Ｑ’１〜Ｑ’３）５１〜５３から構成され、
これらが図に示すように接続されている。尚、５６は電
流源である。
従来のカレントミラー回路６の回路図である。カレント
ミラー回路６は、同一の特性を有する横型のｐｎｐトラ
ンジスタ（Ｑ’１〜Ｑ’３）５１〜５３から構成され、
これらが図に示すように接続されている。尚、５６は電
流源である。
【０００６】図７に示す各電流には以下の式が成り立
つ。 Ｉin＝Ｉo ＋ＩB2 ・・・（５） ＩB1＝Ｉo ／ＨFE ・・・（６） ＩB2＝２ＩB1／ＨFE ・・・（７） ただし、Ｉinは、基準電流、 Ｉo は、出力電流、 ＩB1は、トランジスタ５１、５２のベース電流、 ＩB2は、トランジスタ５３のベース電流、 ＨFEは、トランジスタ５１、５２、５３の電流増幅率で
ある。
つ。 Ｉin＝Ｉo ＋ＩB2 ・・・（５） ＩB1＝Ｉo ／ＨFE ・・・（６） ＩB2＝２ＩB1／ＨFE ・・・（７） ただし、Ｉinは、基準電流、 Ｉo は、出力電流、 ＩB1は、トランジスタ５１、５２のベース電流、 ＩB2は、トランジスタ５３のベース電流、 ＨFEは、トランジスタ５１、５２、５３の電流増幅率で
ある。
【０００７】上記式５〜７を変形すると、カレントミラ
ー回路６の基準電流Ｉinと出力電流Ｉo には、次式の関
係が成り立つ。 Ｉo ＝Ｉin・ＨFE 2 ／（ＨFE 2 ＋２） ・・・（８） 式８より、ＨFEが充分に大きい場合、次式が成り立つの
でほぼ基準電流Ｉinと出力電流Ｉo との値は等しくな
る。 ＨFE 2 ／（ＨFE 2 ＋２）≒１ ・・・（９）
ー回路６の基準電流Ｉinと出力電流Ｉo には、次式の関
係が成り立つ。 Ｉo ＝Ｉin・ＨFE 2 ／（ＨFE 2 ＋２） ・・・（８） 式８より、ＨFEが充分に大きい場合、次式が成り立つの
でほぼ基準電流Ｉinと出力電流Ｉo との値は等しくな
る。 ＨFE 2 ／（ＨFE 2 ＋２）≒１ ・・・（９）
【０００８】式９は、式４よりも収束条件がよいので、
同一の電流増幅率ＨFEのトランジスタで構成した場合、
カレントミラー回路６の出力電流Ｉo はカレントミラー
回路５の出力電流Ｉo よりも、基準電流Ｉinにより近く
（精度が高く）なる。
同一の電流増幅率ＨFEのトランジスタで構成した場合、
カレントミラー回路６の出力電流Ｉo はカレントミラー
回路５の出力電流Ｉo よりも、基準電流Ｉinにより近く
（精度が高く）なる。
【０００９】
【発明が解決しようとする課題】しかし、半導体集積回
路のｐｎｐトランジスタとしては、上述のように横形の
ものが多く使用されている。この横型のｐｎｐトランジ
スタには、流れる電流が大きい領域での電流増幅率ＨFE
の低下が著しい（１０以下になる）という欠点がある。
路のｐｎｐトランジスタとしては、上述のように横形の
ものが多く使用されている。この横型のｐｎｐトランジ
スタには、流れる電流が大きい領域での電流増幅率ＨFE
の低下が著しい（１０以下になる）という欠点がある。
【００１０】つまり、第一の従来例に示した回路におい
てトランジスタに流す電流が大きくなった場合には、ト
ランジスタの電流増幅率が低下し（ＨFE＜１０）、式３
からわかるように出力電流が基準電流よりも１０％〜２
０％も小さくなるという問題がある。
てトランジスタに流す電流が大きくなった場合には、ト
ランジスタの電流増幅率が低下し（ＨFE＜１０）、式３
からわかるように出力電流が基準電流よりも１０％〜２
０％も小さくなるという問題がある。
【００１１】第二の従来例に示す回路は、トランジスタ
の電流増幅率が低い場合でも出力電流を基準電流に等し
くするものであり、基準電流に対して精度の高い出力電
流を得ることが可能である。しかし、電源（ＶCC）と電
源グラウンド（ＧＮＤ）との間にトランジスタが２個直
列に接続されることとなり、トランジスタのベース・エ
ミッタ間電圧（通常０．６Ｖ程度）の２倍以上の電源電
圧が必要となるという問題がある。
の電流増幅率が低い場合でも出力電流を基準電流に等し
くするものであり、基準電流に対して精度の高い出力電
流を得ることが可能である。しかし、電源（ＶCC）と電
源グラウンド（ＧＮＤ）との間にトランジスタが２個直
列に接続されることとなり、トランジスタのベース・エ
ミッタ間電圧（通常０．６Ｖ程度）の２倍以上の電源電
圧が必要となるという問題がある。
【００１２】この問題は、例えばニッケル／カドミウム
電池（電圧１．２Ｖ）１本を電源とした動作を要求され
る半導体集積回路においては重大な問題である。つま
り、このカレントミラー回路を１．２Ｖ程度の電圧で使
用した場合、電源電圧に余裕がないため動作が不安定と
なり、あるいは、少しでも電源電圧が下がると動作しな
くなる可能性があるという問題がある。
電池（電圧１．２Ｖ）１本を電源とした動作を要求され
る半導体集積回路においては重大な問題である。つま
り、このカレントミラー回路を１．２Ｖ程度の電圧で使
用した場合、電源電圧に余裕がないため動作が不安定と
なり、あるいは、少しでも電源電圧が下がると動作しな
くなる可能性があるという問題がある。
【００１３】本発明は以上述べた従来技術の問題点に鑑
みてなされたものであり、低い電源電圧で安定に動作
し、基準電流にほぼ等しい出力電流を得ることができ、
しかもその製造プロセスにおける工程を増やすことなく
形成できる半導体集積回路を提供することを目的とす
る。
みてなされたものであり、低い電源電圧で安定に動作
し、基準電流にほぼ等しい出力電流を得ることができ、
しかもその製造プロセスにおける工程を増やすことなく
形成できる半導体集積回路を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明のカレントミラー回路は、エミッタが第１の
電源電圧が供給される端子に接続された横型の第１のバ
イポーラトランジスタと、エミッタが第１の電源電圧が
供給される端子に接続され、ベースが上記第１のバイポ
ーラトランジスタのベースに接続された横型の第２のバ
イポーラトランジスタと、エミッタが第１の電源電圧が
供給される端子に接続され、ベースが上記第１のバイポ
ーラトランジスタのコレクタに接続され、コレクタが上
記第１のバイポーラトランジスタのベースに接続された
縦型の第３のバイポーラトランジスタと、上記第１のバ
イポーラトランジスタのコレクタに接続された第１の電
流源と、上記第３のバイポーラトランジスタのコレクタ
に接続された第２の電流源とを有し、横型の上記第１の
バイポーラトランジスタの面積と縦型の上記第３のバイ
ポーラトランジスタの面積とがほぼ同じであり、上記第
３のバイポーラトランジスタが逆トランジスタとして動
作する。
に、本発明のカレントミラー回路は、エミッタが第１の
電源電圧が供給される端子に接続された横型の第１のバ
イポーラトランジスタと、エミッタが第１の電源電圧が
供給される端子に接続され、ベースが上記第１のバイポ
ーラトランジスタのベースに接続された横型の第２のバ
イポーラトランジスタと、エミッタが第１の電源電圧が
供給される端子に接続され、ベースが上記第１のバイポ
ーラトランジスタのコレクタに接続され、コレクタが上
記第１のバイポーラトランジスタのベースに接続された
縦型の第３のバイポーラトランジスタと、上記第１のバ
イポーラトランジスタのコレクタに接続された第１の電
流源と、上記第３のバイポーラトランジスタのコレクタ
に接続された第２の電流源とを有し、横型の上記第１の
バイポーラトランジスタの面積と縦型の上記第３のバイ
ポーラトランジスタの面積とがほぼ同じであり、上記第
３のバイポーラトランジスタが逆トランジスタとして動
作する。
【００１５】また、本発明のカレントミラー回路におい
ては、上記第１の電源電圧が電源電圧における高い側の
電圧であり、上記第１及び第２のバイポーラトランジス
タがｐｎｐ型のバイポーラトランジスタであり、上記第
３のバイポーラトランジスタがｎｐｎ型のバイポーラト
ランジスタである。
ては、上記第１の電源電圧が電源電圧における高い側の
電圧であり、上記第１及び第２のバイポーラトランジス
タがｐｎｐ型のバイポーラトランジスタであり、上記第
３のバイポーラトランジスタがｎｐｎ型のバイポーラト
ランジスタである。
【００１６】更には、本発明のカレントミラー回路にお
いては、縦型の上記第３のバイポーラトランジスタのベ
ース領域が当該ベース領域とは逆導電型の低抵抗の半導
体領域により囲まれている。
いては、縦型の上記第３のバイポーラトランジスタのベ
ース領域が当該ベース領域とは逆導電型の低抵抗の半導
体領域により囲まれている。
【００１７】
【作用】縦型のｎｐｎトランジスタをコレクタとエミッ
タを逆に接続して（逆トランジスタとして）使用し、こ
の縦型のｎｐｎトランジスタにより２つの横型のｐｎｐ
トランジスタのベース電流と基準電流とを分離して、前
記ベース電流が基準電流に与える影響を少なくする。
タを逆に接続して（逆トランジスタとして）使用し、こ
の縦型のｎｐｎトランジスタにより２つの横型のｐｎｐ
トランジスタのベース電流と基準電流とを分離して、前
記ベース電流が基準電流に与える影響を少なくする。
【００１８】また、縦型のｎｐｎトランジスタのエミッ
タ面積を比較的大きめにすることにより、逆方向の電流
増幅率を大きくして、基準電流と前記ベース電流の分離
効果を高めるとともに、ベース・コレクタ間電圧を横型
のｐｎｐトランジスタのベース・エミッタ間電圧よりも
低く抑え、縦型のｐｎｐトランジスタの動作電圧を確保
している。
タ面積を比較的大きめにすることにより、逆方向の電流
増幅率を大きくして、基準電流と前記ベース電流の分離
効果を高めるとともに、ベース・コレクタ間電圧を横型
のｐｎｐトランジスタのベース・エミッタ間電圧よりも
低く抑え、縦型のｐｎｐトランジスタの動作電圧を確保
している。
【００１９】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明のカレントミラー回路１の回路図である。図１に
おいて、第一のトランジスタ（Ｑ１）１０は、横型のｐ
ｎｐトランジスタである。第二のトランジスタ（Ｑ２）
１１は、トランジスタ１０と同一特性の横型のｐｎｐト
ランジスタである。
本発明のカレントミラー回路１の回路図である。図１に
おいて、第一のトランジスタ（Ｑ１）１０は、横型のｐ
ｎｐトランジスタである。第二のトランジスタ（Ｑ２）
１１は、トランジスタ１０と同一特性の横型のｐｎｐト
ランジスタである。
【００２０】ここで、トランジスタ１０、１１は、その
コレクタ・エミッタ間電圧が０．１Ｖ以上であれば飽和
せずに動作する。なお、必要に応じてトランジスタ１０
とトランジスタ１１に特性の異なるトランジスタを使用
してもよい。
コレクタ・エミッタ間電圧が０．１Ｖ以上であれば飽和
せずに動作する。なお、必要に応じてトランジスタ１０
とトランジスタ１１に特性の異なるトランジスタを使用
してもよい。
【００２１】第三のトランジスタ（Ｑ３）１２は、トラ
ンジスタ１０、１１とほぼ同じ面積に作られた縦型のｎ
ｐｎトランジスタである。トランジスタ１２は、横型ト
ランジスタであるトランジスタ１０、１１とほぼ同じ面
積であるため、構造上横型トランジスタのベース・エミ
ッタ接合面積よりもそのベース・コレクタ接合面積が大
きい。よって、トランジスタ１２のコレクタ・ベース間
電圧は、トランジスタ１０のベース・エミッタ間電圧よ
りも低い値となる。
ンジスタ１０、１１とほぼ同じ面積に作られた縦型のｎ
ｐｎトランジスタである。トランジスタ１２は、横型ト
ランジスタであるトランジスタ１０、１１とほぼ同じ面
積であるため、構造上横型トランジスタのベース・エミ
ッタ接合面積よりもそのベース・コレクタ接合面積が大
きい。よって、トランジスタ１２のコレクタ・ベース間
電圧は、トランジスタ１０のベース・エミッタ間電圧よ
りも低い値となる。
【００２２】電流源１３は、トランジスタ１０、１１の
ベース電流、トランジスタ１２のコレクタ電流を供給す
る。カレントミラー回路１の各部分は、図に示すように
接続されており、トランジスタ１２はエミッタとコレク
タが本来と逆の状態で（逆トランジスタとして）使用さ
れている。なお、図中に矢印とともに示した記号は、そ
の部分の電流を示している。
ベース電流、トランジスタ１２のコレクタ電流を供給す
る。カレントミラー回路１の各部分は、図に示すように
接続されており、トランジスタ１２はエミッタとコレク
タが本来と逆の状態で（逆トランジスタとして）使用さ
れている。なお、図中に矢印とともに示した記号は、そ
の部分の電流を示している。
【００２３】以下、トランジスタ１０、１１の構造を説
明する。図２（Ａ）は、トランジスタ１０、１１の構造
を示す断面図である。図２（Ｂ）は、トランジスタ１
０、１１の構造を示す平面図である。トランジスタ１
０、１１は、ｎ型基板に形成された半導体集積回路にお
いて一般的に使用されている横型のｐｎｐトランジスタ
と同じ構造を有する。
明する。図２（Ａ）は、トランジスタ１０、１１の構造
を示す断面図である。図２（Ｂ）は、トランジスタ１
０、１１の構造を示す平面図である。トランジスタ１
０、１１は、ｎ型基板に形成された半導体集積回路にお
いて一般的に使用されている横型のｐｎｐトランジスタ
と同じ構造を有する。
【００２４】図２（Ａ）において、第一のＰ+ 領域２１
は、低抵抗のｐ型シリコンの領域であり、トランジスタ
１０、１１のコレクタとなっている。なお、図２（Ｂ）
に示すように、Ｐ+ 領域２１は、第二のＰ+ 領域２２の
周囲を取り囲むように形成されている。
は、低抵抗のｐ型シリコンの領域であり、トランジスタ
１０、１１のコレクタとなっている。なお、図２（Ｂ）
に示すように、Ｐ+ 領域２１は、第二のＰ+ 領域２２の
周囲を取り囲むように形成されている。
【００２５】第二のＰ+ 領域２２は、低抵抗のｐ型シリ
コンの領域であり、トランジスタ１０、１１のエミッタ
となっている。ｎ領域２３は、ｎ型シリコンの領域であ
り、トランジスタ１０、１１のベースとなっている。
コンの領域であり、トランジスタ１０、１１のエミッタ
となっている。ｎ領域２３は、ｎ型シリコンの領域であ
り、トランジスタ１０、１１のベースとなっている。
【００２６】第一のｎ+ 領域２４は、ベース電極取り付
けのために形成された低抵抗のｎ型シリコンの領域であ
る。第二のｎ+ 領域２５は、埋め込み拡散ｎ+ 領域であ
る。Ｓｉ０2 領域２６は、トランジスタ１０、１１の分
離のために形成された絶縁領域である。
けのために形成された低抵抗のｎ型シリコンの領域であ
る。第二のｎ+ 領域２５は、埋め込み拡散ｎ+ 領域であ
る。Ｓｉ０2 領域２６は、トランジスタ１０、１１の分
離のために形成された絶縁領域である。
【００２７】トランジスタ１０、１１は、以上述べたよ
うな構造になっており、同一面積の縦型トランジスタに
比べてベース面積が狭くなり、コレクタ・ベース間電圧
を小さくすることができない。
うな構造になっており、同一面積の縦型トランジスタに
比べてベース面積が狭くなり、コレクタ・ベース間電圧
を小さくすることができない。
【００２８】図３は、トランジスタ１２の構造を示す図
である。トランジスタ１２は、ｎ形基板に形成された半
導体集積回路において一般的に使用されている縦型のｎ
ｐｎトランジスタと同じ構造を有する。ｎ領域３１は、
ｎ型シリコンの領域であり、トランジスタ１２のコレク
タとなっている。
である。トランジスタ１２は、ｎ形基板に形成された半
導体集積回路において一般的に使用されている縦型のｎ
ｐｎトランジスタと同じ構造を有する。ｎ領域３１は、
ｎ型シリコンの領域であり、トランジスタ１２のコレク
タとなっている。
【００２９】第一のｎ+ 領域３２は、低抵抗のｎ型シリ
コンの領域であり、トランジスタ１２のエミッタとなっ
ている。ｐ領域３３は、ｐ型シリコンの領域であり、ト
ランジスタ１２のベースとなっている。なお、ｐ領域３
３は、その一部に低抵抗のｐ型シリコンの領域を有し、
この部分にベース電極が配設されている。
コンの領域であり、トランジスタ１２のエミッタとなっ
ている。ｐ領域３３は、ｐ型シリコンの領域であり、ト
ランジスタ１２のベースとなっている。なお、ｐ領域３
３は、その一部に低抵抗のｐ型シリコンの領域を有し、
この部分にベース電極が配設されている。
【００３０】第二のｎ+ 領域３４は、コレクタ電極取り
付けのために形成された低抵抗のｎ型シリコンの領域で
ある。第二のｎ+ 領域３５は、埋め込み拡散ｎ+ 領域で
ある。Ｓｉ０2 領域３６は、トランジスタ１２の分離の
ために形成された絶縁領域である。
付けのために形成された低抵抗のｎ型シリコンの領域で
ある。第二のｎ+ 領域３５は、埋め込み拡散ｎ+ 領域で
ある。Ｓｉ０2 領域３６は、トランジスタ１２の分離の
ために形成された絶縁領域である。
【００３１】トランジスタ１２は、以上述べたような構
造になっており、同一面積の横型トランジスタに比べて
ベース・コレクタ接合面積が広くなり、逆トランジスタ
として動作させた場合ベース・エミッタ間電圧（ＶBE）
を小さくすることができる。また、コレクタとエミッタ
とを逆に接続して使用しても（逆トランジスタとして使
用しても）、エミッタ面積が大きいので高い電流増幅率
（逆ＨFE≧３０程度）を得ることができる。
造になっており、同一面積の横型トランジスタに比べて
ベース・コレクタ接合面積が広くなり、逆トランジスタ
として動作させた場合ベース・エミッタ間電圧（ＶBE）
を小さくすることができる。また、コレクタとエミッタ
とを逆に接続して使用しても（逆トランジスタとして使
用しても）、エミッタ面積が大きいので高い電流増幅率
（逆ＨFE≧３０程度）を得ることができる。
【００３２】なお、図１に点線で示したように、トラン
ジスタ１２には、寄生トランジスタ１４が生じる。この
寄生トランジスタ１４が動作しないようにするために、
トランジスタ１２のベースの周囲、すなわち、ｐ領域３
３の周囲を低抵抗のｎ+ 型シリコン領域とするとより好
適である。
ジスタ１２には、寄生トランジスタ１４が生じる。この
寄生トランジスタ１４が動作しないようにするために、
トランジスタ１２のベースの周囲、すなわち、ｐ領域３
３の周囲を低抵抗のｎ+ 型シリコン領域とするとより好
適である。
【００３３】以下、カレントミラー回路１の動作を説明
する。図１に示す、カレントミラー回路１において、ト
ランジスタ１０が飽和せずに動作する条件は、次式の通
りである。 ＶBE1 −ＶBC3 ＞０．１ ・・・（１０） ただし、ＶBE1 は、トランジスタ１０のベース・エミッ
タ間電圧、ＶBC3 は、トランジスタ１２のベース・コレ
クタ間電圧である。
する。図１に示す、カレントミラー回路１において、ト
ランジスタ１０が飽和せずに動作する条件は、次式の通
りである。 ＶBE1 −ＶBC3 ＞０．１ ・・・（１０） ただし、ＶBE1 は、トランジスタ１０のベース・エミッ
タ間電圧、ＶBC3 は、トランジスタ１２のベース・コレ
クタ間電圧である。
【００３４】ここで、電圧ＶBC3 は、電圧ＶBE1 よりも
低い電圧であり、カレントミラー回路１は、 ＶCC＞ＶBE1 ・・・（１１） 以上の電源電圧（ＶCC）で動作可能である。後述するよ
うに、カレントミラー回路１は０．９Ｖの電源電圧で動
作し、第二の従来例として述べたカレントミラー回路６
では動作不可能であった低い電源電圧で動作可能となっ
ている。
低い電圧であり、カレントミラー回路１は、 ＶCC＞ＶBE1 ・・・（１１） 以上の電源電圧（ＶCC）で動作可能である。後述するよ
うに、カレントミラー回路１は０．９Ｖの電源電圧で動
作し、第二の従来例として述べたカレントミラー回路６
では動作不可能であった低い電源電圧で動作可能となっ
ている。
【００３５】式１０の条件を満たす電源電圧において、
カレントミラー回路１の各電流の間には、以下のような
関係が成立する。 Ｉin＝Ｉo −ＩB2 ・・・（１２） ＩB2＝（ＩBIAS−２ＩB1）／ＨFE2 ・・・（１３） ＨFE1 ＝Ｉo ／ＩB1 ・・・（１４） ただし、Ｉinは、基準電流、Ｉo は、出力電流、Ｉ
B1は、トランジスタ１０、１１のベース電流、ＩB2は、
トランジスタ１２のベース電流、ＩBIASは、電流源１３
の電流、ＨFE1 は、トランジスタ１０、１１の電流増幅
率、ＨFE2 は、トランジスタ１２の電流増幅率である。
カレントミラー回路１の各電流の間には、以下のような
関係が成立する。 Ｉin＝Ｉo −ＩB2 ・・・（１２） ＩB2＝（ＩBIAS−２ＩB1）／ＨFE2 ・・・（１３） ＨFE1 ＝Ｉo ／ＩB1 ・・・（１４） ただし、Ｉinは、基準電流、Ｉo は、出力電流、Ｉ
B1は、トランジスタ１０、１１のベース電流、ＩB2は、
トランジスタ１２のベース電流、ＩBIASは、電流源１３
の電流、ＨFE1 は、トランジスタ１０、１１の電流増幅
率、ＨFE2 は、トランジスタ１２の電流増幅率である。
【００３６】上記式１２〜１４を変形して、基準電流Ｉ
inと出力電流Ｉo の間に次式の関係を得る。 Ｉo ＝（Ｉin＋ＩBIAS／ＨFE2 ）／（１＋２／（ＨFE1 ・ＨFE2 ）） ・・・（１５） ここで例えば、ＨFE1 ＝１０、ＨFE2 ＝３０、電流源１
３の電流ＩBIAS＝５０μＡ（＝Ｉin／２）、および、基
準電流Ｉin＝１００μＡとし、式１５に代入すると、 Ｉo ≒１．０１・Ｉin ・・・（１６） となり、出力電流と基準電流との差は約１％の誤差とな
る。
inと出力電流Ｉo の間に次式の関係を得る。 Ｉo ＝（Ｉin＋ＩBIAS／ＨFE2 ）／（１＋２／（ＨFE1 ・ＨFE2 ）） ・・・（１５） ここで例えば、ＨFE1 ＝１０、ＨFE2 ＝３０、電流源１
３の電流ＩBIAS＝５０μＡ（＝Ｉin／２）、および、基
準電流Ｉin＝１００μＡとし、式１５に代入すると、 Ｉo ≒１．０１・Ｉin ・・・（１６） となり、出力電流と基準電流との差は約１％の誤差とな
る。
【００３７】以上述べたように、カレントミラー回路１
の使用により、第一の従来例として上述したカレントミ
ラー回路５に比べて、高精度の出力電流を得ることが可
能である。また、縦型のトランジスタ１２は横型のトラ
ンジスタ１０、１１と同時に形成可能なので、製造工程
を増やす必要はない。
の使用により、第一の従来例として上述したカレントミ
ラー回路５に比べて、高精度の出力電流を得ることが可
能である。また、縦型のトランジスタ１２は横型のトラ
ンジスタ１０、１１と同時に形成可能なので、製造工程
を増やす必要はない。
【００３８】以下、本発明のカレントミラー回路１と従
来のカレントミラー回路５のシュミレーション結果につ
いて説明する。図４は、本発明のカレントミラー回路１
のシュミレーション結果を示す図である。図５は、第一
の従来例のカレントミラー回路５のシュミレーション結
果を示す図である。
来のカレントミラー回路５のシュミレーション結果につ
いて説明する。図４は、本発明のカレントミラー回路１
のシュミレーション結果を示す図である。図５は、第一
の従来例のカレントミラー回路５のシュミレーション結
果を示す図である。
【００３９】図４において、（Ａ）で示す線は、カレン
トミラー回路１の出力電流を示している。
トミラー回路１の出力電流を示している。
【００４０】カレントミラー回路１の基準電流と出力電
流との誤差は、＋１％〜＋５％程度となっており、基準
電流にほぼ等しい出力電流を得ることが可能である。こ
こで、実際の回路においては、各トランジスタのコレク
タ・エミッタ間電圧にはバラツキがあり、トランジスタ
１０のコレクタ・エミッタ間電圧（ＶCE）は、０．１Ｖ
程度である。また、トランジスタの電流増幅率には、コ
レクタ・エミッタ間電圧に対する依存性（アーリー効
果）がある。従って、理論的には式１５が成立するが、
上述の事項を考慮すると、そのシュミレーションは図４
のようになる。シュミレーションは常温（２５°Ｃ）の
条件で行っているので０．８Ｖの電源電圧においても動
作することが示されているが、低温になるとトランジス
タのベース・エミッタ間電圧が大きくなるので、実際の
デバイス（製品）においては０．９Ｖ程度の電源電圧が
必要となる。尚、−１０°Ｃにおけるトランジスタのベ
ース・エミッタ間電圧は、２５°Ｃの場合に比べて約
０．１Ｖ大きい。
流との誤差は、＋１％〜＋５％程度となっており、基準
電流にほぼ等しい出力電流を得ることが可能である。こ
こで、実際の回路においては、各トランジスタのコレク
タ・エミッタ間電圧にはバラツキがあり、トランジスタ
１０のコレクタ・エミッタ間電圧（ＶCE）は、０．１Ｖ
程度である。また、トランジスタの電流増幅率には、コ
レクタ・エミッタ間電圧に対する依存性（アーリー効
果）がある。従って、理論的には式１５が成立するが、
上述の事項を考慮すると、そのシュミレーションは図４
のようになる。シュミレーションは常温（２５°Ｃ）の
条件で行っているので０．８Ｖの電源電圧においても動
作することが示されているが、低温になるとトランジス
タのベース・エミッタ間電圧が大きくなるので、実際の
デバイス（製品）においては０．９Ｖ程度の電源電圧が
必要となる。尚、−１０°Ｃにおけるトランジスタのベ
ース・エミッタ間電圧は、２５°Ｃの場合に比べて約
０．１Ｖ大きい。
【００４１】一方、図５において、（Ａ）で示す線はカ
レントミラー回路５の出力電流を示す。ここでは、出力
電流と基準電流との間に約−２０％の誤差が生じてい
る。なお、シュミレーションの条件は、カレントミラー
回路１についてのものと、トランジスタ（Ｑ３）１２お
よび電流源１３を除いて同じである。
レントミラー回路５の出力電流を示す。ここでは、出力
電流と基準電流との間に約−２０％の誤差が生じてい
る。なお、シュミレーションの条件は、カレントミラー
回路１についてのものと、トランジスタ（Ｑ３）１２お
よび電流源１３を除いて同じである。
【００４２】以上述べた実施例の他、本発明の半導体集
積回路は種々の構成をとることができる。
積回路は種々の構成をとることができる。
【００４３】
【発明の効果】以上述べたように本発明によれば、カレ
ントミラー回路を低い電源電圧で安定に動作させること
ができる。また、従来の低電圧用のカレントミラー回路
に比べて、基準電流にほぼ一致した出力電流を得ること
が可能である。更には、本発明のカレントミラー回路
は、従来のカレントミラー回路と同じ製造工程で製造す
ることができ、縦型トランジスタのための製造工程を追
加する必要がない。本発明の半導体集積回路は、例えば
低い電源電圧を使用して高い周波数を扱うＥＣＬ回路の
カレントミラー回路として使用すると特に有用である。
ントミラー回路を低い電源電圧で安定に動作させること
ができる。また、従来の低電圧用のカレントミラー回路
に比べて、基準電流にほぼ一致した出力電流を得ること
が可能である。更には、本発明のカレントミラー回路
は、従来のカレントミラー回路と同じ製造工程で製造す
ることができ、縦型トランジスタのための製造工程を追
加する必要がない。本発明の半導体集積回路は、例えば
低い電源電圧を使用して高い周波数を扱うＥＣＬ回路の
カレントミラー回路として使用すると特に有用である。
【図１】本発明のカレントミラー回路の回路図である。
【図２】横型のｐｎｐトランジスタの構造を示す断面図
である。
である。
【図３】縦型のｎｐｎトランジスタの構造を示す図であ
る。
る。
【図４】本発明のカレントミラー回路のシュミレーショ
ン結果を示す図である。
ン結果を示す図である。
【図５】第一の従来例のカレントミラー回路５のシュミ
レーション結果を示す図である。
レーション結果を示す図である。
【図６】第一の従来例のカレントミラー回路の回路図で
ある。
ある。
【図７】第二の従来例のカレントミラー回路の回路図で
ある。
ある。
１・・・カレントミラー回路 １０、１１・・・横型のｐｎｐトランジスタ ２１、２２・・・Ｐ+ 領域 ２３・・・ｎ領域 ２４、２５・・・ｎ+ 領域 ２６・・・Ｓｉ０2 領域 １２・・・縦型のｎｐｎトランジスタ ３１・・・ｎ領域 ３２、３４、３５・・・ｎ+ 領域 ３３・・・ｐ領域 ３６・・・Ｓｉ０2 領域 １３・・・電流源 １４・・・寄生トランジスタ １５・・・電流源
Claims (3)
- 【請求項１】エミッタが第１の電源電圧が供給される端
子に接続された横型の第１のバイポーラトランジスタ
と、 エミッタが第１の電源電圧が供給される端子に接続さ
れ、ベースが上記第１のバイポーラトランジスタのベー
スに接続された横型の第２のバイポーラトランジスタ
と、 エミッタが第１の電源電圧が供給される端子に接続さ
れ、ベースが上記第１のバイポーラトランジスタのコレ
クタに接続され、コレクタが上記第１のバイポーラトラ
ンジスタのベースに接続された縦型の第３のバイポーラ
トランジスタと、 上記第１のバイポーラトランジスタのコレクタに接続さ
れた第１の電流源と、 上記第３のバイポーラトランジスタのコレクタに接続さ
れた第２の電流源と、 を有し、横型の上記第１のバイポーラトランジスタの面
積と縦型の上記第３のバイポーラトランジスタの面積と
がほぼ同じであり、上記第３のバイポーラトランジスタ
が逆トランジスタとして動作するカレントミラー回路。 - 【請求項２】上記第１の電源電圧が電源電圧における高
い側の電圧であり、上記第１及び第２のバイポーラトラ
ンジスタがｐｎｐ型のバイポーラトランジスタであり、
上記第３のバイポーラトランジスタがｎｐｎ型のバイポ
ーラトランジスタである請求項１に記載のカレントミラ
ー回路。 - 【請求項３】縦型の上記第３のバイポーラトランジスタ
のベース領域が当該ベース領域とは逆導電型の低抵抗の
半導体領域により囲まれている請求項１又は２に記載の
カレントミラー回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08988793A JP3331523B2 (ja) | 1993-04-16 | 1993-04-16 | カレントミラー回路 |
| US08/228,985 US5572114A (en) | 1993-04-16 | 1994-04-18 | Current mirror circuit with bipolar transistor connected in reverse arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08988793A JP3331523B2 (ja) | 1993-04-16 | 1993-04-16 | カレントミラー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303052A JPH06303052A (ja) | 1994-10-28 |
| JP3331523B2 true JP3331523B2 (ja) | 2002-10-07 |
Family
ID=13983269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08988793A Expired - Fee Related JP3331523B2 (ja) | 1993-04-16 | 1993-04-16 | カレントミラー回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5572114A (ja) |
| JP (1) | JP3331523B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3325396B2 (ja) * | 1994-08-19 | 2002-09-17 | 株式会社東芝 | 半導体集積回路 |
| DE102006055320A1 (de) * | 2006-11-23 | 2008-05-29 | Atmel Germany Gmbh | Stromspiegelschaltung |
| US9502992B2 (en) * | 2012-06-01 | 2016-11-22 | Coriant Operations, Inc. | Diode substitute with low drop and minimal loading |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4857864A (en) * | 1987-06-05 | 1989-08-15 | Kabushiki Kaisha Toshiba | Current mirror circuit |
| JPH0263206A (ja) * | 1988-08-29 | 1990-03-02 | Toshiba Corp | カレントミラー回路 |
| JPH082010B2 (ja) * | 1990-05-10 | 1996-01-10 | 株式会社東芝 | 電流伝達回路 |
| US5376822A (en) * | 1991-06-25 | 1994-12-27 | Kabushiki Kaisha Toshiba | Heterojunction type of compound semiconductor integrated circuit |
| US5394079A (en) * | 1993-04-27 | 1995-02-28 | National Semiconductor Corporation | Current mirror with improved input voltage headroom |
-
1993
- 1993-04-16 JP JP08988793A patent/JP3331523B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-18 US US08/228,985 patent/US5572114A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06303052A (ja) | 1994-10-28 |
| US5572114A (en) | 1996-11-05 |
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