JPH0587023B2 - - Google Patents
Info
- Publication number
- JPH0587023B2 JPH0587023B2 JP60271062A JP27106285A JPH0587023B2 JP H0587023 B2 JPH0587023 B2 JP H0587023B2 JP 60271062 A JP60271062 A JP 60271062A JP 27106285 A JP27106285 A JP 27106285A JP H0587023 B2 JPH0587023 B2 JP H0587023B2
- Authority
- JP
- Japan
- Prior art keywords
- formation region
- npn transistor
- element formation
- region
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 26
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000000758 substrate Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 230000003071 parasitic effect Effects 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
- H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
- H01L27/075—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. lateral bipolar transistor, and vertical bipolar transistor and resistor
- H01L27/0755—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
- H01L27/0761—Vertical bipolar transistor in combination with diodes only
- H01L27/0766—Vertical bipolar transistor in combination with diodes only with Schottky diodes only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置、特にTTL集
積回路の寄生容量による伝搬時間の遅れを解消し
て特性の改善を図つた半導体集積回路装置の改良
に関するものである。
積回路の寄生容量による伝搬時間の遅れを解消し
て特性の改善を図つた半導体集積回路装置の改良
に関するものである。
従来例でのこの種のTTL集積回路構造として、
第３図および第４図には、例えば、
M74ALS1034P（ロツトNo.5270P1）に適用されて
いる入力素子形成領域の模式的に表わした概要構
成を示し、また第５図には、例えば、「アプリケ
ーシヨンノート SN54／74AS，SN54／74ALS
TTLシリーズ」（テキサス インスツルメンツ
アジア リミテツド社版 No.Ａ−028）に記載さ
れている従来のインバータ回路の入力構造を示し
てある。
第３図および第４図には、例えば、
M74ALS1034P（ロツトNo.5270P1）に適用されて
いる入力素子形成領域の模式的に表わした概要構
成を示し、また第５図には、例えば、「アプリケ
ーシヨンノート SN54／74AS，SN54／74ALS
TTLシリーズ」（テキサス インスツルメンツ
アジア リミテツド社版 No.Ａ−028）に記載さ
れている従来のインバータ回路の入力構造を示し
てある。
これらの各図において、Ｐ型半導体基板１５上
のＮ型素子形成領域８内に形成されるところの、
入力素子１は、この場合、PNPトランジスタで
あり、このPNPトランジスタのベース領域１ａ
は、Ｎ型埋込み層１４、Ｎ型高不純物濃度の拡散
層１３を介し金属配線２によつて入力端子３に、
同コレクタ領域１ｂは、金属配線１７によつて接
地端子４に、同エミツタ領域１ｃは、金属配線１
８によつて抵抗５を介し電源端子６にそれぞれ接
続されている。
のＮ型素子形成領域８内に形成されるところの、
入力素子１は、この場合、PNPトランジスタで
あり、このPNPトランジスタのベース領域１ａ
は、Ｎ型埋込み層１４、Ｎ型高不純物濃度の拡散
層１３を介し金属配線２によつて入力端子３に、
同コレクタ領域１ｂは、金属配線１７によつて接
地端子４に、同エミツタ領域１ｃは、金属配線１
８によつて抵抗５を介し電源端子６にそれぞれ接
続されている。
またシヨツトキーバリアダイオード（以下
SBDと呼ぶ）７は、前記PNPトランジスタ１と
同一素子形成領域８内に形成されており、この
SBD７の陰極は、PNPトランジスタ１のベース
領域１ａを介して前記入力端子３に、同陽極を第
２のNPNトランジスタ９のベース領域に金属配
線１０によつて接続させてある。さらに１１，２
１は第１，第３のNPNトランジスタ、１２は抵
抗、１６は素子間分離領域、１９は前記SBD７
の陽極側金属配線１０による寄生容量、２０はＮ
型エピタキシヤル層である。
SBDと呼ぶ）７は、前記PNPトランジスタ１と
同一素子形成領域８内に形成されており、この
SBD７の陰極は、PNPトランジスタ１のベース
領域１ａを介して前記入力端子３に、同陽極を第
２のNPNトランジスタ９のベース領域に金属配
線１０によつて接続させてある。さらに１１，２
１は第１，第３のNPNトランジスタ、１２は抵
抗、１６は素子間分離領域、１９は前記SBD７
の陽極側金属配線１０による寄生容量、２０はＮ
型エピタキシヤル層である。
しかして、前記従来例構成の場合には、入力端
子３に論理“Ｌ”電圧が印加されると、PNPト
ランジスタ１が“ON”され、“Ｌ”電流が流れ
て、第１ないし第３の各NPNトランジスタ１１，
９，２１が“OFF”される。そしてこの時、
SBD７には順電圧がかけられて、第２のNPNト
ランジスタ９のベース領域、および寄生容量１９
の蓄積電荷を放電させ、この第２のNPNトラン
ジスタ９を“OFF”させ易くしている。
子３に論理“Ｌ”電圧が印加されると、PNPト
ランジスタ１が“ON”され、“Ｌ”電流が流れ
て、第１ないし第３の各NPNトランジスタ１１，
９，２１が“OFF”される。そしてこの時、
SBD７には順電圧がかけられて、第２のNPNト
ランジスタ９のベース領域、および寄生容量１９
の蓄積電荷を放電させ、この第２のNPNトラン
ジスタ９を“OFF”させ易くしている。
またこれとは反対に、入力端子３に論理“Ｈ”
電圧が印加されると、前記PNPトランジスタ１
が“OFF”されて、SBD７には逆電圧がかけら
れ、前記各NPNトランジスタのそれぞれが１１
(Q)９(Q)２１の順に“ON”されるが、第２の
NPNトランジスタ９を“ON”させるのには、
前記寄生容量１９を2VBE（VBE：ベース・エミツ
タ間電圧）まで充電 させる必要がある。
電圧が印加されると、前記PNPトランジスタ１
が“OFF”されて、SBD７には逆電圧がかけら
れ、前記各NPNトランジスタのそれぞれが１１
(Q)９(Q)２１の順に“ON”されるが、第２の
NPNトランジスタ９を“ON”させるのには、
前記寄生容量１９を2VBE（VBE：ベース・エミツ
タ間電圧）まで充電 させる必要がある。
こゝで前記寄生容量１９を充電させるのに必要
な時間Ｔは、 Ｔ＝CpＳ（2VBE−VIL−VF）／Ｉ Cp：金属配線１０の単位面積当りの容量． Ｓ：金属配線１０の表面積． Ｉ：第１のNPNトランジスタ１１のエミ
ツタ電流． VIL：入力“Ｌ”電圧． VF：SBD７の順方向電圧． として表わされ、金属配線１０の表面積Ｓに大き
く影響されることが判る。
な時間Ｔは、 Ｔ＝CpＳ（2VBE−VIL−VF）／Ｉ Cp：金属配線１０の単位面積当りの容量． Ｓ：金属配線１０の表面積． Ｉ：第１のNPNトランジスタ１１のエミ
ツタ電流． VIL：入力“Ｌ”電圧． VF：SBD７の順方向電圧． として表わされ、金属配線１０の表面積Ｓに大き
く影響されることが判る。
しかしながら従来例による半導体集積回路装置
はこのように構成されているため、例えばSBD
７と第１，第２のNPNトランジスタ１１，９と
が距離的に離れて配置されるときには、この金属
配線１０が長くなつて、その表面積Ｓが大きくな
ることから、入力“Ｌ”(Q)“Ｈ”時での寄生容量
１９の充電時間Ｔが長くなり、伝搬時間を遅れさ
せる原因の一つになるものであつた。
はこのように構成されているため、例えばSBD
７と第１，第２のNPNトランジスタ１１，９と
が距離的に離れて配置されるときには、この金属
配線１０が長くなつて、その表面積Ｓが大きくな
ることから、入力“Ｌ”(Q)“Ｈ”時での寄生容量
１９の充電時間Ｔが長くなり、伝搬時間を遅れさ
せる原因の一つになるものであつた。
従つてこの発明の目的とするところは、半導体
集積回路装置でのTTL集積回路の寄生容量によ
る伝搬時間の遅れを解消して特性の改善を図るこ
とである。
集積回路装置でのTTL集積回路の寄生容量によ
る伝搬時間の遅れを解消して特性の改善を図るこ
とである。
前記目的を達成するために、この発明は半導体
基板の表面に素子間分離領域により隣接した領域
と電気的に分離して形成された第１の素子形成領
域に形成され、ベースに入力信号が印加されエミ
ツタが電源電位ノードに接続されるとともにコレ
クタが接地電位ノードに接続された入力用PNP
トランジスタと、半導体基板の第２の素子形成領
域に形成され、ベースが前記入力用PNPトラン
ジスタのエミツタに接続されコレクタが電源電位
ノードに接続された第１のNPNトランジスタと、
半導体基板の第３の素子形成領域に形成され、ベ
ースが前記第１のNPNトランジスタのエミツタ
に接続された第２のNPNトランジスタと、半導
体基板の表面に素子間分離領域により隣接した領
域と電気的に分離して形成され前記第２の素子形
成領域との距離および前記第３の素子形成領域と
の距離が第１の素子形成領域と第２の素子形成領
域との距離および第１の素子形成領域と第３の素
子形成領域との距離より短い位置にある第４の素
子形成領域に形成され、陽極が金属配線により前
記第１のNPNトランジスタのエミツタおよび第
２のNPNトランジスタのベースに接続され、陰
極が入力用PNPトランジスタのベースに接続さ
れたシヨツトキーバリアダイオードとから構成す
るものである。
基板の表面に素子間分離領域により隣接した領域
と電気的に分離して形成された第１の素子形成領
域に形成され、ベースに入力信号が印加されエミ
ツタが電源電位ノードに接続されるとともにコレ
クタが接地電位ノードに接続された入力用PNP
トランジスタと、半導体基板の第２の素子形成領
域に形成され、ベースが前記入力用PNPトラン
ジスタのエミツタに接続されコレクタが電源電位
ノードに接続された第１のNPNトランジスタと、
半導体基板の第３の素子形成領域に形成され、ベ
ースが前記第１のNPNトランジスタのエミツタ
に接続された第２のNPNトランジスタと、半導
体基板の表面に素子間分離領域により隣接した領
域と電気的に分離して形成され前記第２の素子形
成領域との距離および前記第３の素子形成領域と
の距離が第１の素子形成領域と第２の素子形成領
域との距離および第１の素子形成領域と第３の素
子形成領域との距離より短い位置にある第４の素
子形成領域に形成され、陽極が金属配線により前
記第１のNPNトランジスタのエミツタおよび第
２のNPNトランジスタのベースに接続され、陰
極が入力用PNPトランジスタのベースに接続さ
れたシヨツトキーバリアダイオードとから構成す
るものである。
従つてこの発明では、シヨツトキーバリアダイ
オードを、第１のNPNトランジスタおよび第２
のNPNトランジスタが形成された第２の素子形
成領域および第３の素子形成領域からの距離が第
１の素子形成領域よりも短い位置にある第４の素
子形成領域に形成するようにしたことにより、シ
ヨツトキーバリアダイオードの陽極と第１の
NPNトランジスタのエミツタおよび第２のNPN
トランジスタのベースとの間を接続する金属配線
をも短くすることができるので、配線容量が小さ
くなる。
オードを、第１のNPNトランジスタおよび第２
のNPNトランジスタが形成された第２の素子形
成領域および第３の素子形成領域からの距離が第
１の素子形成領域よりも短い位置にある第４の素
子形成領域に形成するようにしたことにより、シ
ヨツトキーバリアダイオードの陽極と第１の
NPNトランジスタのエミツタおよび第２のNPN
トランジスタのベースとの間を接続する金属配線
をも短くすることができるので、配線容量が小さ
くなる。
以下この発明に係る半導体集積回路装置におけ
るTTL集積回路の一実施例につき、第１図およ
び第２図を参照して詳細に説明する。
るTTL集積回路の一実施例につき、第１図およ
び第２図を参照して詳細に説明する。
第１図および第２図は、この実施例を適用した
TTL集積回路での入力素子形成領域の概要構成
を模式的に表わした平面パターン説明図、および
断面図であり、これらの第１図、第２図実施例構
成において、前記第３図、第４図、それに第５図
従来例構成と同一符号は同一または相当部分を表
わしている。
TTL集積回路での入力素子形成領域の概要構成
を模式的に表わした平面パターン説明図、および
断面図であり、これらの第１図、第２図実施例構
成において、前記第３図、第４図、それに第５図
従来例構成と同一符号は同一または相当部分を表
わしている。
これらの第１図、第２図実施例構成において、
前記入力素子、つまりこの場合、PNPトランジ
スタ１は、前記Ｎ型素子形成領域８に対応する一
方のＮ型素子形成領域２６内に形成されると共
に、そのベース領域１ａについては、前記従来例
の場合と同様にＮ型埋込み層１４、Ｎ型高不純物
濃度の拡散層１３を介し、金属配線２によつて入
力端子３に接続されている。そして前記SBD７
については、このPNPトランジスタ１のＮ型素
子形成領域２６とは異なる素子形成領域、こゝで
は素子間分離領域１６で分離された他方のＮ型素
子形成領域２２内に形成されていて、その陽極側
については、金属配線１０によつて第２のNPN
トランジスタ９のベースに接続され、また陰極側
については、Ｎ型エピタキシヤル層２３、Ｎ型埋
込み層２４、Ｎ型高不純物濃度の拡散層２５を介
し、新たに形成される金属配線２によつて入力端
子３に接続されている。
前記入力素子、つまりこの場合、PNPトランジ
スタ１は、前記Ｎ型素子形成領域８に対応する一
方のＮ型素子形成領域２６内に形成されると共
に、そのベース領域１ａについては、前記従来例
の場合と同様にＮ型埋込み層１４、Ｎ型高不純物
濃度の拡散層１３を介し、金属配線２によつて入
力端子３に接続されている。そして前記SBD７
については、このPNPトランジスタ１のＮ型素
子形成領域２６とは異なる素子形成領域、こゝで
は素子間分離領域１６で分離された他方のＮ型素
子形成領域２２内に形成されていて、その陽極側
については、金属配線１０によつて第２のNPN
トランジスタ９のベースに接続され、また陰極側
については、Ｎ型エピタキシヤル層２３、Ｎ型埋
込み層２４、Ｎ型高不純物濃度の拡散層２５を介
し、新たに形成される金属配線２によつて入力端
子３に接続されている。
つまりSBD７は、Ｐ型半導体基板１５の第１
のNPNトランジスタ１１および第２のNPNトラ
ンジスタ９が形成された第２の素子形成領域およ
び第３の素子形成領域からの距離が第１の素子形
成領域２６よりも短い位置にある第４の素子形成
領域２２に形成されており、陽極が金属配線１０
により第１のNPNトランジスタ１１のエミツタ
および第２のNPNトランジスタ９のベースに接
続され、陰極が入力用PNPトランジスタ１のベ
ース１ａに接続されている。
のNPNトランジスタ１１および第２のNPNトラ
ンジスタ９が形成された第２の素子形成領域およ
び第３の素子形成領域からの距離が第１の素子形
成領域２６よりも短い位置にある第４の素子形成
領域２２に形成されており、陽極が金属配線１０
により第１のNPNトランジスタ１１のエミツタ
および第２のNPNトランジスタ９のベースに接
続され、陰極が入力用PNPトランジスタ１のベ
ース１ａに接続されている。
従つて、この実施例構成においては、回路構成
自体に変更がないので、入力端子３への電圧印加
による回路動作は、先の従来例構成の場合と同様
である。
自体に変更がないので、入力端子３への電圧印加
による回路動作は、先の従来例構成の場合と同様
である。
このような構成においては、SBD７の陽極と
第１のNPNトランジスタ１１のエミツタおよび
第２のNPNトランジスタ９のベースとの間を接
続する金属配線１０が短くなり、配線容量が小さ
くなる。そして、入力信号が“Ｌ”から“Ｈ”に
変化したとき、入力用PNPトランジスタ１が
“OFF”して第１のNPNトランジスタ１１のベ
ース電圧が上昇し、この第１のNPNトランジス
タ１１が“ON”し、この第１のNPNトランジ
スタ１１のエミツタから第２のNPNトランジス
タ９のベースに電流が流れてこのベース電圧が上
昇し、この第２のNPNトランジスタ９が“ON”
する。このとき、このベースに接続されている金
属配線１０は配線容量が小さいことから、このベ
ース電圧は急激に上昇することになる。
第１のNPNトランジスタ１１のエミツタおよび
第２のNPNトランジスタ９のベースとの間を接
続する金属配線１０が短くなり、配線容量が小さ
くなる。そして、入力信号が“Ｌ”から“Ｈ”に
変化したとき、入力用PNPトランジスタ１が
“OFF”して第１のNPNトランジスタ１１のベ
ース電圧が上昇し、この第１のNPNトランジス
タ１１が“ON”し、この第１のNPNトランジ
スタ１１のエミツタから第２のNPNトランジス
タ９のベースに電流が流れてこのベース電圧が上
昇し、この第２のNPNトランジスタ９が“ON”
する。このとき、このベースに接続されている金
属配線１０は配線容量が小さいことから、このベ
ース電圧は急激に上昇することになる。
しかしこの実施例構成の場合、PNPトランジ
スタ１とSBD７とを、それぞれに異なる素子形
成領域２６と２２とに各別に形成させて、金属配
線１０の表面積Ｓを小さくさせたゝめに、従来例
構成の場合とは異なつて、金属配線１０による寄
生容量１９が減少され、入力“Ｌ”から“Ｈ”へ
の移行時にあつて、第２のNPNトランジスタ９
を“ON”させるための、寄生容量１９の充電時
間を十分に短くし得るのである。
スタ１とSBD７とを、それぞれに異なる素子形
成領域２６と２２とに各別に形成させて、金属配
線１０の表面積Ｓを小さくさせたゝめに、従来例
構成の場合とは異なつて、金属配線１０による寄
生容量１９が減少され、入力“Ｌ”から“Ｈ”へ
の移行時にあつて、第２のNPNトランジスタ９
を“ON”させるための、寄生容量１９の充電時
間を十分に短くし得るのである。
この実施例構成によつて、例えば、金属配線１
０の面積Ｓが、1080μm2（S0：180μm×6μm）か
ら300μm2（S1：50μm×6μm）に減少した場合の
寄生容量１９の充電時間の差ｔは、 ｔ＝C0・（S1−S0）・（2VBE−VIL−VF）／Ｉ ＝0.0003PF／μm2・（300−1080）μm2・２×0
.7−０−0.4）Ｖ／107.5μA＝−2.2(ns) と計算できて、この場合、この実施例構成では、
前記従来例構成に比較して、前記第２のNPNト
ランジスタ９を2.2（ns）だけ速く“ON”させる
ことができるのである。
０の面積Ｓが、1080μm2（S0：180μm×6μm）か
ら300μm2（S1：50μm×6μm）に減少した場合の
寄生容量１９の充電時間の差ｔは、 ｔ＝C0・（S1−S0）・（2VBE−VIL−VF）／Ｉ ＝0.0003PF／μm2・（300−1080）μm2・２×0
.7−０−0.4）Ｖ／107.5μA＝−2.2(ns) と計算できて、この場合、この実施例構成では、
前記従来例構成に比較して、前記第２のNPNト
ランジスタ９を2.2（ns）だけ速く“ON”させる
ことができるのである。
以上詳述したようにこの発明によれば、従来、
第１の素子形成領域に形成していたシヨツトキー
バリアダイオードを、第１のNPNトランジスタ
および第２のNPNトランジスタが形成された第
２の素子形成領域および第３の素子形成領域から
の距離が第１の素子形成領域よりも短い位置にあ
る第４の素子形成領域の形成することにより、シ
ヨツトキーバリアダイオードの陽極と、第１の
NPNトランジスタのエミツタおよび第２のNPN
トランジスタのベースとの間を接続する金属配線
を短くすることができるので、この陽極側金属配
線による寄生容量を小さくし得て充電時間を短縮
でき、この寄生容量による伝搬時間の遅れ、バラ
ツキを効果的に解消、または小さくできるもの
で、この利点は特にNAND系入力の場合に顕著
であり、しかも構造的にも比較的簡単で容易に実
施できるなどの特徴を有する。
第１の素子形成領域に形成していたシヨツトキー
バリアダイオードを、第１のNPNトランジスタ
および第２のNPNトランジスタが形成された第
２の素子形成領域および第３の素子形成領域から
の距離が第１の素子形成領域よりも短い位置にあ
る第４の素子形成領域の形成することにより、シ
ヨツトキーバリアダイオードの陽極と、第１の
NPNトランジスタのエミツタおよび第２のNPN
トランジスタのベースとの間を接続する金属配線
を短くすることができるので、この陽極側金属配
線による寄生容量を小さくし得て充電時間を短縮
でき、この寄生容量による伝搬時間の遅れ、バラ
ツキを効果的に解消、または小さくできるもの
で、この利点は特にNAND系入力の場合に顕著
であり、しかも構造的にも比較的簡単で容易に実
施できるなどの特徴を有する。
第１図および第２図はこの発明の一実施例を適
用したTTL集積回路での入力素子形成領域の概
要構成を模式的に表わした平面パターン説明図、
および断面図であり、また第３図および第４図は
同上従来例によるTTL集積回路での入力素子形
成領域の概要構成を模式的に表わした平面パター
ン説明図、および断面図、第５図は従来のインバ
ータ回路の入力構造を示す結線図である。 １……入力素子（PNPトランジスタ）、１ａ，
１ｂ，１ｃ……入力PNPトランジスタのベース、
コレクタ、エミツタ各領域、２……入力側金属配
線、３……入力端子、４……接地端子、５，１２
……抵抗、６……電源端子、７……シヨツトキー
バリアダイオード（SBD）、８および２２，２６
……素子形成領域、１０……SBDの陽極側金属
配線、１１，９，２１……第１，第２，第３の
NPNトランジスタ、１３，２５……Ｎ型拡散層、
１４，２４……Ｎ型埋め込み層、１５……Ｐ型半
導体基板、１６……素子間分離領域、１９……
SBDの陽極側金属配線による寄生容量、２０，
２３……Ｎ型エピタキシヤル層。
用したTTL集積回路での入力素子形成領域の概
要構成を模式的に表わした平面パターン説明図、
および断面図であり、また第３図および第４図は
同上従来例によるTTL集積回路での入力素子形
成領域の概要構成を模式的に表わした平面パター
ン説明図、および断面図、第５図は従来のインバ
ータ回路の入力構造を示す結線図である。 １……入力素子（PNPトランジスタ）、１ａ，
１ｂ，１ｃ……入力PNPトランジスタのベース、
コレクタ、エミツタ各領域、２……入力側金属配
線、３……入力端子、４……接地端子、５，１２
……抵抗、６……電源端子、７……シヨツトキー
バリアダイオード（SBD）、８および２２，２６
……素子形成領域、１０……SBDの陽極側金属
配線、１１，９，２１……第１，第２，第３の
NPNトランジスタ、１３，２５……Ｎ型拡散層、
１４，２４……Ｎ型埋め込み層、１５……Ｐ型半
導体基板、１６……素子間分離領域、１９……
SBDの陽極側金属配線による寄生容量、２０，
２３……Ｎ型エピタキシヤル層。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板の表面に素子間分離領域により隣
接した領域と電気的に分離して形成された第１の
素子形成領域に形成され、ベースに入力信号が印
加されエミツタが電源電位ノードに接続されると
ともにコレクタが接地電位ノードに接続された入
力用PNPトランジスタと、 前記半導体基板の第２の素子形成領域に形成さ
れ、ベースが前記入力用PNPトランジスタのエ
ミツタに接続されコレクタが前記電源電位ノード
に接続された第１のNPNトランジスタと、 前記半導体基板の第３の素子形成領域に形成さ
れ、ベースが前記第１のNPNトランジスタのエ
ミツタに接続された第２のNPNトランジスタと、 前記半導体基板の表面に素子間分離領域により
隣接した領域と電気的に分離して形成され前記第
２の素子形成領域との距離および前記第３の素子
形成領域との距離が前記第１の素子形成領域と前
記第２の素子形成領域との距離および前記第１の
素子形成領域と前記第３の素子形成領域との距離
より短い位置にある第４の素子形成領域に形成さ
れ、陽極が金属配線により前記第１のNPNトラ
ンジスタのエミツタおよび前記第２のNPNトラ
ンジスタのベースに接続され、陰極が前記入力用
PNPトランジスタのベースに接続されたシヨツ
トキーバリアダイオードと、 を備えた半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271062A JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
| US06/937,119 US4860065A (en) | 1985-12-02 | 1986-12-02 | Semiconductor integrated circuit device |
| DE19863641133 DE3641133A1 (de) | 1985-12-02 | 1986-12-02 | Integrierte halbleiterschaltungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271062A JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130553A JPS62130553A (ja) | 1987-06-12 |
| JPH0587023B2 true JPH0587023B2 (ja) | 1993-12-15 |
Family
ID=17494866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271062A Granted JPS62130553A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4860065A (ja) |
| JP (1) | JPS62130553A (ja) |
| DE (1) | DE3641133A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5283480A (en) * | 1988-04-02 | 1994-02-01 | Hitachi, Ltd. | Semiconductor integrated circuit device with a plurality of logic circuits having active pull-down functions |
| KR890016669A (ko) * | 1988-04-02 | 1989-11-29 | 미다 가쓰시게 | 반도체 집적회로 |
| US5583348A (en) * | 1991-12-03 | 1996-12-10 | Motorola, Inc. | Method for making a schottky diode that is compatible with high performance transistor structures |
| US6177825B1 (en) * | 1999-03-31 | 2001-01-23 | Sony Corporation | Fast high side switch for hard disk drive preamplifiers |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7806989A (nl) * | 1978-06-29 | 1980-01-03 | Philips Nv | Geintegreerde schakeling. |
| EP0029350B1 (en) * | 1979-11-14 | 1987-08-05 | Fujitsu Limited | An output transistor of a ttl device with a means for discharging carriers |
| US4628339A (en) * | 1981-02-11 | 1986-12-09 | Fairchild Camera & Instr. Corp. | Polycrystalline silicon Schottky diode array |
| US4584594A (en) * | 1981-05-08 | 1986-04-22 | Fairchild Camera & Instrument Corp. | Logic structure utilizing polycrystalline silicon Schottky diodes |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
| US4730126A (en) * | 1986-08-27 | 1988-03-08 | Advanced Micro Devices, Inc. | Temperature compensated high performance hysteresis buffer |
-
1985
- 1985-12-02 JP JP60271062A patent/JPS62130553A/ja active Granted
-
1986
- 1986-12-02 US US06/937,119 patent/US4860065A/en not_active Expired - Fee Related
- 1986-12-02 DE DE19863641133 patent/DE3641133A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| DE3641133A1 (de) | 1987-06-04 |
| DE3641133C2 (ja) | 1988-11-10 |
| JPS62130553A (ja) | 1987-06-12 |
| US4860065A (en) | 1989-08-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4547791A (en) | CMOS-Bipolar Darlington device | |
| JPH06132538A (ja) | ダイナミック絶縁回路を設けた半導体電子デバイス | |
| TWI784502B (zh) | 靜電放電防護電路 | |
| JPH0587023B2 (ja) | ||
| US4409495A (en) | Schmitt trigger circuit with low input current | |
| EP0346978A1 (en) | Integrated current-mirror arrangement comprising vertical transistors | |
| JPH02260641A (ja) | 半導体集積回路 | |
| JPS6352805B2 (ja) | ||
| JPS58186947A (ja) | 半導体装置 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPS61150229A (ja) | 集積回路 | |
| JPH0532908B2 (ja) | ||
| JPS61280650A (ja) | 入力回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JPS6141247Y2 (ja) | ||
| JPH02132854A (ja) | エミッタカップルドロジック回路 | |
| JPH0351103B2 (ja) | ||
| JPS6212667B2 (ja) | ||
| JPS5936428B2 (ja) | 半導体集積回路 | |
| JPH0271555A (ja) | 半導体集積回路 | |
| JPH0336308B2 (ja) | ||
| JPS60194613A (ja) | パルス遅延回路 | |
| JPH05121672A (ja) | 半導体装置 | |
| JPH0353716A (ja) | 論理回路 | |
| JPH06163825A (ja) | 半導体集積回路 |