JPS61280650A - 入力回路 - Google Patents
入力回路Info
- Publication number
- JPS61280650A JPS61280650A JP60122236A JP12223685A JPS61280650A JP S61280650 A JPS61280650 A JP S61280650A JP 60122236 A JP60122236 A JP 60122236A JP 12223685 A JP12223685 A JP 12223685A JP S61280650 A JPS61280650 A JP S61280650A
- Authority
- JP
- Japan
- Prior art keywords
- impurity layer
- impurity
- diffusion layer
- layer
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＣＭＯＳ集積回路の入力回路に関するものであ
る。
る。
半導体基板（例えばＮ型シリコン基板）に形成されたＣ
ＭＯＳ集積回路には、規定値の範囲外の入力電圧が印加
されたときにその内部回路すなわちＣＭＯＳ集積回路を
保護するため、入力回路（入力保護回路）が用いられる
。以下、添付図面の第１２図乃至第１７図を参照して従
来技術を説明する。なお、図面の説明において同一の要
素には同一の符号を付し、重複する説明を省略する。
ＭＯＳ集積回路には、規定値の範囲外の入力電圧が印加
されたときにその内部回路すなわちＣＭＯＳ集積回路を
保護するため、入力回路（入力保護回路）が用いられる
。以下、添付図面の第１２図乃至第１７図を参照して従
来技術を説明する。なお、図面の説明において同一の要
素には同一の符号を付し、重複する説明を省略する。
第１２図は従来から用いられている入力回路の回路図で
ある。入力回路１は■。０電源とｖ８８電源（アース）
との間に直列接続されたダイオードＤ、Ｄ２により構成
される。ダイオードＤ１゜Ｄ の接続点は入力保護抵抗
Ｒ１を介して入力端子２に接続されると共に、０ＭＯ８
の内部回路３に接続される。
ある。入力回路１は■。０電源とｖ８８電源（アース）
との間に直列接続されたダイオードＤ、Ｄ２により構成
される。ダイオードＤ１゜Ｄ の接続点は入力保護抵抗
Ｒ１を介して入力端子２に接続されると共に、０ＭＯ８
の内部回路３に接続される。
次に、ダイオードＤ 、Ｄ の順方向電圧を■、と
して第１２図の回路の動作を説明する。いま、入力端子
２に■、Ｄ＋ｖＦ以下でｖｓｓ ｖＦ以上の電圧の信
号が入力されると、この信号は入力保護抵抗Ｒ１を介し
て内部回路３に与えられる。
して第１２図の回路の動作を説明する。いま、入力端子
２に■、Ｄ＋ｖＦ以下でｖｓｓ ｖＦ以上の電圧の信
号が入力されると、この信号は入力保護抵抗Ｒ１を介し
て内部回路３に与えられる。
ところが、入力端子２にＶＤｏ＋■４以上の電圧が印加
されると、電流の一部はダイオードＤ１を通ってＶＳＳ
電源に流れ、従って内部回路３にはＶＤ［］＋ｖＦの電
圧が印加されることになる。また、入力端子２にＶＳＳ
’Ｆ以下の電圧が印加されると、■、８電源からの
ｔＦｔに一部はダイオードＤ１を通って入力端子２に流
れ、従って内部回路にはｖ８８−Ｖ、の電圧が印加され
ることになる。このようにして、内部回路３は規定値の
範囲外の入力電圧から保護される。
されると、電流の一部はダイオードＤ１を通ってＶＳＳ
電源に流れ、従って内部回路３にはＶＤ［］＋ｖＦの電
圧が印加されることになる。また、入力端子２にＶＳＳ
’Ｆ以下の電圧が印加されると、■、８電源からの
ｔＦｔに一部はダイオードＤ１を通って入力端子２に流
れ、従って内部回路にはｖ８８−Ｖ、の電圧が印加され
ることになる。このようにして、内部回路３は規定値の
範囲外の入力電圧から保護される。
第１３図は第１２図の入力回路を半導体基板で実現した
ときのパターンの一例の平面図である。
ときのパターンの一例の平面図である。
また、第１４図は第１３図のＡ −Ａ２線断面図であ
る。ダイオードＤ１は正方形状のＰ型拡散層４と、それ
を囲むように設けられたＮ型拡散層５とにより構成され
る。また、ダイオードＤ２は正方形状のＮ型拡ｆｆｋｔ
ｉ？６と、それを囲むように設けられたＰ型拡散層７と
により構成される。ここで、Ｎ型拡散層６はＮ型基板領
域に形成されたＰ型拡散領域（ウェル）８の内側に設け
られており、Ｐ型拡散層７はＰウェル８と基板領域の境
界部分に設けられている。そして、Ｎ型拡散ＷＩ６とＰ
型拡散層７はＮ型拡散１１９に囲まれている。
る。ダイオードＤ１は正方形状のＰ型拡散層４と、それ
を囲むように設けられたＮ型拡散層５とにより構成され
る。また、ダイオードＤ２は正方形状のＮ型拡ｆｆｋｔ
ｉ？６と、それを囲むように設けられたＰ型拡散層７と
により構成される。ここで、Ｎ型拡散層６はＮ型基板領
域に形成されたＰ型拡散領域（ウェル）８の内側に設け
られており、Ｐ型拡散層７はＰウェル８と基板領域の境
界部分に設けられている。そして、Ｎ型拡散ＷＩ６とＰ
型拡散層７はＮ型拡散１１９に囲まれている。
ダイオード０．０２と入力端子２、内部回路３等との接
続は、絶縁ＩＩ（図示しない）を介して設けられるアル
ミニウム等の配置１２ｍ １０によりなされる。すなわ
ち、Ｎ型拡散層５．９はｖＤＤ雷諒に接続され、Ｐ型拡
散層７はＶＳＳ電源に接続される。また、Ｐ型拡ｒｌ１
層４およびＮ型拡散層６は入力端子２および内部回路３
に接続される。
続は、絶縁ＩＩ（図示しない）を介して設けられるアル
ミニウム等の配置１２ｍ １０によりなされる。すなわ
ち、Ｎ型拡散層５．９はｖＤＤ雷諒に接続され、Ｐ型拡
散層７はＶＳＳ電源に接続される。また、Ｐ型拡ｒｌ１
層４およびＮ型拡散層６は入力端子２および内部回路３
に接続される。
従来から一般に、ＣＭＯＳｊｆ！積回路の入力端子に規
定値の範囲外の電圧を印加すると、サイリスタ的々構造
のためにラッチアップ（Ｌａｔｃｈ−Ｕｐ）現象を起こ
すことが知られている。これを、第１５図および第１６
図を参照して説明する。
定値の範囲外の電圧を印加すると、サイリスタ的々構造
のためにラッチアップ（Ｌａｔｃｈ−Ｕｐ）現象を起こ
すことが知られている。これを、第１５図および第１６
図を参照して説明する。
第１５図は第１４図のダイオードＤ１および内部回路３
の一部の断面構造と、寄生ラテラルトランジスタＱ１を
示す図である。図示の如く半導体基板１１はＮ型である
ため、ダイオードＤ１を構成するＰ型拡散ＦＩｊ４１′
３よびＮ型拡散層５と、内部回路３を構成するＰウェル
１２により寄生トランジスタＱ１が形成される。いま、
入力端子２を介してダイオードＤ１のＰ型拡散層４に■
。８以上の電圧（但し、■、−〇とする）が印加される
と、寄生トランジスタＱ１がオンになり、ラッチアップ
を起こしゃすいＰウェル１２に電流が流れる。
の一部の断面構造と、寄生ラテラルトランジスタＱ１を
示す図である。図示の如く半導体基板１１はＮ型である
ため、ダイオードＤ１を構成するＰ型拡散ＦＩｊ４１′
３よびＮ型拡散層５と、内部回路３を構成するＰウェル
１２により寄生トランジスタＱ１が形成される。いま、
入力端子２を介してダイオードＤ１のＰ型拡散層４に■
。８以上の電圧（但し、■、−〇とする）が印加される
と、寄生トランジスタＱ１がオンになり、ラッチアップ
を起こしゃすいＰウェル１２に電流が流れる。
すると、この電流によって内部回路３のＰウェル１２の
電位が浮き、これが内部回路３のラッチアップの引き金
になる。
電位が浮き、これが内部回路３のラッチアップの引き金
になる。
第１６図は第１４図のダイオードＤ２Ｊ５よび内部回路
３の一部の断面構造と、奇生バーチカルトランジスタＱ
３を示す図である。図示の如く半導体基板１１はＮ型で
あるため、ダイオードＤ２とＮ型拡散層９および他のＮ
型拡散層１３（第１４図には図示してない）の間に奇生
トランジスタＱ３が生じる。いま、入力端子２を介して
Ｎ型拡Ｉｆ！Ｊｉ６にＶ８Ｓ以下の電圧が印加されると
、奇生トランジスタＱ３がオンになり、ラッチアップを
起こしやすい部分（内部回路）の近傍のＮ基板中に電流
が流れる。この電流によってＮ基板の電位が浮き、これ
が内部回路３のラッチアップの引き金となる。
３の一部の断面構造と、奇生バーチカルトランジスタＱ
３を示す図である。図示の如く半導体基板１１はＮ型で
あるため、ダイオードＤ２とＮ型拡散層９および他のＮ
型拡散層１３（第１４図には図示してない）の間に奇生
トランジスタＱ３が生じる。いま、入力端子２を介して
Ｎ型拡Ｉｆ！Ｊｉ６にＶ８Ｓ以下の電圧が印加されると
、奇生トランジスタＱ３がオンになり、ラッチアップを
起こしやすい部分（内部回路）の近傍のＮ基板中に電流
が流れる。この電流によってＮ基板の電位が浮き、これ
が内部回路３のラッチアップの引き金となる。
このようなラッチアップ現象を防止するために、従来か
ら種々の技術が提案されてきた。
ら種々の技術が提案されてきた。
第１は電位が浮かないようにするために、コンタクトを
多数もしくは広くとるようにする技術である。すなわち
、内部回路を構成するＰウェルの電位が浮かないように
するため、Ｐ型拡散を通し＋ て■８８とのコンタクト（Ｐ ）を多数もしくは広く
とることにより電位を安定させる。また、Ｎ基板の電位
が浮かないようにするため、Ｎ型拡散およびＶＤ、との
コンタクト（Ｎ＋）を多数もしくは広くとることにより
電位を安定させるものである。
多数もしくは広くとるようにする技術である。すなわち
、内部回路を構成するＰウェルの電位が浮かないように
するため、Ｐ型拡散を通し＋ て■８８とのコンタクト（Ｐ ）を多数もしくは広く
とることにより電位を安定させる。また、Ｎ基板の電位
が浮かないようにするため、Ｎ型拡散およびＶＤ、との
コンタクト（Ｎ＋）を多数もしくは広くとることにより
電位を安定させるものである。
第２は第１６図に示すＮ型拡散層９を大きくして、内部
回路３の近傍へ流れる電流を少なくする技術である。ず
なわち、Ｎ型拡ｒｌ１層９は奇生バーチカルトランジス
タＱ３のコレクタを構成することに着目し、このコレク
タ電流を多くすることにより内部回路３の近傍に流れる
電流を少なくするものである。
回路３の近傍へ流れる電流を少なくする技術である。ず
なわち、Ｎ型拡ｒｌ１層９は奇生バーチカルトランジス
タＱ３のコレクタを構成することに着目し、このコレク
タ電流を多くすることにより内部回路３の近傍に流れる
電流を少なくするものである。
第３は第１５図においてダイオードＤ１と内部回路３の
Ｐウェル１２を離す技術である。このようにすると、奇
生ラテラルトランジスタＱ１のベース接地電流増幅率α
は低下するので、内部回路３に流れる電流を少なくする
ことができる。
Ｐウェル１２を離す技術である。このようにすると、奇
生ラテラルトランジスタＱ１のベース接地電流増幅率α
は低下するので、内部回路３に流れる電流を少なくする
ことができる。
そして第４は、ダミーのＰ型領域を設ける技術である。
第１７図はこれを説明する断面図で、第１５図に対応す
るものである。図示の如く、ダイオードＤ１とＰウェル
１２の間にＰ型拡散層１４を形成し、これをＶ 、８Ｍ
源に接続する。このようにすると、Ｐ型拡散層１４は寄
生ラテラルトランジスタＱ１の］レクタを構成Ｊること
になるので、Ｐウェル１２に流れる電流を減少させるこ
とが可能になる。
るものである。図示の如く、ダイオードＤ１とＰウェル
１２の間にＰ型拡散層１４を形成し、これをＶ 、８Ｍ
源に接続する。このようにすると、Ｐ型拡散層１４は寄
生ラテラルトランジスタＱ１の］レクタを構成Ｊること
になるので、Ｐウェル１２に流れる電流を減少させるこ
とが可能になる。
しかし上記第１乃至第４の技術は、いずれも半導体基板
上で広い面積を必要とする。このため、素子の密度を上
げることができず高集積化の妨げになっていた。
上で広い面積を必要とする。このため、素子の密度を上
げることができず高集積化の妨げになっていた。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、ＣＭＯＳ集積回路の集積度を低下させること
なくラッチアップに対する強度を向上させることのでき
る入力回路を提供することを目的とする。
たもので、ＣＭＯＳ集積回路の集積度を低下させること
なくラッチアップに対する強度を向上させることのでき
る入力回路を提供することを目的とする。
（発明の概要）
上記の目的を達成するため本発明は、ＣＭＯＳ集積回路
の入力回路をなすダイオードを構成し入力端子および内
部回路に接続される不純物拡散層の近傍に、これと同一
の導電型のダミーの不純物拡散層を配設して寄生トラン
ジスタを形成し、これをＶＤＤ電源もしくはＶＳＳ電源
に接続した入力回路を提供するものである。そしてこの
不純物拡散層によって、ラッチアップの引き金となる電
流をｖＤＤ電源から供給し、又は■Ｓ−源に排出するも
のである。
の入力回路をなすダイオードを構成し入力端子および内
部回路に接続される不純物拡散層の近傍に、これと同一
の導電型のダミーの不純物拡散層を配設して寄生トラン
ジスタを形成し、これをＶＤＤ電源もしくはＶＳＳ電源
に接続した入力回路を提供するものである。そしてこの
不純物拡散層によって、ラッチアップの引き金となる電
流をｖＤＤ電源から供給し、又は■Ｓ−源に排出するも
のである。
以下、添付図面の第１図乃至第１１図を参照して本発明
のいくつかの実施例を説明する。
のいくつかの実施例を説明する。
第１図は本発明の第１の実施例の平面図で、第２図はそ
のｓ −ｓ２線断面図である。そしてこれが第１３図
および第１４図に示づ従来例と異なる点は、Ｐ型拡散層
２１とＮ型拡散層２２が新たに設けられている点である
。すなわち、ダイオードＤ１を構成Ｊ−るＰ型拡散層４
（第１の不純物層）の外側には、これと同一導電型すな
わちＰ型のダミーの拡ｒｌ１層２１（第２の不純物層）
が近接して設けられ、■ 又はｖ８３ｚ子（第１又は第
２の電Ｄ ８ｉ端子）に接続されている。また、ダイオードＤ２を
構成するＮ型拡散層６（第１の不純物層）の外側には、
これと同一導電型すなわちＮ型のダミーの拡散層２２（
第２の不純物層）が近接して設【プられ、ＶＤＯ又はＶ
８８端子（第１又は第２の電源端子）に接続されている
。なお、これらの新たに追加された拡散層２１．２２は
、ＮＭ板１１又はＰウェル８に大して零バイアス又は逆
バイアスで用いられるので通常は電流が流れることはな
く、従ってダイオードＤ、Ｄ２を従前と同様に保護ダイ
オードとして機能させることができる。
のｓ −ｓ２線断面図である。そしてこれが第１３図
および第１４図に示づ従来例と異なる点は、Ｐ型拡散層
２１とＮ型拡散層２２が新たに設けられている点である
。すなわち、ダイオードＤ１を構成Ｊ−るＰ型拡散層４
（第１の不純物層）の外側には、これと同一導電型すな
わちＰ型のダミーの拡ｒｌ１層２１（第２の不純物層）
が近接して設けられ、■ 又はｖ８３ｚ子（第１又は第
２の電Ｄ ８ｉ端子）に接続されている。また、ダイオードＤ２を
構成するＮ型拡散層６（第１の不純物層）の外側には、
これと同一導電型すなわちＮ型のダミーの拡散層２２（
第２の不純物層）が近接して設【プられ、ＶＤＯ又はＶ
８８端子（第１又は第２の電源端子）に接続されている
。なお、これらの新たに追加された拡散層２１．２２は
、ＮＭ板１１又はＰウェル８に大して零バイアス又は逆
バイアスで用いられるので通常は電流が流れることはな
く、従ってダイオードＤ、Ｄ２を従前と同様に保護ダイ
オードとして機能させることができる。
次に、第３図および第４図を参照して第１図および第２
図に示す実施例の動作を説明する。
図に示す実施例の動作を説明する。
第３図は第２図のダイオードＤ１近傍の新面構造と寄生
トランジスタを説明する図であり、従来例の第１５図に
対応するものである。図示の如くダミーのＰ型拡散層２
１を新たに設けたために、寄生ラテラルトランジスタＱ
２が新たに存在する。
トランジスタを説明する図であり、従来例の第１５図に
対応するものである。図示の如くダミーのＰ型拡散層２
１を新たに設けたために、寄生ラテラルトランジスタＱ
２が新たに存在する。
ここで、従来からの奇生ラテラルトランジスタＱ１のベ
ースの長さくコレクタ、エミッタ間の距ａｎ＞を本発明
に係るトランジスタＱ２のそれと比べると、トランジス
タＱ２の方がはるかに短い。
ースの長さくコレクタ、エミッタ間の距ａｎ＞を本発明
に係るトランジスタＱ２のそれと比べると、トランジス
タＱ２の方がはるかに短い。
従って、１−ランジスタＱ２のエミッタ接地電流増幅率
ｈ［。がトランジスタＱ１のそれに比べてはるかに大き
いことがわかる。このためダイオードＤ１にＶ。９以上
の電圧が印加されても、トランジスタＱ１および１〜ラ
ンジスタＱ２のオンにより注入された電流のほとんどは
、トランジスタＱ２およびＰ型拡散層２１を介してＶ。
ｈ［。がトランジスタＱ１のそれに比べてはるかに大き
いことがわかる。このためダイオードＤ１にＶ。９以上
の電圧が印加されても、トランジスタＱ１および１〜ラ
ンジスタＱ２のオンにより注入された電流のほとんどは
、トランジスタＱ２およびＰ型拡散層２１を介してＶ。
、又はｖ３８電源端子に流れ、内部回路３のＰウェル１
２にはほとんど流れない。その結果、従来装置と比べて
ラッチアップ強度は大幅に改善される。
２にはほとんど流れない。その結果、従来装置と比べて
ラッチアップ強度は大幅に改善される。
なお、第１７図に示す従来装置においても、■８８端子
に接続したダミーのＰ型拡散？７１４を設置づてこれを
奇生トランジスタのコレクタとしており、この限りでは
本実施例のものと類似している。
に接続したダミーのＰ型拡散？７１４を設置づてこれを
奇生トランジスタのコレクタとしており、この限りでは
本実施例のものと類似している。
しかし、第１７図のものでは注入源（Ｐ型拡散層４）と
コレクタ（ダミーのＰ型拡散層１４）との間にＮ型拡散
層５を設けた構造となっているため、寄生トランジスタ
のベースの長さを短くすることができない。従ってＰウ
ェル１２との間の寄生トランジスタに比べてｈｆｅをあ
まり大きくできず、注入電流を効率的に排除できない。
コレクタ（ダミーのＰ型拡散層１４）との間にＮ型拡散
層５を設けた構造となっているため、寄生トランジスタ
のベースの長さを短くすることができない。従ってＰウ
ェル１２との間の寄生トランジスタに比べてｈｆｅをあ
まり大きくできず、注入電流を効率的に排除できない。
また、本実施例のものに比べて集積度が相当低くなって
しまう。
しまう。
第４図は第２図のダイオードＤ２近傍の断面構成と寄生
トランジスタを″説明する図であり、従来例の第１６図
に対応するものである。図示の如くＮ型拡散層２２を新
たに設【ノたために、寄生ラテラルトランジスタＱ４が
新たに存在するようになる。いま、ダイオードＤ に■
３３以下の電圧が印加されると、従来からのバーデカル
トランジスタＱ３だけでなく本実施例による新たなラテ
ラルトランジスタＱ４もオンする。このため、注入され
た電流の一部はトランジスタＱ３を通って内部回路３の
近傍に流れるが、他はトランジスタＱ４を通ってＶ 又
はｖ３８電源に流れる。従ってＮ型基ＤＤ 板の電位が浮きにくくなり、内部回路３のラッチアップ
強度が大幅に改善される。
トランジスタを″説明する図であり、従来例の第１６図
に対応するものである。図示の如くＮ型拡散層２２を新
たに設【ノたために、寄生ラテラルトランジスタＱ４が
新たに存在するようになる。いま、ダイオードＤ に■
３３以下の電圧が印加されると、従来からのバーデカル
トランジスタＱ３だけでなく本実施例による新たなラテ
ラルトランジスタＱ４もオンする。このため、注入され
た電流の一部はトランジスタＱ３を通って内部回路３の
近傍に流れるが、他はトランジスタＱ４を通ってＶ 又
はｖ３８電源に流れる。従ってＮ型基ＤＤ 板の電位が浮きにくくなり、内部回路３のラッチアップ
強度が大幅に改善される。
なお、本実施例で設ける新たな拡散層２１゜２２の面積
は小ざくて十分であり、従って０ＭＯ８の集積度を低下
させることはほとんどない。
は小ざくて十分であり、従って０ＭＯ８の集積度を低下
させることはほとんどない。
第５９図は上記第１の実施例の変形例の平面図である。
そしてこれが第１図のものと異なる点は、新たに設けら
れるダミーのＰ型拡散層２１がダイオードＤ１を構成す
るＰ型拡散層４に囲まれ、新たに設けられるダミーのＮ
型拡散層２２がダイオードＤ２を構成するＮ型拡散層６
に囲まれていることである。この変形例によっても、拡
散ｍ２１゜２２をコレクタとする寄生トランジスタが存
在するようになるので、内部回路のラッチアップの引き
金となる電流を大幅に削減でき、従ってラッチアップ強
度が向上する。また、ＣＭＯＳ集積回路チップとしての
集積度を低下させることもほとんどない。
れるダミーのＰ型拡散層２１がダイオードＤ１を構成す
るＰ型拡散層４に囲まれ、新たに設けられるダミーのＮ
型拡散層２２がダイオードＤ２を構成するＮ型拡散層６
に囲まれていることである。この変形例によっても、拡
散ｍ２１゜２２をコレクタとする寄生トランジスタが存
在するようになるので、内部回路のラッチアップの引き
金となる電流を大幅に削減でき、従ってラッチアップ強
度が向上する。また、ＣＭＯＳ集積回路チップとしての
集積度を低下させることもほとんどない。
１７６図は本発明の第２の実施例の平面図であり、第７
図はそのＣ１−０２線断面図である。そしてこれが第１
の実施例と異なる点は、ダイオードＤ１のＰ型拡散ＷＡ
４と新たに設けられたダミーのＰ型拡散層２′１が導電
層２３で分離され、ダイオードＤ２のＮ型拡散層６と新
たに設けられたダミーのＮ型拡散層２２が導電層２４で
分離されていることである。このような拡散層の分離は
、ポリシリコン等のゲート材料を用いた周知のセルファ
ライン技術で実現することができる。これは、他の回路
部分（ロジック部分）で用いられるＭＯＳトランジスタ
の作成技術と同様であるため、特に製造工程を複雑にす
ることはない。なお、導電層２３は■ＤＤ電源に接続さ
れ導電層２４は■、８電源に接続されているので、これ
らはそれぞれオフ状態のＭｏＳトランジスタと考えるこ
とができる。
図はそのＣ１−０２線断面図である。そしてこれが第１
の実施例と異なる点は、ダイオードＤ１のＰ型拡散ＷＡ
４と新たに設けられたダミーのＰ型拡散層２′１が導電
層２３で分離され、ダイオードＤ２のＮ型拡散層６と新
たに設けられたダミーのＮ型拡散層２２が導電層２４で
分離されていることである。このような拡散層の分離は
、ポリシリコン等のゲート材料を用いた周知のセルファ
ライン技術で実現することができる。これは、他の回路
部分（ロジック部分）で用いられるＭＯＳトランジスタ
の作成技術と同様であるため、特に製造工程を複雑にす
ることはない。なお、導電層２３は■ＤＤ電源に接続さ
れ導電層２４は■、８電源に接続されているので、これ
らはそれぞれオフ状態のＭｏＳトランジスタと考えるこ
とができる。
ダイオードＤ、Ｄ２に規定値の範囲外の電圧が印加され
たときの動作は、第１の実施例の場合と同様である。こ
の実施例によっても、集積度を低下させることなくラッ
チアップ強度を向上させることができる。
たときの動作は、第１の実施例の場合と同様である。こ
の実施例によっても、集積度を低下させることなくラッ
チアップ強度を向上させることができる。
第８図は本発明の第３の実施例の要部の平面図であり、
第９図はそのＥｌ−Ｅ２２線断図である。
第９図はそのＥｌ−Ｅ２２線断図である。
そしてこれが第１図および第２図のもの（第１の実施例
）と異なる点は、入力回路のダイオードを構成するＰ型
拡散ＰＪｆｆ７とダミーのＮ型拡ｒｌ１層２２が隣接し
て設けられ、これらが単一の導電層１０ｂによってＶＳ
Ｓ電源に共通に接続されていることである。このような
接続は「連抜き」と呼ばれるが、新たに設けられた拡散
層がダイオードの電源に接続される拡散層と同じ電源に
接続されるときは、この手法を用いることができる。こ
のようにすれば、集積度低下をさらに少なく抑えること
ができる。なお、第９図中の符号２５で示す部分はＳｉ
Ｏ□等による絶縁膜である。
）と異なる点は、入力回路のダイオードを構成するＰ型
拡散ＰＪｆｆ７とダミーのＮ型拡ｒｌ１層２２が隣接し
て設けられ、これらが単一の導電層１０ｂによってＶＳ
Ｓ電源に共通に接続されていることである。このような
接続は「連抜き」と呼ばれるが、新たに設けられた拡散
層がダイオードの電源に接続される拡散層と同じ電源に
接続されるときは、この手法を用いることができる。こ
のようにすれば、集積度低下をさらに少なく抑えること
ができる。なお、第９図中の符号２５で示す部分はＳｉ
Ｏ□等による絶縁膜である。
本発明は上記実施例に限定されるものでなく、種々の変
形が可能である。特にダイオードＤ１゜Ｄ２のパターン
については多くの変形が可能で、第１０図（ａ）〜（ｆ
）はダイオードＤ１についてのいくつかの例を示すもの
である。すなわち、第１０図（ａ）のように渦巻き状に
配置してもよく、第１０図（ｂ）のように平行に並ぶパ
ターンとしてもよい。また、第１０図（Ｃ）のように拡
散Ｍ４を櫛歯状にしてもよく、第１０図（ｄ）のように
基盤目状に配置してもよい。さらに、第１０図（ｅ）の
ように拡散層２１を蛇行させてその間に拡散層４を挟む
ようにしてもよく、第１０図（ｆ＞のように基盤目状の
拡散層４を拡散層２１で個々に囲むようにしてもよい。
形が可能である。特にダイオードＤ１゜Ｄ２のパターン
については多くの変形が可能で、第１０図（ａ）〜（ｆ
）はダイオードＤ１についてのいくつかの例を示すもの
である。すなわち、第１０図（ａ）のように渦巻き状に
配置してもよく、第１０図（ｂ）のように平行に並ぶパ
ターンとしてもよい。また、第１０図（Ｃ）のように拡
散Ｍ４を櫛歯状にしてもよく、第１０図（ｄ）のように
基盤目状に配置してもよい。さらに、第１０図（ｅ）の
ように拡散層２１を蛇行させてその間に拡散層４を挟む
ようにしてもよく、第１０図（ｆ＞のように基盤目状の
拡散層４を拡散層２１で個々に囲むようにしてもよい。
第１０図（ａ）〜（ｆ）のパターンはダイオードＤ２に
おいても同様にあてはめることができる。また、拡散層
５は無端形状のものに限られない。
おいても同様にあてはめることができる。また、拡散層
５は無端形状のものに限られない。
また、本発明はＰウェルＣＭＯＳに限られず、Ｎウェル
０ＭＯ８についても適用することができ、この場合には
ｖ １ｖ 端子および拡散層の導電ＤＤ ３３ 型（Ｐ、Ｎ）を逆にすればよい。
０ＭＯ８についても適用することができ、この場合には
ｖ １ｖ 端子および拡散層の導電ＤＤ ３３ 型（Ｐ、Ｎ）を逆にすればよい。
さらに、ツインタブ（ダブルウェル）型ＣＭＯＳでも同
様に適用することができる。なぜなら、ツインタブＣＭ
ＯＳの基板がＰ型かＮ型かによって、それぞれＮウェル
型０ＭＯ８，Ｐつ工ル型ＣＭＯＳと電気的に等価だから
である。すなわち、ツインタブＣＭＯＳでＰ基板の場合
には、Ｐウェルの電気的境界はなくなってしまい（但し
、不純物濃度の差による境界は残る）、Ｎ基板の場合に
はＮウェルの電気的境界がなくなるからである。
様に適用することができる。なぜなら、ツインタブＣＭ
ＯＳの基板がＰ型かＮ型かによって、それぞれＮウェル
型０ＭＯ８，Ｐつ工ル型ＣＭＯＳと電気的に等価だから
である。すなわち、ツインタブＣＭＯＳでＰ基板の場合
には、Ｐウェルの電気的境界はなくなってしまい（但し
、不純物濃度の差による境界は残る）、Ｎ基板の場合に
はＮウェルの電気的境界がなくなるからである。
以上、本発明のいくつかの実施例について説明したが、
本発明によればラッチアップ強度を従来装置の２〜３倍
に向上できることが実験で明らかになった。経験的に、
Ｐウェル型の０ＭＯ８のラッチアップ強度はマイナス側
（Ｖ８ｓより低い電圧を入力端子に印加する場合）が弱
いことが知られている。そこで、第４図に示す実施例の
寄生バーデカルトランジスタＱ３と、第１６図に示す従
来例の寄生バーデカルトランジスタＱ３について、この
トランジスタＱ３に流れる電流■ と注入ＯＢ 電流■ の関係の実測値を第１１図に示す。図ＮＪ 示の如く、本発明によればＩ が１／２〜１／３にＯ
Ｂ 減っているのがわかる。電流■ は内部回路ＯＢ （ＣＭＯＳ集積回路）のラッチアップの引き金になる電
流であるから、本発明によれば２〜３倍のラッチアップ
強度を実現できることがわかる。
本発明によればラッチアップ強度を従来装置の２〜３倍
に向上できることが実験で明らかになった。経験的に、
Ｐウェル型の０ＭＯ８のラッチアップ強度はマイナス側
（Ｖ８ｓより低い電圧を入力端子に印加する場合）が弱
いことが知られている。そこで、第４図に示す実施例の
寄生バーデカルトランジスタＱ３と、第１６図に示す従
来例の寄生バーデカルトランジスタＱ３について、この
トランジスタＱ３に流れる電流■ と注入ＯＢ 電流■ の関係の実測値を第１１図に示す。図ＮＪ 示の如く、本発明によればＩ が１／２〜１／３にＯ
Ｂ 減っているのがわかる。電流■ は内部回路ＯＢ （ＣＭＯＳ集積回路）のラッチアップの引き金になる電
流であるから、本発明によれば２〜３倍のラッチアップ
強度を実現できることがわかる。
以上の通り本発明によれば、入力端子およびＣＭＯＳ集
積回路装置の内部回路に接続される不純物拡散層の近傍
に、これと同一導電型のダミーの不純物層ｎＨｌａを配
設して奇生トランジスタを形成し、この寄生トランジス
タのコレクタとなる上記ダミーの拡散層をｖＤＤ又はＶ
、−源に接続するようにしたので、内部回路のラッチア
ップの引き金となる電流を効果的に排除することができ
、従ってＣＭＯＳ集積回路の集積度をほとんど低下ざ眩
ることなくラッチアップ強度を上げることのできる入力
回路が得られる。
積回路装置の内部回路に接続される不純物拡散層の近傍
に、これと同一導電型のダミーの不純物層ｎＨｌａを配
設して奇生トランジスタを形成し、この寄生トランジス
タのコレクタとなる上記ダミーの拡散層をｖＤＤ又はＶ
、−源に接続するようにしたので、内部回路のラッチア
ップの引き金となる電流を効果的に排除することができ
、従ってＣＭＯＳ集積回路の集積度をほとんど低下ざ眩
ることなくラッチアップ強度を上げることのできる入力
回路が得られる。
第１図は本発明の第１の実施例の平面図、第２図はその
Ｂ１−８２線断面図、第３図および第４図は第１の実施
例の動作の説明図、第５図は第１の実施例の変形例の平
面図、第６図は本発明の第２の実施例の平面図、第７図
はそのＣ，−Ｃ２線断面図、ｆｆ１８図は本発明の第３
の実施例の要部の平面図、第９図はそのＥｌ−Ｅ２２線
断図、 第１０図は本発明の変形例のパターン図、第１
１図は本発明の詳細な説明する特性図、第１２図はＣＭ
ＯＳ集積回路に用いられる入力回路の回路図、第１３図
は従来装置の一例のパターンの平面図、第１４図はその
Ａ、−Ａ２線断面図、第１５図および第１６図は第１３
図の従来例の動作の説明図、第１７図は従来装置の他の
例の構造および動作の説明図である。 １・・・入力回路、４・・・Ｐ型拡散層（第１の不純物
層）、５・・・Ｎ型拡散層（第３の不純物層〉、６・・
・Ｎ型拡散層（第１の不純物層）、７・・・Ｐ型拡散層
（第３の不純物層）、８・・・Ｐウェル（不純物領域）
、９・・・Ｎ型拡散層、１０・・・導電層、２１・・・
Ｐ型拡散層（第２の不純物層）、２２・・・Ｎ型拡散層
（第２の不純物層）、Ｑ 、Ｑ３・・・ラッチアップ
の原因となる寄生トランジスタ、Ｑ２．Ｑ４・・・ラッ
チアップを抑える寄生トランジスタ。 第５図 第８図 第９図 第１２図
Ｂ１−８２線断面図、第３図および第４図は第１の実施
例の動作の説明図、第５図は第１の実施例の変形例の平
面図、第６図は本発明の第２の実施例の平面図、第７図
はそのＣ，−Ｃ２線断面図、ｆｆ１８図は本発明の第３
の実施例の要部の平面図、第９図はそのＥｌ−Ｅ２２線
断図、 第１０図は本発明の変形例のパターン図、第１
１図は本発明の詳細な説明する特性図、第１２図はＣＭ
ＯＳ集積回路に用いられる入力回路の回路図、第１３図
は従来装置の一例のパターンの平面図、第１４図はその
Ａ、−Ａ２線断面図、第１５図および第１６図は第１３
図の従来例の動作の説明図、第１７図は従来装置の他の
例の構造および動作の説明図である。 １・・・入力回路、４・・・Ｐ型拡散層（第１の不純物
層）、５・・・Ｎ型拡散層（第３の不純物層〉、６・・
・Ｎ型拡散層（第１の不純物層）、７・・・Ｐ型拡散層
（第３の不純物層）、８・・・Ｐウェル（不純物領域）
、９・・・Ｎ型拡散層、１０・・・導電層、２１・・・
Ｐ型拡散層（第２の不純物層）、２２・・・Ｎ型拡散層
（第２の不純物層）、Ｑ 、Ｑ３・・・ラッチアップ
の原因となる寄生トランジスタ、Ｑ２．Ｑ４・・・ラッ
チアップを抑える寄生トランジスタ。 第５図 第８図 第９図 第１２図
Claims (1)
- 【特許請求の範囲】 １、入力端子と、半導体基板に形成され第１および第２
の電源端子からの電圧により動作するＣＭＯＳ集積回路
との間に設けられる入力回路において、 前記半導体基板に形成され前記入力端子および前記ＣＭ
ＯＳ集積回路に接続された第１の不純物層と、前記半導
体基板に前記第１の不純物層に近接して設けられ前記第
１又は第２の電源端子に接続され前記第１の不純物層と
同一導電型の第２の不純物層と、前記半導体基板の前記
第１の不純物層の近傍に設けられ前記第１の電源端子に
接続され、前記第１の不純物層と異なる導電型の第３の
不純物層とを備えることを特徴とする入力回路。 ２、前記第３の不純物層は、前記第１および第２の不純
物層を囲むように形成された無端状の不純物層である特
許請求の範囲１項記載の入力回路。 ３、前記第１の不純物層は抵抗を介して前記入力端子に
接続される特許請求の範囲第１項又は第２項記載の入力
回路。 ４、前記第３の不純物層は前記第２の不純物層に隣接し
て設けられ、前記第２の不純物層は前記第１の電源端子
に接続されている特許請求の範囲第１項乃至第３項のい
ずれかに記載の入力回路。 ５、前記第１および第２の不純物層は前記半導体基板に
設けられた不純物拡散領域中に形成され、前記第３の不
純物層は前記不純物拡散領域と前記半導体基板領域の境
界部に形成される特許請求の範囲第１項乃至第４項のい
ずれかに記載の入力回路。 ６、入力端子と、半導体基板に形成され第１および第２
の電源端子からの電圧により動作するＣＭＯＳ集積回路
との間に設けられる入力回路において、 前記半導体基板に形成された不純物層と、この不純物層
上に絶縁膜を介して形成されこの不純物層を第１の不純
物層と第２の不純物層に分離する前記第１の電源端子に
接続された導電層と、前記半導体基板の前記第１の不純
物層の近傍に設けられ前記第１の電源端子に接続され前
記第１の不純物層と異なる導電型の第３の不純物層とを
備え、前記第１の不純物層は前記入力端子および前記Ｃ
ＭＯＳ集積回路に接続され、前記第２の不純物層は前記
第１又は第２の電源端子に接続されることを特徴とする
入力回路。 ７、前記第３の不純物層は、前記第１および第２の不純
物層を囲むように形成された無端状の不純物層である特
許請求の範囲第６項記載の入力回路。 ８、前記第１の不純物層は抵抗を介して前記入力端子に
接続される特許請求の範囲第６項又は第７項記載の入力
回路。 ９、前記第３の不純物層は前記第２の不純物層に隣接し
て設けられ、前記第２の不純物層は前記第１の電源端子
に接続されている特許請求の範囲第６項乃至第８項のい
ずれかに記載の入力回路。 １０、前記第１および第２の不純物層は前記半導体基板
に設けられた不純物拡散領域中に形成され、前記第３の
不純物層は前記不純物拡散領域と前記半導体基板領域の
境界部に形成される特許請求の範囲第６項乃至第９項の
いずれかに記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122236A JPS61280650A (ja) | 1985-06-05 | 1985-06-05 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60122236A JPS61280650A (ja) | 1985-06-05 | 1985-06-05 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61280650A true JPS61280650A (ja) | 1986-12-11 |
Family
ID=14830947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60122236A Pending JPS61280650A (ja) | 1985-06-05 | 1985-06-05 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61280650A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321270A (ja) * | 1991-04-19 | 1992-11-11 | Nippondenso Co Ltd | 集積回路 |
| JP2000200882A (ja) * | 1998-12-31 | 2000-07-18 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
| US6365939B1 (en) | 1999-01-25 | 2002-04-02 | Nec Corporation | Semiconductor protection device |
| JP2014123632A (ja) * | 2012-12-20 | 2014-07-03 | Seiko Instruments Inc | 半導体装置 |
-
1985
- 1985-06-05 JP JP60122236A patent/JPS61280650A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04321270A (ja) * | 1991-04-19 | 1992-11-11 | Nippondenso Co Ltd | 集積回路 |
| JP2000200882A (ja) * | 1998-12-31 | 2000-07-18 | Samsung Electronics Co Ltd | 半導体装置のレイアウト方法及びその半導体装置 |
| US6365939B1 (en) | 1999-01-25 | 2002-04-02 | Nec Corporation | Semiconductor protection device |
| JP2014123632A (ja) * | 2012-12-20 | 2014-07-03 | Seiko Instruments Inc | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6084255A (en) | Gate array semiconductor device | |
| US5376816A (en) | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors | |
| US6767784B2 (en) | Latch-up prevention for memory cells | |
| JPH0758734B2 (ja) | 絶縁ゲ−ト型セミカスタム集積回路 | |
| JPH0821632B2 (ja) | 半導体集積回路 | |
| JP3174043B2 (ja) | ラツチアツプ保護回路を有する集積回路 | |
| US4825273A (en) | Semiconductor integrated circuit device | |
| JPH1065146A (ja) | 半導体集積回路装置 | |
| JPS61280650A (ja) | 入力回路 | |
| JP2714996B2 (ja) | 半導体集積回路装置 | |
| US5629537A (en) | Semiconductor device | |
| JPH02260641A (ja) | 半導体集積回路 | |
| JP2700365B2 (ja) | 半導体集積回路装置 | |
| JPH0456465B2 (ja) | ||
| JPH0532908B2 (ja) | ||
| JP3080800B2 (ja) | 半導体装置 | |
| JP3038896B2 (ja) | 半導体装置 | |
| JPS61208863A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH02132854A (ja) | エミッタカップルドロジック回路 | |
| JPS6021542A (ja) | 半導体集積回路装置 | |
| JPS6036110B2 (ja) | 半導体装置 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JPH0351103B2 (ja) | ||
| JPH1187700A (ja) | 半導体集積回路 |