JPH02260641A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、バイポーラトランジスタを有する高集積化半
導体集積回路に関する。

（従来の技術） バイポーラトランジスタは、ＭＯＳＦＥＴに比べて高負
荷駆動能力を持ち、また電流駆動型素子であるため小さ
い論理振幅で動作する回路を構成することができる、と
いった利点を有する。このためバイポーラ集積回路は高
速性が要求される分野で広く用いられている。また近年
、バイポーラトランジスタの高速性とＭＯＳトランジス
タの高集積性を併せ持つＢｉＭＯ８回路が注目され、こ
れを用いたゲートアレイ、スタティックＲＡＭ。

ダイナミックＲＡＭなどが開発されている。

第６図（ａ）〜（Ｃ）は、従来の集積回路におけるプレ
ーナ型バイポーラトランジスタの構造を示す平面図とそ
のＡ−Ａ’およびＢ−Ｂ’断面図である。１はｐ型Ｓｉ
基板であり、この上にｎ＋型埋込み層を介してｎ型コレ
クタ層・２が形成され、このコレクタ層２の表面部にｐ
型内部ベース層５、さらにその表面部にｎ＋型エミッタ
層７が形成されている。ｎ型コレクタ層２は通常埋込み
層３を形成した後に形成されるので、エピタキシャル成
長層が用いられる。内部ベース層５と一部重なるように
、ベース電極引き出しのために高濃度のｐ“型外部ベー
ス層６が形成されている。コレクタ層２にも、コレクタ
電極引き出しのために埋込み層３に達する深さに高濃度
のｎ＋型層１３が形成されている。素子領域の周囲には
他の素子領域との分離のため、厚い分離用絶縁膜１１．
が形成されている。ベース領域とコレクタ電極引き出し
のためのｎ＋型層１３の間にも同様に分離用の絶縁膜１
１２が形成されている。これら分離用絶縁膜１１は、Ｍ
Ｏ８集積回路の形成に一般に用いられているＬＯＣＯ８
法により形成される。ｎ＋型層１３．エミッタ層７およ
び外部ベース層６にそれぞれコンタクトしてコレクタ電
極８．エミッタ電極９およびベース電極１０が形成され
ている。

この様なバイポーラトランジスタにおいて、微細化が進
んだ場合、寄生バイポーラトランジスタの影響が無視で
きなくなる。寄生トランジスタは、ベース層をエミッタ
、コレクタ層をベース、基板領域をコレクタとして、第
６図（ｂ）お・よび（ｅ）に示したようなｐｎｐ）ラン
リスクＱ　ｐｌ、　Ｑ　ｐ２゜Ｑ　ｐ３．　　Ｑ　ｐ４
などとして表される。これらの寄生ｐｎｐバイポーラト
ランジスタは、真性のｎｐｎバイポーラトランジス゛り
に対して分布回路的に付随し、これを等価回路的に示す
と第７図のようになる。ＲｃＮ、　Ｒ，Ｎ、　Ｒ［＋は
それぞれ、真性ｎｐｎバイポーラトランジスタのコレク
タ抵抗、ベース抵抗、エミッタ抵抗である。ＲＣＰＩ　
ｒ　ＲＢＰＩ　＋Ｒｓ＋　（ｉ　−１，２，−、ｎ）は
、それぞれ寄生トランジスタのベース抵抗、エミッタ抵
抗、コレクタ抵抗である。

これらの寄生トランジスタが動作するのは、そのベース
電位（すなわち真性トランジスタのコレクタ電位Ｖｃ）
がエミッタ電位（すなわち真性トランジスタのベース電
位Ｖａ）より下がった時（Ｖａｃ＝Ｖａ　　Ｖｃ　＞Ｏ
）である。これは換言すれば真性トランジスタが飽和状
態になった時である。ただしこれは、Ｒｃ、、、Ｒ，、
、などの抵抗を無視した場合である。これらの抵抗を流
れる電流Ｉ　ＣＰＩ　＋　　Ｉ　ＢＰＩを考慮すると、
寄生トランジスタがオンとなる条件は、 ＶＢＣＲＣＰＩ　・Ｉｃｐ＋　＋Ｒａｐ＋　−ＩＢｐ＋
　＞Ｑとなる。これを疑似飽和状態と呼ぶ。

この様にして寄生トランジスタがオンする飽和状態また
は疑似飽和状態になると、この寄生トランジスタによっ
て基板電流が流れ、この基板電流と基板抵抗により基板
内に局所的に電位上昇がおこる。これは、基板・コレク
タ間の容量増大をもたらし、回路の動作速度低下の原因
となる。またＢ　ｉ　Ｍ　ＯＳ回路においては、特に基
板を接地した場合、寄生サイリスクのラッチアップの原
因となる。更にチップ上に基板バイアス回路を設ける場
合には、基板電流を考慮して基板バイアス発生回路の能
力を高いものとしなければならず、消費電力の増大や占
有面積の増大をもたらす。

（発明が解決しようとする課題） 以上のように従来のバイポーラトランジスタを持つ集積
回路では、寄生バイポーラトランジスタの動作による基
板電流の増大、これによる回路性能の劣化、ＢｉＭＯ５
回路の場合のラッチアップ、基板バイアス回路の能力増
大による消費電力や面積の増大、といった問題があった
。

本発明は、この様な問題を解決したバイポーラトランジ
スタを持つ半導体′集積回路を提供することを目的とす
る。

［発明の構成］ （課題を解決するための手段） 本発明に係る半導体集積回路は、バイポーラトランジス
タのコレクタ層表面部にベース領域を囲むようにコレク
タ層と同じ導電型の高濃度層を配設したことを特徴とす
る。

（作用） 本発明によれば、バイポーラトランジスタが飽和状態ま
たは疑似飽和状態になってそのベース層からコレクタ層
にキャリア注入がなされても、このキャリアはコレクタ
層内に設けられた高濃度層内で再結合により消滅し、基
板領域に到達するキャリア数は少なくなる。換言すれば
寄生バイポーラトランジスタの電流増幅率ｈＰＢが小さ
いものとなる。これにより基板電流が低減される。

（実施例） 以下、本発明の詳細な説明する。

第１図（ａ）〜（ｅ）は一実施例に係る集積回路のｎｐ
ｎバイポーラトランジスタ部の構造を示す平面図とその
Ａ−Ａ’およびＢ−Ｂ’断面図である。ｐ型Ｓｉ基板１
上にｎ＋型埋込み層３（第１の高濃度層）を介してｎ型
コレクタ層２が形成され、このコレクタ層２の表面部に
ｐ型内部ベース層５、さらにその表面部にｎ＋型エミッ
タ層７が形成されている。内部ベース層らと一部重なる
ように、ベース電極引き出しのために高濃度のｐ＋梨型
外ベース層６が形成されている。コレクタ層２には、ベ
ース領域を完全に囲んで閉路を構成し、かつ埋込み層３
に達する深さをもってｎ＋型層４（第２の高濃度層）が
拡散形成されている。このｎ＋型層４はコレクタ電極の
引き出し層を兼ねている。またこのｎ１型層４は、コレ
クタとｐ型基板１との間の耐圧を考慮して、コレクタ層
２と基板１と接合面位置から所定距離内部に形成されて
いる。素子領域の周囲には他の素子領域との分離のため
、厚い分離用絶縁膜１１１が形成されている。ベース領
域とコレクタ層内のｎ＋型層４の間にも同様と分離用の
絶縁膜１１□がＬＯＣＯ８法により形成されている。ｎ
“型層４．エミッタ層７および外部ベース層６にそれぞ
れコンタクトしてＡｆｉなどの金属膜によるコレクタ電
極８．エミッタ電極９およびベース電極１０が形成され
ている。

この実施例によれば、ｎｐｎバイポーラトランジスタが
飽和状態または疑似飽和状態になってｐ型ベース領域か
らコレクタ領域に正孔が注入されたとき、縦方向には第
１の高濃度層であるｎ＋埋込み層３により、また横方向
にはベース領域を囲む第２の高濃度層であるｎ＋型層４
によりそれぞれ吸収され、これにより基板電流が効果的
に低減される。この結果基板電位の上昇による回路性能
の低下が抑制される。またＣＭＯ８回路が一体的に集積
形成されている場合に寄生サイリスタのラッチアップ現
象も抑制される。また基板電位バイアス発生回路を集積
形成する場合にもその能力を格別大きいものとする必要
がなく、従って消費電力の低減、占有面積の低減が図ら
れる。さらにコレクタ抵抗の低減という効果も得られる
。

第３図は、本発明によるバイポーラトランジスタとｐチ
ャネルＭＯＳ）ランリスタを組み合わせたＢ１ＭＯＳド
ライバ回路の一例である。ＱｌはｐチャネルＭＯＳ）ラ
ンリスタであり、Ｑ２は本発明によるｎｐｎバイポーラ
トランジスタである。

Ｃｔは負荷容量である。Ｒｅ、Ｒｂはそれぞれトランジ
スタＱ２のコレクタ、ベースの寄生抵抗である。

いまこのドライ°バ回路において、第３図に示すように
入力電圧Ｖ１ｎがｖｃｃからＯｖに遷移した場合を考え
る。このときノードＮ１は、Ｖｃｃに充電されていく。

このノードＮｌの変化に対Ｕてノ−ドＮ２は、ベース抵
抗Ｒｂとベース電流Ｉ８の積による電圧降下による電位
差ΔＶ１およびベース電流とベースの寄生容量の積によ
る遅延時間差Δｔをもって充電される。しかしこれらの
電位差および時間差は入力電位の遷移する電位差および
遷移時間に比べて小さく、ノードＮｌとＮ２の変化は略
同じ形となる。例えば、ベース抵抗がＲｂ−６００Ω、
最大ベース電流が５０μＡ１ベース寄生容量が５０ｆＦ
とすると、上述の電位差ΔＶ。

時間差Δｔはそれぞれ、３０ｍＶ、３０ｐｓｅｃ程度で
ある。これは、遷移する電源電位（数ｖ）。

およびその遷移時間（数ｎ５ｅｃ）に比べて十分小さい
。コレクタ電流はベース電流のｈａｌ１倍流れ、これに
よりトランジスタＱ２のエミッタ端子からの出力Ｖｏｕ
ｔはＶｃｅ近くまで充電される。コレクタ側のノードＮ
３は、コレクタ電流とコレクタ抵抗により、第３図に示
すように凹部を持つ電位変化波形となる。その電位降下
の最大値Δｖ　ｗａｘは、例えばコレクタ抵抗がＲｅ−
２００Ω、コレクタ電流の最大値が５ｍＡのとき、ΔＶ
ｍａｘ　−ＩＶとなる。そしてこの状態においては、ノ
ードＮ２の電位がノードＮ３の電位より高くなる。この
時トランジスタＱ２は飽和状態または疑似飽和状態とな
り、ｐ型ベース領域からｎ型コレクタ領域に正孔が注入
される。従来はこれにより大きい基板電流が流れた。本
発明においては、第１図に示したようにコレクタ層内に
形成された高濃度のｎ＋型層４により、ベース領域から
の正孔の基板への到達が抑制され、基板電流の増大が抑
制される。

第４図（ａ）〜（ｃ）は、本発明の他の実施例に係るト
ランジスタ部を示す平面図とそのＡ−Ａ’およびＢ−Ｂ
’断面図である。第１図の実施例と対応する部分には第
１図と同一符号を付して詳細な説明は省略する。この実
施例では、金属膜からなるエミッタ電極９の下地に多結
晶シリコン電極１２が設けられている。この多結晶シリ
コン電極１２は、エミッタ層７の不純物拡散源として用
いられたものをそのまま電極の一部として残したもので
、ｎ型不純物がドープされた低抵抗膜である。

この場合金属膜からなるエミッタ電極９は必ずしも必要
ではない。

この実施例によっても先の実施例と同様の効果が得られ
る。

ところで、本発明においてベース領域を取り囲むように
コレクタ層内に形成される第２の高濃度層は、必ずしも
完全な閉路を構成してしなくてもよい。例えば高濃度の
外部ベース層から遠い部分に寄生するバイポーラトラン
ジスタは正孔注入効率が低くｈｐｇは小さいから、この
様な部分では第２の高濃度層が一部欠けた状態としても
、一定の効果は得られる。

第６図（ａ）〜（Ｃ）はその様な実施例のバイポーラト
ランジスタ部の構造を示す平面図とそのＡ　−八′およ
びＢ−Ｂ’断面図である。第１図と対応する部分にはや
はり第１図と同一符号を付しである。この実施例では、
ｎ＋型エミッタ層７とｐ＋梨型外ベース層６の配置が第
１図とは逆になっている。すなわちベース電極１０はコ
レクタ電極８とエミッタ電極９の間に配置される。そし
てコレクタ層２に設ける第２の高濃度層であるｎ＋型層
４は、エミッタ領域側は開放されて、ベース領域をコの
字状に囲んでいる。

この実施例によっても先の各実施例と略同様の効果が得
られる。

上記各実施例ではｎｐｎバイポーラトランジスタを説明
したが、ｎ型基板にｐｎｐバイポーラトランジスタを形
成する場合にも本発明を同様に適用することができる。

また上記各実施例では、コレクタ層に設けられる第２の
高濃度層をコレクタ層底部に埋め込まれる第１の高濃度
層に達する深さとしたが、完全に第１の高濃度層に接触
する状態でなくても、両者の間の間隔が極めて小さいも
のであれば、同様の効果が得られる。

［発明の効果］ ゛以上述べたように本発明によれば、バイポーラトラン
ジスタを含む集積回路において、従来コレクタ電極領域
にのみ設けられていた高濃度層をベース領域を囲むよう
に設けることによって、バイポーラトランジスタが飽和
状態または疑似飽和状態になったときの基板電流を低減
することができる。これにより、基板電位上昇に起因す
る回路性能の低下やラッチアップが抑制される。また基
板バイアス回路の能力を下げることが可能になり、従っ
て消費電力の低減、パターン面積の低減が図られる。

【図面の簡単な説明】

第１図（ａ）〜（ｃ）は、本発明の一実施例に係るバイ
ポーラトランジスタ部の構造を示す平面図とそのＡ−Ａ
’およびＢ−Ｂ’断面図、 第２図はＢｉＭＯ８回路の一例を示す図、第３図はその
回路動作を説明するための信号波形図、 第４図（ａ）〜（ｅ）は、本発明の他の実施例に係るバ
イポーラトランジスタ部の構造を示す平面図とそのＡ−
Ａ’およびＢ−Ｂ’断面図、第５図（ａ）〜（ｅ）は、
さらに他の実施例に係るバイポーラトランジスタ部の構
造を示す平面図とそのＡ−Ａ’およびＢ−Ｂ’断面図、 第６図（ａ）〜（Ｃ）は、従来の集積回路におけるバイ
ポーラトランジスタ部の構造を示す平面図とそのＡ−Ａ
’およびＢ−Ｂ’断面図、 第７図はその寄生バイポーラトランジスタの分布状態を
示す等価回路図である。 １・・・ｐ型Ｓｉ基板、２・・・ｎ型コレクタ層、３・
・・ｎ＋型埋込み層（第１の高濃度層）、４・・・ｎ＋
型層（第２の高濃度層）、５・・・ｐ型内部ベース層、
６・・・ｐ＋梨型外ベース層、７・・・ｎ＋型エミッタ
層、８・・・コレクタ電極、９・・・エミッタ電極、１
０・・・ベース電極、１１・・・分離用絶縁膜、１２・
・・多結晶シリコン電極。

Claims (5)

【特許請求の範囲】
1. （１）第１導電型半導体基板と、 この基板の表面部に形成された第２導電型のコレクタ層
   と、 このコレクタ層の底部に埋込み形成された第２導電型の
   第１の高濃度層と、 前記コレクタ層表面部に形成された第１導電型の内部ベ
   ース層と、 このベース層と一部重ねて形成された第１導電型の高濃
   度外部ベース層と、 前記内部ベース層表面に形成された第２導電型のエミッ
   タ層と、 前記内部ベース層および外部ベース層領域を囲むように
   これから所定距離離れて前記コレクタ層表面部に形成さ
   れた、コレクタ電極引き出し領域を兼ねる第２導電型の
   第２の高濃度層と、 この第２の高濃度層領域と前記内部ベース層および外部
   ベース層領域との間の、コレクタ層表面に形成された分
   離用の厚い絶縁膜と、 を有することを特徴とする半導体集積回路。
2. （２）前記第２の高濃度層は、前記第１の高濃度層に達
   する深さに拡散形成されていることを特徴とする請求項
   １記載の半導体集積回路。
3. （３）前記第２の高濃度層は、完全な閉路をなして形成
   されていることを特徴とする半導体集積回路。
4. （４）前記エミッタ層に接続される電極が多結晶半導体
   膜であることを特徴とする請求項１記載の半導体集積回
   路。
5. （５）厚い分離用絶縁膜で素子分離されたプレーナ型の
   バイポーラトランジスタを有する半導体集積回路におい
   て、ベース領域を取り囲むようにコレクタ領域にこれと
   同じ導電型の高濃度層が設けられていることを特徴とす
   る半導体集積回路。