JP2009016856A - 合併したバイポーラ回路およびｃｍｏｓ回路とその製造法 - Google Patents
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Abstract
【課題】高特性の合併したバイポーラ回路とＣＭＯＳ回路とをＣＭＯＳ処理工程だけのコストで製造する方法および回路を提供する。
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。
【選択図】図５
【解決手段】ＢｉＣＭＯＳ集積回路を製造する方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。
【選択図】図５
Description
本発明は半導体集積回路に関する。さらに詳細に言えば、本発明はバイポーラ技術とＣＭＯＳ技術とを合併する集積回路に関する。
最近の集積回路は、典型的には、相補型で対称型の金属・酸化物・半導体（ＣＭＯＳ）トランジスタまたはバイポーラ・トランジスタのいずれかに基づいている。ＣＭＯＳにより、比較的に廉価な処理工程と消費電力が小さいという利点が得られ、および集積度が高くそして小型のトランジスタが得られる。これらの特徴により、メモリやマイクロプロセッサへの応用に用いられる集積回路のような大規模ディジタル集積回路に対し、ＣＭＯＳが広く用いられている。他方、バイポーラはアナログの応用に対して好んで用いられている。その理由は、バイポーラは高速性と、高い駆動電流と、良好なノイズ余裕度とが得られる性能を有しているからである。それに加えて、バイポーラ・トランジスタ接合により閾値電圧の変動度がさらに小さくなり、したがって電圧基準として用いられることが多い。
いわゆる「ＢｉＣＭＯＳ」製造処理工程は、単一の集積回路の上に両方の型のトランジスタを配置する利点を得ることを探求する。両方の型のトランジスタを最適化しようと試みてきた従来のＢｉＣＭＯＳ処理工程は非常に複雑であり、したがって標準的な高特性ＣＭＯＳ処理工程よりもはるかに高いコストがかかる。低電圧で信号対雑音比が大きい回路に向かっている半導体産業の最近の傾向により、ＢｉＣＭＯＳ回路に再び注目が集まっている。
特性は、伝統的に、ＢｉＣＭＯＳ回路の処理工程の複雑度に比例している。マスク・レベルを付加しそして添加不純物注入段階を付加することにより、さらによい分離と、さらによいラッチ・アップ保護と、優れたバイポーラ特性とが得られる。図１、図２および図３は、Ａ．Ｒ．アルバレッツ（A.R.Alvarez)名の文献「ＢｉＣＭＯＳ技術と応用（BiCMOS Technology and Applications）」、クルーバ・アカデミック・パブリッシュ（Kluwer Academic Publ.）出版、1989年、65〜68頁に開示されている、３つの先行技術のＢｉＣＭＯＳ構造体の例を示した図である。これらの図は、特性／複雑度が典型的に交換条件になっていることを示している。図１に示された構造体は、単純なＮＰＮバイポーラ・トランジスタを組み込んだいわゆる「Ｎ形ウエル」ＣＭＯＳ処理工程を示している。典型的なＣＭＯＳ回路の中のＭＯＳＦＥＴトランジスタのチヤンネルは、先行技術において「ウエル」として知られている不純物が添加された領域の中に作成されることが多い。図１では、ＰチヤンネルＭＯＳＦＥＴがＮ形ウエルの中に作成され、一方ＮチヤンネルＭＯＳＦＥＴがＰ形エピタクシャル層の中に作成される。「双子のウエル」ＣＭＯＳはＮチヤンネル・デバイスに対するＰ形ウエルを組み込み、それによりＮチヤンネル・トランジスタの特性をさらに最適化することができる。ウエルを付加することによりまた、デバイスの分離が簡単になる。
寄生コレクタ抵抗値とコレクタ・ベース静電容量とを小さくするために、さらに複雑な処理工程は埋込みサブコレクタ（Ｎ＋）層を付加し、そして図１のＰ形エピタクシャル層の代わりにＮ形エピタクシャル層を用いる。これらの埋込み層はラッチ・アップを防止することを助け、それにより図１のＰ＋形基板よりもむしろＰ形基板を用いることを可能にする。図２のバイポーラ・トランジスタは、埋込み層と深いＮ＋形コレクタ接触体とに対する付加的なマスク・レベルと注入のコストを払うことにより、図１の構造体よりも優れた特性を有する。図３に示された構造体は、なおさらに複雑な処理工程を必要とする双子のウエルの高特性ＢｉＣＭＯＳ回路を示している。
ＣＭＯＳ処理工程のみのコストに匹敵するコストで増大したアナログ回路特性と融通性とを得るために、高特性の進歩したＣＭＯＳ処理工程で効率的で高利得のバイポーラ・トランジスタを組み立てる処理工程が、産業界において要請されている。
本発明の好ましい実施例に従い、ＢｉＣＭＯＳ集積回路を製造する方法が開示される。この方法は、バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階とを有する。
本発明のまた別の好ましい実施例に従い、バイポーラ・トランジスタが開示される。このトランジスタは、少量の不純物が添加された半導体基板の中に第１添加不純物分布を有するコレクタ領域と、コレクタ領域と半導体基板の表面との間に配置されたベース領域とを有する。このベース領域はコレクタ領域に隣接し、そして表面にまで延長されている。エミッタ領域はベース領域に隣接し、そして表面にまで延長されている。コレクタ接触体ウエル領域は、コレクタ領域とベース領域とに隣接し、そしてまた基板表面にまで延長されている。ウエル領域は、第１添加不純物分布の添加不純物濃度よりも小さな添加不純物濃度により特徴付けられる。
本発明の概念の１つの利点は、双子のウエルＣＭＯＳ処理工程を用いて、バイポーラ・トランジスタを製造することができることである。
本発明の前記特徴は、添付図面を参照しての下記の詳細な説明によりさらによく理解されるであろう。
本発明による好ましい第１実施例の構造体および処理工程が、図４〜図１５を参照して下記で説明される。
（ａ） 約６〜８オーム・センチメートルの範囲の抵抗率を得るのに十分な濃度に不純物が添加されたＰ形基板２００でもって処理工程が開始する。この基板は、例えば、シリコン・ウエハのＰ形表面領域であることができる、またはウエハのＰ＋形表面領域の上のＰ形シリコン・エピタクシャル層であることができる。後者の場合、エピタクシャル層の厚さは10μｍ〜20μｍの範囲内にあることが好ましい。
（ｂ） 基板の上に厚さが約500ｎｍの酸化物層（図示されていない）を成長させ、そして従来のフォトレジスト処理工程を用いて、フォトレジスト（図示されていない）をパターンに作成し、それにより埋込み層２０２が作成される。例えば、60ｋｅＶで2.0×1012の線量でアンチモンが注入され、そしてその後、1250℃で30秒間加熱して駆動が行われる。酸化物が除去される。この後、近傍の他の埋込み層領域（図示されていない）の間の分離を改良するために、例えば、50ｋｅＶで6.0×1012の線量でオプションのブランケット・ホウ素注入が行われる。オプションのブランケットＰ形不純物添加埋込み層（図示されていない）をまた注入することもできることに注目されたい。
（ｃ） 従来の処理工程を用いて、Ｐ形エピタクシャル層２０４が沈着される。層２０４は、例えば、約６〜８オーム・センチメートルの抵抗率を有し、および約３μｍの厚さを有する。Ｐ形エピタクシャル層２０４の中に埋込み層の添加不純物が拡散することにより、一部分は基板２００の中にそして一部分はエピタクシャル層２０４の中に埋込み層２０２が作成される。埋込み層２０２の添加不純物分布は、Ｎ形不純物の大量注入とその後に行われる拡散サイクルとエピタクシャル過剰成長とで定まる。図４を参照。
（ｄ） パッド酸化シリコン２０６が、約20ｎｍの厚さに熱的に成長される。例えば、低圧化学蒸気沈着（low pressure chemical vapor deposition、ＬＰＣＶＤ）を用いて、パッド酸化物の上に厚さが約140ｎｍの窒化シリコン層（図示されていない）が沈着される。この窒化物層の上にフォトレジスト（図示されていない）が沈着されそしてパターンに作成されて、不純物添加領域２０８が作成される。この不純物添加領域２０８は、下記においてＮ形ウエルと呼ばれる。フォトレジストがパターンに作成された後、窒化物層の露出された部分が除去される。150ｋｅＶで1.0×1012の線量でリンが注入され、それから厚さが約400ｎｍのＮ形ウエル酸化物２１０が成長される。例えば熱いリン酸を用いて窒化物層（図示されていない）が除去される。Ｎ形ウエル酸化物２１０を自己整合マスクとして用いて50ｋｅＶで6.0×1012の線量でホウ素が注入され、それにより不純物添加領域２１２が作成される。この不純物添加領域２１２は、下記においてＰ形ウエルと呼ばれる。ウエル添加不純物をエピタクシャル層２０４の中に拡散するために、約1100℃での高温拡散駆動が約500分間実行される。この拡散温度および拡散時間により、Ｎ形ウエル２０８と埋込み層２０２とが相互に隣接する領域の中に添加不純物分布が得られる。ここで、Ｎ形ウエルは埋込み層の上に作成される。Ｐ形ウエル２１２の添加不純物分布も同様の分布である。それは、それらが同じ注入工程および同じ拡散工程で作成されるからである。Ｎ形ウエル２０８についても同じことがいえる。Ｎ形ウエル２０８の不純物添加量は埋込み層２０２の不純物添加量よりも少ないことに注目されたい。図５を参照。
（ｅ） パッド酸化物２０６とＮ形ウエル酸化物２１０とを除去する。新しいパッド酸化物２１４を成長させる。この後、新しいＬＰＣＶＤ窒化物層２１６を沈着する。フォトレジスト（図示されていない）が沈着されそしてパターンに作成されて、モート領域が作成される。フォトレジストによって露出されたままの窒化物層２１６の部分が除去される。図６を参照。
（ｆ） 例えば、雰囲気を用いて、またはシリコンの標準的な高圧局所酸化（high-pressure standard local oxidation of silicon）技術を用いて、フィールド酸化物領域２１８が約620ｎｍの厚さにまで成長される。図７を参照。
（ｇ） 窒化物層２１６とパッド酸化物２１４とを除去する。ダミー酸化物２２０が成長される。フォトレジスト２２２が沈着されそしてパターンに作成されて、ＮチヤンネルＭＯＳトランジスタとＮＰＮバイポーラ・トランジスタのベース２１１とのための閾値調整注入が行われる。近似的に下記の線量およびエネルギで、すなわちそれぞれ、20ｋｅＶで1.5×1012、70ｋｅＶで4.0×1012および180ｋｅＶで2.0×1012で、閾値調整注入、パンチスルー阻止注入およびチヤンネル・ストップ注入が実行される。これらの注入は、ＮチヤンネルＭＯＳトランジスタに対するチヤンネル閾値電圧およびフィールド閾値電圧を設定する。チヤンネル・ストップ注入はまた、ＮＰＮバイポーラ・トランジスタのベース２１１として作用するＰ形ウエル２１２の不純物添加を増強する。図８を参照。Ｎチヤンネル閾値調整注入、パンチスルー阻止注入およびチヤンネル・ストップ注入は、下記においてこれらはまとめて「ＶＴＮ」注入と呼ばれる。
（ｈ） フォトレジスト２２２が除去される。フォトレジスト２２４が沈着されそしてパターンに作成されて、ＰチヤンネルＭＯＳトランジスタに対する閾値調整注入、パンチスルー阻止注入およびチヤンネル・ストップ注入（下記において「ＶＴＰ」注入と呼ばれる）が行われる。近似的に下記の線量およびエネルギで、すなわちそれぞれ、50ｋｅＶで1.5×1012、150ｋｅＶで5.0×1012および380ｋｅＶで2.5×1012で、閾値調整注入、パンチスルー阻止注入およびチヤンネル・ストップ注入が実行される。これらの注入は、ＰチヤンネルＭＯＳトランジスタに対するチヤンネル閾値電圧およびフィールド閾値電圧を設定する役割を果たす。図９を参照。
（ｉ） ダミー・ゲート酸化物２２０が除去される。ゲート酸化物２２６が、例えば熱酸化により約７〜15ｎｍの範囲の厚さに作成される。不純物が添加されていない多結晶シリコンが約310ｎｍの厚さにブランケット沈着される。フォトレジスト（図示されていない）が沈着されそしてパターンに作成されて、ＮチヤンネルＭＯＳゲート領域が露出される。約50ｋｅＶで3.0×1015の線量でリン注入が実行される。この構造体に、約900℃で約30分間の焼鈍しが行われる。存在しているフォトレジストが除去され、そしてまた別のフォトレジスト層（図示されていない）が沈着されそしてパターンに作成されそしてエッチングが行われて、ＮチヤンネルＭＯＳトランジスタのためのＮ形不純物添加ポリ・ゲート２２８とＰチヤンネルＭＯＳトランジスタのための不純物が添加されていないポリ・ゲート２３０とが作成される。図１０を参照。このポリ・エッチング段階において、ポリ抵抗器、コンデンサ電極および他の受動部品がまた作成される。前記のリン注入のためのフォトレジストにより被覆された不純物が添加されていないポリ・ゲート２３０は、ポリ・ゲート２２８と同じように、オプションでＮ形不純物を添加することができる。不純物が添加されていないＰチヤンネルＭＯＳゲートは表面チヤンネル・トランジスタになり、一方、Ｎ＋形ポリ・ゲートはチヤンネルが埋め込まれたトランジスタになる。
（ｊ） フォトレジスト２３１が沈着されそしてパターンに作成されて、ＮチヤンネルＭＯＳトランジスタと、ＮＰＮバイポーラ・トランジスタのエミッタ接触体ウエル領域およびコレクタ接触体ウエル領域２１３とが露出される。ＮチヤンネルＭＯＳトランジスタのソース／ドレイン・モート領域２３２と、ＮＰＮコレクタ接触体モート２３４と、ＮＰＮエミッタ２３６との中に、少量の不純物が添加されたドレイン（low-doped drain、ＬＤＤ）注入が実行される。ＬＤＤ注入は、例えば50ｋｅＶで6.0×1013の線量でリンを用いて実行される。標準的な技術を用いて、ポリシリコン・ゲート２２８および２３０の上に厚さ200ｎｍの酸化物または窒化物の側壁スペーサ２３７が作成される。約120ｋｅＶで3.0×1015の線量でヒ素の注入が実行され、そしてその後、50ｋｅＶで4.0×1014の線量でリンの注入が実行されて、ソース／ドレイン領域２３２と、ＮＰＮコレクタ接触体２３４と、ＮＰＮエミッタ２３６とが完成する。図１２を参照。
（ｋ） 存在するフォトレジスト２３１が除去され、そしてフォトレジスト２３８が沈着されそしてパターンに作成されて、ＰチヤンネルＭＯＳトランジスタと、ＮＰＮバイポーラ・トランジスタのベース領域２１１が露出される。20ｋｅＶで3.0×1015の線量でホウ素の注入が実行され、それによりＰチヤンネルＭＯＳトランジスタのソース／ドレイン・モート領域２４０と、ＮＰＮバイポーラ・トランジスタのベース接触体２４２とが作成される。約875℃で約35分間、焼鈍しが行われる。図１３を参照。このホウ素注入はまた、ＰチヤンネルＭＯＳトランジスタの以前には不純物が添加されていないポリ・ゲート２３０にも不純物が添加されることに注目されたい。
（ｌ） シリサイド化に対するマスクとしての役割を果たす厚さが約100ｎｍの酸化物層２４４が沈着される。フォトレジスト２４６が沈着され、そしてパターンに作成されて、エミッタ領域２３６の端部においておよびエミッタ領域に隣接するフィールド酸化物領域２１８の上で、ゲート酸化物層２２６とシリサイド化マスク酸化物２４４との積層体の一部分を被覆する。露出されたゲート酸化物層２２６を除去する。図１４を参照。
（ｍ） チタンを約30ｎｍの厚さに沈着し、そして約675℃で約30分間加熱して、ＰチヤンネルＭＯＳソース／ドレイン・モート領域２４０と、ＮチヤンネルＭＯＳソース／ドレイン・モート領域２３２と、コレクタ接触体２３４と、ベース領域２４２と、エミッタ領域２３６と、ポリ・ゲート２２８および２３０との上に、自己整合したシリサイド２５０が作成される。エミッタの周縁にシリサイドがないことにより、シリサイドの厚さが一様でないことまたはバーズ・ビーク（bird's beak）領域のスパイキングにより生ずるエミッタ端部における再結合効果から、利得（ｈfe）が劣化する機会が減少する。また別の方法は、エミッタ領域２３６の全体を単にシリサイド化することであることを断っておく。
（ｎ） 酸化物層２５２を約１μｍの厚さに沈着し、そして例えばレジスト・エッチ・バック技術を用いて平坦化する。フォトレジスト（図示されていない）が沈着されそしてパターンに作成されて、ＭＯＳトランジスタのソース／ドレイン接触体と、ＮＰＮバイポーラ・トランジスタのベース接触体およびエミッタ接触体およびコレクタ接触体とに対する接触体孔が作成される。酸化物層２５２にエッチングが行われて、下にある接触体領域が露出される。フォトレジストが除去され、そして例えばＴｉＷ２５４とその後のＡｌＣｕ２５６とで孔が充填される。また別の金属の方式では、タングステンのプラグとその後にＴｉＮ／ＡｌＣｕを用いる、またはタングステン金属だけが用いられる。フォトレジストが沈着されそしてパターンに作成して、金属層の中に要求された相互接続体が作成される。フォトレジストを除去する。図１５を参照。その後、従来の技術を用いてインタレベル誘電体および金属層を作成する。
図１６は、前記で説明したＮＰＮバイポーラ・トランジスタのレイアウトの平面図である。この構造体は金属層２５４および２５６を除いて示されており、そしてこの実施例の処理工程に用いられる種々のマスク・レベルの空間的関係が示されている。埋込み層の外側の境界は図１６の点線３００で示されており、そしてこの埋込み層の外側の境界は、図４〜図１５の一連の横断面図の素子２０２に対応する。図５〜図１５のＮ形ウエル２０８は、図１６の環帯３０２として示されている。コレクタ接触体Ｎ形モート２３４の外側の境界は、図１６では素子３０４として示されている。ベース接触体Ｐ形モート２４２の外側の境界は、図１６では素子３０６として示されている。エミッタ接触体Ｎ形モート２３６の外側の境界は、図１６では素子３０８として示されている。図１４〜図１５のシリサイド化マスク酸化物２４４は、図１６では環帯３１０として示されている。最後に、下記の付加的実施例で説明されるエミッタ領域の閾値調整注入のために用いることができるマスクの外側の境界は、図１６では素子３１２として示されている。
図１７ａおよび図１７ｂに示された本発明による第２の好ましい実施例では、前記の段階（ｇ）および図８で説明されたＶＴＮ注入のマスキングが変更される。具体的に言えば、前記で説明された第１実施例の処理工程において被覆されたＮ形ウエル４０８に加えて、フォトレジスト・マスク４２２がエミッタ領域４００を被覆するように変更される。図１７ｂに示されているように、エミッタ接触体４３６の下のＰ形ウエル４１２の部分が、第１実施例の実質的に均一な横方向ベース不純物添加とは異なって、ＶＴＮ注入からの添加不純物は全くない。したがって、ベース不純物添加はＰ形ウエル４１２の不純物添加レベルだけにより設定され、その結果、第１実施例の処理工程におけるよりも高い利得（ｈfe）を有するバイポーラ・トランジスタが得られる。好ましい第２実施例の処理工程は、注入マスクの変更だけで達成される。したがって、両方の型のバイポーラ・トランジスタを有する集積回路ダイを容易に製造することができる。したがってこのような集積回路は、例えば増幅器の出力段に用いることができるような（ＶＴＮ注入のあるＮＰＮトランジスタで作成された）高いアーリ電圧トランジスタと同様に、（ＶＴＮ注入のないＮＰＮトランジスタで作成された）高いＨfeバンドギャップ基準デバイスを含むことができるであろう。図１８ａは、ベースＶＴＮ注入を含む好ましい第１実施例の処理工程に従って製造されたトランジスタの広がり抵抗値のグラフであり、そして図１８ｂは、ＶＴＮ注入が省略された好ましい第２実施例の処理工程に従って製造されたトランジスタの結果のグラフである。２つのグラフを比較すると、閾値調整注入、パンチスルー注入およびチヤンネル・ストップ注入の効果は明らかである。
本発明による好ましい第３実施例では、好ましい第１実施例および第２実施例の処理工程が、図１９ａおよび図１９ｂに示されているように変更される。具体的に言えば、前記の段階（ｈ）および図９で説明されたＶＴＰ注入のために用いられたマスクが、Ｎ形ウエル６０８に加えて、エミッタ領域６００を露出するように変更される。この変更はＶＴＰ注入のためのマスクを含み、したがってこの変更がＶＴＮ注入のためのマスキングを含んでいる好ましい第２実施例の処理工程と共に用いることができる。好ましい第３実施例はまた好ましい第１実施例の処理工程に適用できることを断っておく。図１９ａおよび図１９ｂは、好ましい第２実施例の処理工程が行われた構造体に及ぼす好ましい第３実施例の処理工程の効果を示している。換言すれば、エミッタ領域６００はＶＴＮ注入からの添加不純物は全くない。その代わりに、ＶＴＰ注入の結果、（図１９ｂに示された）エミッタ６３６よりもＰ形ウエル６１２の中にさらに深く延長されたＮ形領域が得られる。これらの変更の結果、好ましい第３実施例により製造されるバイポーラ・トランジスタは、好ましい第２実施例により製造されるバイポーラ・トランジスタよりも高い利得を有する。
図２０ａおよび図２０ｂは、本発明による好ましい第４実施例の図である。この実施例では、前記で説明した最初の３つの実施例で用いられたＰ形ウエルよりもむしろ、Ｎ形ウエル７００の中にバイポーラ・トランジスタが作成される。ベース領域７０２はＶＴＮ注入で作成される。ＶＴＮ注入はＮ形ウエル７００の表面に反対形の不純物添加を行い、（約0.1〜0.2μｍの範囲内の）浅いベース領域が作成される。この浅いベースの幅は、前記で説明した厚いベースの実施例よりも、ＮＰＮトランジスタの動作速度をさらに高くすることを可能にする。前記で説明した厚いベースの実施例では、ベースの深さはエピタクシャル層の厚さにより設定される。それに加えて、ＶＴＮ注入とＮＰＮトランジスタのベースとの両方に対して１組の注入を用いることによりマスクが節約され、そしてＮチヤンネルＭＯＳトランジスタのＮＰＮベース注入、閾値調整注入、チヤンネル・ストップ注入およびパンチスルー防止注入に対して２つの異なる注入段階が用いられる、先行技術の方式に付随するコストを節約することができる。
図２０ｂにおいて、エミッタ領域７０４およびベース接触体７０６は、前記で説明した実施例のようにベース領域７０２の中に作成される。コレクタ接触体７０８はＮ形ウエル７００の中に作成される。コレクタ接触体７０８は、このトランジスタに対しコレクタとして働く。この処理工程はＮ形ウエルとＶＴＮ注入とに対する変更されたマスクを頼みにしているが、しかしそれ以外は前記で説明した実施例の処理工程に複雑さを付加していない。好ましい第４の実施例の構造体はまた、例えば好ましい第１実施例の構造体よりもダイの小さなスペースを占有するように構成することができる。図１５のエピタクシャル層２１１の残りの部分からベース領域２１１を分離するのに用いられる環帯Ｎ形ウエル３０２（図４〜図１５の素子２０８）を、好ましい第４実施例の構造体の注入されたベースの方式で避けることができ、したがってダイのスペースを節約することができる。
図２１は、本発明による好ましい第５実施例の図である。図２１の構造体は図２０ｂの構造体と同様であるが、しかし図２１では埋込み層７１０が省略されている。図２１の構造体により、標準型のＣＭＯＳ処理工程で製造することができ、そして典型的には埋込み層を作成するのに関与する処理工程段階のない、分離された垂直型のＮＰＮトランジスタが得られる。
本発明は例示された実施例を参照して説明されたが、この説明は本発明の範囲がこれらの実施例に限定されることを意味するものではない。本発明のその他の実施例はもちろん、例示された実施例を種々に変更した実施例および種々に組み合わせた実施例の可能であることは、前記説明を参照すれば当業者には明らかであるであろう。したがって、本発明はこのような変更実施例または他の実施例をすべて包含するものである。
以上の説明に関して更に以下の項を開示する。
（１） バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する段階と、
バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、
を有する、ＢｉＣＭＯＳ集積回路を製造する方法。
（２） 少量の不純物が添加された半導体基板の中にＮ形コレクタ領域を作成する段階と、
複数個のＰ形ウエルを作成する段階であって、前記複数個のＰ形ウエルの少なくとも１つが前記コレクタ領域と前記半導体基板の表面との間に配置されたベース領域を形成し、前記ベース領域が前記コレクタ領域に隣接しおよび前記表面にまで延長され、前記複数個のＰ形ウエルの少なくとも１つがＮチヤンネルＭＯＳウエルを形成する、複数個のＰ形ウエルを作成する前記段階と、
複数個のＮ形ウエルを作成する段階であって、前記複数個のＮ形ウエルの少なくとも１つが前記コレクタ領域と前記半導体基板の前記表面との間に配置されたコレクタ接触体ウエルを形成し、前記コレクタ接触体ウエルが前記コレクタ領域に隣接しおよび前記表面にまで延長され、さらに前記コレクタ接触体ウエルが前記ベース領域と前記ＮチヤンネルＭＯＳウエルとの間に配置され、前記複数個のＮ形ウエルの少なくとも１つがＰチヤンネルＭＯＳウエルを形成する、複数個のＮ形ウエルを作成する前記段階と、
前記ベース領域に隣接しおよび前記表面にまで延長されたエミッタ領域を作成する段階と、
を有する、ＢｉＣＭＯＳ集積回路を製造する方法。
（１） バイポーラ・トランジスタのベース領域とＮチヤンネルＭＯＳトランジスタのＰ形ウエルとを１つの注入段階で作成する段階と、
バイポーラ・トランジスタのコレクタ接触体ウエルとＰチヤンネルＭＯＳトランジスタのＮ形ウエルとを１つの注入段階で作成する段階と、
を有する、ＢｉＣＭＯＳ集積回路を製造する方法。
（２） 少量の不純物が添加された半導体基板の中にＮ形コレクタ領域を作成する段階と、
複数個のＰ形ウエルを作成する段階であって、前記複数個のＰ形ウエルの少なくとも１つが前記コレクタ領域と前記半導体基板の表面との間に配置されたベース領域を形成し、前記ベース領域が前記コレクタ領域に隣接しおよび前記表面にまで延長され、前記複数個のＰ形ウエルの少なくとも１つがＮチヤンネルＭＯＳウエルを形成する、複数個のＰ形ウエルを作成する前記段階と、
複数個のＮ形ウエルを作成する段階であって、前記複数個のＮ形ウエルの少なくとも１つが前記コレクタ領域と前記半導体基板の前記表面との間に配置されたコレクタ接触体ウエルを形成し、前記コレクタ接触体ウエルが前記コレクタ領域に隣接しおよび前記表面にまで延長され、さらに前記コレクタ接触体ウエルが前記ベース領域と前記ＮチヤンネルＭＯＳウエルとの間に配置され、前記複数個のＮ形ウエルの少なくとも１つがＰチヤンネルＭＯＳウエルを形成する、複数個のＮ形ウエルを作成する前記段階と、
前記ベース領域に隣接しおよび前記表面にまで延長されたエミッタ領域を作成する段階と、
を有する、ＢｉＣＭＯＳ集積回路を製造する方法。
（３） 第２項記載の方法において、前記エミッタ領域に隣接する前記ベース領域の一部分を除外して、前記Ｐ形ウエルの中にＰ形添加不純物を注入する段階をさらに有する、前記方法。
（４） 第２項記載の方法において、前記Ｎ形ウエルの中および前記ベース領域の一部分の中にＮ形添加不純物を注入する段階をさらに有する、前記方法。
（５） 第４項記載の方法において、前記Ｎ形ウエルの中および前記ベース領域の一部分の中にＮ形添加不純物を注入する段階をさらに有する、前記方法。
（４） 第２項記載の方法において、前記Ｎ形ウエルの中および前記ベース領域の一部分の中にＮ形添加不純物を注入する段階をさらに有する、前記方法。
（５） 第４項記載の方法において、前記Ｎ形ウエルの中および前記ベース領域の一部分の中にＮ形添加不純物を注入する段階をさらに有する、前記方法。
（６） 少量の不純物が添加された半導体基板の中に第１添加不純物分布を有するコレクタ領域と、
前記コレクタ領域と前記半導体基板の表面との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長して配置された、ベース領域と、
前記ベース領域に隣接しおよび前記表面にまで延長して配置されたエミッタ領域と、
前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長して配置され、前記第１添加不純物分布の添加不純物濃度よりも小さな添加不純物濃度により特徴付けられる添加不純物分布を有する、ウエル領域と、
を有するバイポーラ・トランジスタ。
前記コレクタ領域と前記半導体基板の表面との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長して配置された、ベース領域と、
前記ベース領域に隣接しおよび前記表面にまで延長して配置されたエミッタ領域と、
前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長して配置され、前記第１添加不純物分布の添加不純物濃度よりも小さな添加不純物濃度により特徴付けられる添加不純物分布を有する、ウエル領域と、
を有するバイポーラ・トランジスタ。
（７） 第６項記載のトランジスタにおいて、前記ベース領域が実質的に均一な横方向添加不純物分布を有することを特徴とする、前記トランジスタ。
（８） 第６項記載のトランジスタにおいて、前記ベース領域が前記エミッタ領域に隣接する領域の中の小さな添加不純物濃度により特徴付けられる、前記トランジスタ。
（９）（ａ） コレクタ・ウエル接触体領域を有するバイポーラ・トランジスタと、
（ｂ） Ｎ形ウエル領域の中に作成されたソース接触体およびドレイン接触体を有し、前記コレクタ・ウエル接触体領域および前記Ｎ形ウエル領域が実質的に同じ添加不純物分布を有する、ＭＯＳトランジスタと、
を有するＢｉＣＭＯＳ集積回路。
（８） 第６項記載のトランジスタにおいて、前記ベース領域が前記エミッタ領域に隣接する領域の中の小さな添加不純物濃度により特徴付けられる、前記トランジスタ。
（９）（ａ） コレクタ・ウエル接触体領域を有するバイポーラ・トランジスタと、
（ｂ） Ｎ形ウエル領域の中に作成されたソース接触体およびドレイン接触体を有し、前記コレクタ・ウエル接触体領域および前記Ｎ形ウエル領域が実質的に同じ添加不純物分布を有する、ＭＯＳトランジスタと、
を有するＢｉＣＭＯＳ集積回路。
（１０）（ａ） 半導体基板の中に配置されおよび第１添加不純物分布を有するコレクタ領域と、
前記コレクタ領域と前記半導体基板との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長され、およびさらに第２添加不純物分布を有する、ベース領域と、
前記ベース領域に隣接しおよび前記表面にまで延長された、エミッタ領域と、
前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長されて配置され、前記コレクタ接触体ウエルが第３添加不純物を有し、第３添加不純物分布が前記第１添加不純物分布よりは小さな添加不純物濃度により特徴付けられる、コレクタ接触体ウエル領域と、
を有するバイポーラ・トランジスタと、
（ｂ） 前記第２添加不純物分布を有する不純物が添加されたウエル領域の中に作成されたソース接触体およびドレイン接触体を有する、ＮチヤンネルＭＯＳトランジスタと、
（ｃ） 前記第３添加不純物分布を有するウエル領域の中に作成されたソース接触体およびドレイン接触体を有する、ＰチヤンネルＭＯＳトランジスタと、
を有するＢｉＣＭＯＳ集積回路。
（１１） 第１０項記載の集積回路において、前記ベース領域が前記エミッタ領域に隣接した小さな添加不純物濃度の領域を有する、前記集積回路。
前記コレクタ領域と前記半導体基板との間に配置され、前記コレクタ領域に隣接しおよび前記表面にまで延長され、およびさらに第２添加不純物分布を有する、ベース領域と、
前記ベース領域に隣接しおよび前記表面にまで延長された、エミッタ領域と、
前記コレクタ領域と前記ベース領域とに隣接しおよび前記表面にまで延長されて配置され、前記コレクタ接触体ウエルが第３添加不純物を有し、第３添加不純物分布が前記第１添加不純物分布よりは小さな添加不純物濃度により特徴付けられる、コレクタ接触体ウエル領域と、
を有するバイポーラ・トランジスタと、
（ｂ） 前記第２添加不純物分布を有する不純物が添加されたウエル領域の中に作成されたソース接触体およびドレイン接触体を有する、ＮチヤンネルＭＯＳトランジスタと、
（ｃ） 前記第３添加不純物分布を有するウエル領域の中に作成されたソース接触体およびドレイン接触体を有する、ＰチヤンネルＭＯＳトランジスタと、
を有するＢｉＣＭＯＳ集積回路。
（１１） 第１０項記載の集積回路において、前記ベース領域が前記エミッタ領域に隣接した小さな添加不純物濃度の領域を有する、前記集積回路。
（１２） ＢｉＣＭＯＳ集積回路を製造する方法が得られる。この方法は、バイポーラ・トランジスタのベース領域２１１とＮチヤンネルＭＯＳトランジスタのＰ形ウエル２１２とを１つの注入段階で作成する段階と、バイポーラ・トランジスタのコレクタ接触体ウエル２１３とＰチヤンネルＭＯＳトランジスタのＮ形ウエル２０８とを１つの注入段階で作成する段階とを有する。
２１１ ベース領域
２０８ Ｎ形ウエル
２１２ Ｐ形ウエル
２１３ コレクタ接触体ウエル
２０８ Ｎ形ウエル
２１２ Ｐ形ウエル
２１３ コレクタ接触体ウエル
Claims (8)
- Ｐ形ウエルに形成されたＮチヤンネルＭＯＳトランジスタと、
Ｎ形ウエルに形成されたＰチヤンネルＭＯＳトランジスタと、
Ｎ形の埋め込みコレクタ領域と、前記Ｐ形ウエルと同時に形成されたＰベース領域と、前記Ｎ形ウエルと同時に形成され、前記埋め込みコレクタ領域に接触し、前記Ｐベース領域に隣接するＮ形のコレクタ接触体ウエル領域とを含むＮＰＮバイポーラ・トランジスタとを
有するＢｉＣＭＯＳ集積回路。 - 前記Ｐベース領域が前記埋め込みコレクタ領域に接触するように形成された、請求項１に記載のＢｉＣＭＯＳ集積回路。
- 前記Ｎ形のコレクタ接触体ウエル領域が前記Ｐ形ウエルを環状に取り囲むように形成された、請求項１及至２のいずれか一つに記載のＢｉＣＭＯＳ集積回路。
- 前記ＮチヤンネルＭＯＳトランジスタのソース／ドレイン領域と、前記ＮＰＮバイポーラのエミッタが同時に形成された、請求項１及至３のいずれか一つに記載のＢｉＣＭＯＳ集積回路。
- 前記ＰチヤンネルＭＯＳトランジスタのソース／ドレイン領域と、前記ＮＰＮバイポーラのベース接触体が同時に形成された、請求項１及至４のいずれか一つに記載のＢｉＣＭＯＳ集積回路。
- 前記Ｐ形ウエルおよび前記Ｐベース領域に対しＶＴＮ注入が行われた、請求項１及至５のいずれか一つに記載のＢｉＣＭＯＳ集積回路。
- 前記ＶＴＮ注入が、前記ＮＰＮバイポーラ・トランジスタのエミッタを除く前記Ｐベース領域に対し行われた、請求項６に記載のＢｉＣＭＯＳ集積回路。
- 前記Ｎ形ウエルおよび前記ＮＰＮバイポーラ・トランジスタのエミッタに対しＶＴＰ注入が行われた、請求項１及至７のいずれか一つに記載のＢｉＣＭＯＳ集積回路。
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