JPH08204040A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08204040A JPH08204040A JP967795A JP967795A JPH08204040A JP H08204040 A JPH08204040 A JP H08204040A JP 967795 A JP967795 A JP 967795A JP 967795 A JP967795 A JP 967795A JP H08204040 A JPH08204040 A JP H08204040A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】工程数の増加なく、コレクタイオン注入を実施
する。 【構成】シリコン基板上のＮ型シリコン膜４にＰウェル
領域５ａ，５ｂ及びＮウェル領域６を形成する。Ｐウェ
ル領域５ａの素子領域には、Ｎ型ＭＯＳＦＥＴが形成さ
れ、Ｐウェル領域５ｂの素子領域には、ＰＮＰ型バイポ
−ラトランジスタが形成される。全面にレジスト膜１３
を形成し、Ｎ型ＭＯＳＦＥＴが形成されるＰウェル領域
５ａ上及びバイポ−ラトランジスタが形成されるＰウェ
ル領域５ｂの一部（エミッタを形成する部分）に開口を
有するレジストパタ−ンを形成する。このレジストパタ
−ンをマスクにして、Ｐ型不純物を注入する。
する。 【構成】シリコン基板上のＮ型シリコン膜４にＰウェル
領域５ａ，５ｂ及びＮウェル領域６を形成する。Ｐウェ
ル領域５ａの素子領域には、Ｎ型ＭＯＳＦＥＴが形成さ
れ、Ｐウェル領域５ｂの素子領域には、ＰＮＰ型バイポ
−ラトランジスタが形成される。全面にレジスト膜１３
を形成し、Ｎ型ＭＯＳＦＥＴが形成されるＰウェル領域
５ａ上及びバイポ−ラトランジスタが形成されるＰウェ
ル領域５ｂの一部（エミッタを形成する部分）に開口を
有するレジストパタ−ンを形成する。このレジストパタ
−ンをマスクにして、Ｐ型不純物を注入する。
Description
【０００１】
【産業上の利用分野】本発明は、バイポ−ラトランジス
タとＭＯＳトランンジスタを有する半導体装置の製造方
法に関する。
タとＭＯＳトランンジスタを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来、バイポ−ラトランジスタとＭＯＳ
トランンジスタを有する半導体装置は、以下に示すよう
な工程により製造される。まず、図２０及び図２１に示
すように、不純物濃度が約４×１０15ｃｍ-3のＰ型シリ
コン基板１を用意する。このシリコン基板１の表面領域
に、不純物濃度が約５×１０19ｃｍ-3の高濃度のＮ+ 型
不純物層２と不純物濃度が約５×１０17ｃｍ-3の高濃度
のＰ型不純物層３をそれぞれ形成する。
トランンジスタを有する半導体装置は、以下に示すよう
な工程により製造される。まず、図２０及び図２１に示
すように、不純物濃度が約４×１０15ｃｍ-3のＰ型シリ
コン基板１を用意する。このシリコン基板１の表面領域
に、不純物濃度が約５×１０19ｃｍ-3の高濃度のＮ+ 型
不純物層２と不純物濃度が約５×１０17ｃｍ-3の高濃度
のＰ型不純物層３をそれぞれ形成する。
【０００３】気相成長法を用いて、シリコン基板１上
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．５
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図２２及び図２３に示すように、熱酸化によ
り、シリコン膜４上にシリコン酸化膜２１を形成する。
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．５
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図２２及び図２３に示すように、熱酸化によ
り、シリコン膜４上にシリコン酸化膜２１を形成する。
【０００４】また、シリコン膜４中に、Ｐ型不純物（例
えばホウ素）を、加速エネルギ−約１６０ｋｅＶ、ド−
ズ量約２．０×１０13ｃｍ-2の条件で注入する。また、
シリコン膜４中に、Ｎ型不純物（例えば、リン）を、加
速エネルギ−約１６０ｋｅＶ、ド−ズ量約１．０×１０
13ｃｍ-2の条件で注入する。
えばホウ素）を、加速エネルギ−約１６０ｋｅＶ、ド−
ズ量約２．０×１０13ｃｍ-2の条件で注入する。また、
シリコン膜４中に、Ｎ型不純物（例えば、リン）を、加
速エネルギ−約１６０ｋｅＶ、ド−ズ量約１．０×１０
13ｃｍ-2の条件で注入する。
【０００５】この後、窒素雰囲気中において、温度１１
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５ａ，５ｂ及びＮ型ウェル領域６が
形成される。
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５ａ，５ｂ及びＮ型ウェル領域６が
形成される。
【０００６】次に、図２４及び図２５に示すように、シ
リコン酸化膜２１を除去した後、ＬＯＣＯＳ法を用い
て、シリコン膜４上にフィ−ルド酸化膜２２を形成す
る。その結果、Ｐウェル領域５ａ内には、Ｎチャネル型
ＭＯＳトランジスタを形成するための複数の素子領域が
形成され、Ｎウェル領域６内には、Ｐチャネル型ＭＯＳ
トランジスタを形成するための複数の素子領域が形成さ
れ、Ｐウェル領域５ｂ内には、バイポ−ラトランジスタ
を形成するための素子領域が形成される。
リコン酸化膜２１を除去した後、ＬＯＣＯＳ法を用い
て、シリコン膜４上にフィ−ルド酸化膜２２を形成す
る。その結果、Ｐウェル領域５ａ内には、Ｎチャネル型
ＭＯＳトランジスタを形成するための複数の素子領域が
形成され、Ｎウェル領域６内には、Ｐチャネル型ＭＯＳ
トランジスタを形成するための複数の素子領域が形成さ
れ、Ｐウェル領域５ｂ内には、バイポ−ラトランジスタ
を形成するための素子領域が形成される。
【０００７】また、フィ−ルド酸化膜２２を形成した後
には、Ｐウェル領域５ａ，５ｂの十分な量の不純物がＰ
型不純物層３に到達し、Ｎウェル領域６の十分な量の不
純物がＮ+ 型不純物層２に到達する。
には、Ｐウェル領域５ａ，５ｂの十分な量の不純物がＰ
型不純物層３に到達し、Ｎウェル領域６の十分な量の不
純物がＮ+ 型不純物層２に到達する。
【０００８】この後、Ｐウェル領域５ｂの素子領域上に
シリコン酸化膜２３を形成し、Ｐウェル領域５ａの素子
領域及びＮウェル領域６の素子領域上にゲ−ト酸化膜２
４を形成する。
シリコン酸化膜２３を形成し、Ｐウェル領域５ａの素子
領域及びＮウェル領域６の素子領域上にゲ−ト酸化膜２
４を形成する。
【０００９】なお、この工程において、フィ−ルド酸化
膜２２の直下のＰウェル領域５ａに、予めホウ素を例え
ば加速エネルギ−１００ｋｅＶ、ド−ズ量４×１０13ｃ
ｍ-2の条件でイオン注入しておくのがよい。
膜２２の直下のＰウェル領域５ａに、予めホウ素を例え
ば加速エネルギ−１００ｋｅＶ、ド−ズ量４×１０13ｃ
ｍ-2の条件でイオン注入しておくのがよい。
【００１０】これにより、フィ−ルド酸化膜２２をゲ−
ト酸化膜とする寄生Ｎチャネル型ＭＯＳトランジスタ
（後の工程で形成される）の閾値を高め、この寄生Ｎチ
ャネル型ＭＯＳトランジスタがオンすることを防止でき
る。
ト酸化膜とする寄生Ｎチャネル型ＭＯＳトランジスタ
（後の工程で形成される）の閾値を高め、この寄生Ｎチ
ャネル型ＭＯＳトランジスタがオンすることを防止でき
る。
【００１１】次に、図２６乃至図２８に示すように、Ｍ
ＯＳトランジスタの閾値を決定するためのイオン注入工
程を経た後、Ｐウェル領域５ａの各素子領域のゲ−ト酸
化膜２４上及びＮウェル領域６内の各素子領域のゲ−ト
酸化膜２４上に、Ｎ型不純物（例えば、リン）を１×１
０20ｃｍ-3以上含むゲ−ト電極９を形成する。
ＯＳトランジスタの閾値を決定するためのイオン注入工
程を経た後、Ｐウェル領域５ａの各素子領域のゲ−ト酸
化膜２４上及びＮウェル領域６内の各素子領域のゲ−ト
酸化膜２４上に、Ｎ型不純物（例えば、リン）を１×１
０20ｃｍ-3以上含むゲ−ト電極９を形成する。
【００１２】なお、Ｐウェル領域５ａ内の素子領域は、
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｐウェル領
域５ａの各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｐウェル領
域５ａの各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
【００１３】同様に、Ｎウェル領域６内の素子領域は、
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｎウェル領
域６上の各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｎウェル領
域６上の各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
【００１４】次に、図２９乃至図３１に示すように、乾
燥酸素雰囲気中において、温度約９００℃、時間約３０
分の酸化工程を経た後、ゲ−ト電極９をマスクにして、
Ｐウェル領域５ａ内の各素子領域に、選択的にリン及び
ヒ素をそれぞれイオン注入し、Ｎチャネル型ＭＯＳトラ
ンジスタのソ−ス・ドレイン領域１０を形成する。
燥酸素雰囲気中において、温度約９００℃、時間約３０
分の酸化工程を経た後、ゲ−ト電極９をマスクにして、
Ｐウェル領域５ａ内の各素子領域に、選択的にリン及び
ヒ素をそれぞれイオン注入し、Ｎチャネル型ＭＯＳトラ
ンジスタのソ−ス・ドレイン領域１０を形成する。
【００１５】同時に、Ｐウェル領域５ｂ内の素子領域
に、選択的にリン及びヒ素をイオン注入し、バイポ−ラ
トランジスタのベ−スの取り出し部分にＮ型不純物層
（外部ベ−ス）１２を形成する。
に、選択的にリン及びヒ素をイオン注入し、バイポ−ラ
トランジスタのベ−スの取り出し部分にＮ型不純物層
（外部ベ−ス）１２を形成する。
【００１６】この時のイオン注入の条件としては、リン
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
【００１７】また、ゲ−ト電極９をマスクにして、Ｎウ
ェル領域６内の各素子領域に、選択的にホウ素をイオン
注入し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ド
レイン領域１１を形成する。
ェル領域６内の各素子領域に、選択的にホウ素をイオン
注入し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ド
レイン領域１１を形成する。
【００１８】同時に、Ｐウェル領域５ｂ内の素子領域
に、選択的にホウ素をイオン注入し、バイポ−ラトラン
ジスタのコレクタの取り出し部分にＰ型不純物層７を形
成し、バイポ−ラトランジスタのエミッタとなるＰ型不
純物層１９を形成する。
に、選択的にホウ素をイオン注入し、バイポ−ラトラン
ジスタのコレクタの取り出し部分にＰ型不純物層７を形
成し、バイポ−ラトランジスタのエミッタとなるＰ型不
純物層１９を形成する。
【００１９】この時のホウ素のイオン注入の条件として
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図３２及び図３３に示す
ように、シリコン基板１上の全面に、レジスト膜１３を
形成する。このレジスト膜１３を加工し、バイポ−ラト
ランジスタのエミッタ１９上に開口を有するレジストパ
タ−ンを形成する。このレジストパタ−ンをマスクにし
て、Ｐウェル領域５ｂに、ホウ素を、加速エネルギ−約
１６０ｋｅＶ、ド−ズ量約８×１０12ｃｍ-2の条件で注
入する。
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図３２及び図３３に示す
ように、シリコン基板１上の全面に、レジスト膜１３を
形成する。このレジスト膜１３を加工し、バイポ−ラト
ランジスタのエミッタ１９上に開口を有するレジストパ
タ−ンを形成する。このレジストパタ−ンをマスクにし
て、Ｐウェル領域５ｂに、ホウ素を、加速エネルギ−約
１６０ｋｅＶ、ド−ズ量約８×１０12ｃｍ-2の条件で注
入する。
【００２０】なお、このバイポ−ラトランジスタのエミ
ッタ１９直下のコレクタ１４（Ｐウェル領域５ｂ）にホ
ウ素をイオン注入し、エミッタ１９直下のコレクタ１４
の不純物濃度を高くする工程は、一般に、コレクタイオ
ン注入工程と呼ばれる。
ッタ１９直下のコレクタ１４（Ｐウェル領域５ｂ）にホ
ウ素をイオン注入し、エミッタ１９直下のコレクタ１４
の不純物濃度を高くする工程は、一般に、コレクタイオ
ン注入工程と呼ばれる。
【００２１】このコレクタイオン注入工程を行うことに
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図３４及び図
３５に示すように、レジスト膜１３を除去した後、Ｐウ
ェル領域５ｂの素子領域に、リンを、例えば加速エネル
ギ−約１００ｋｅＶ、ド−ズ量約２×１０13ｃｍ-2の条
件でイオン注入し、Ｎ型不純物層（外部ベ−ス）１２に
接触するＮ型不純物層（内部ベ−ス）１５を形成する。
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図３４及び図
３５に示すように、レジスト膜１３を除去した後、Ｐウ
ェル領域５ｂの素子領域に、リンを、例えば加速エネル
ギ−約１００ｋｅＶ、ド−ズ量約２×１０13ｃｍ-2の条
件でイオン注入し、Ｎ型不純物層（外部ベ−ス）１２に
接触するＮ型不純物層（内部ベ−ス）１５を形成する。
【００２２】Ｎ型不純物層１５の深さは、Ｐ型不純物層
１９の深さよりも深く、コレクタイオン注入部１４より
も浅く設定される。次に、図３６に示すように、ＣＶＤ
法を用いて、シリコン基板１上の全面に、膜厚が約２０
０ｎｍのシリコン酸化膜１６を形成する。
１９の深さよりも深く、コレクタイオン注入部１４より
も浅く設定される。次に、図３６に示すように、ＣＶＤ
法を用いて、シリコン基板１上の全面に、膜厚が約２０
０ｎｍのシリコン酸化膜１６を形成する。
【００２３】次に、図３７に示すように、ＣＶＤ法を用
いて、シリコン酸化膜１６上に、膜厚が約７００ｎｍの
シリコン酸化膜１８を形成する。この後、窒素雰囲気中
において、温度約８５０℃の熱処理を行い、各不純物層
中の不純物を活性化させる。
いて、シリコン酸化膜１６上に、膜厚が約７００ｎｍの
シリコン酸化膜１８を形成する。この後、窒素雰囲気中
において、温度約８５０℃の熱処理を行い、各不純物層
中の不純物を活性化させる。
【００２４】次に、図３８に示すように、Ｎチャネル型
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。また、そ
れぞれのコンタクトホ−ル上に、金属配線２０を形成す
ると、バイポ−ラトランジスタとＭＯＳトランンジスタ
を有する半導体装置が完成する。
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。また、そ
れぞれのコンタクトホ−ル上に、金属配線２０を形成す
ると、バイポ−ラトランジスタとＭＯＳトランンジスタ
を有する半導体装置が完成する。
【００２５】
【発明が解決しようとする課題】上記半導体装置の製造
工程においては、バイポ−ラトランジスタのカ−ク効果
を抑制し、高周波特性を向上させるために、コレクタイ
オン注入技術が採用されている（この技術については、
例えば，Ｓ．Ｋｏｎａｋａ，Ｙ．Ａｍｅｍｉｙａ，Ｋ．
Ｓａｋｕｍａ，Ｔ．Ｓａｋａｉ“Ａ ２０ｐｓ／Ｇ Ｓ
ｉ Ｂｉｐｏｌａｒ ＩＣ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ ＳＳＴ ｗｉｔｈ Ｃｏｌｌｅｃｔｏｒ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ”ＳＳＤＭ Ｅｘｔ．Ａｂ
ｓｔｒａｃｔ，ｐｐ．３３１−３３４（１９８７）を参
照）。
工程においては、バイポ−ラトランジスタのカ−ク効果
を抑制し、高周波特性を向上させるために、コレクタイ
オン注入技術が採用されている（この技術については、
例えば，Ｓ．Ｋｏｎａｋａ，Ｙ．Ａｍｅｍｉｙａ，Ｋ．
Ｓａｋｕｍａ，Ｔ．Ｓａｋａｉ“Ａ ２０ｐｓ／Ｇ Ｓ
ｉ Ｂｉｐｏｌａｒ ＩＣ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ ＳＳＴ ｗｉｔｈ Ｃｏｌｌｅｃｔｏｒ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ”ＳＳＤＭ Ｅｘｔ．Ａｂ
ｓｔｒａｃｔ，ｐｐ．３３１−３３４（１９８７）を参
照）。
【００２６】この技術のポイントは、バイポ−ラトラン
ジスタのエミッタ直下のコレクタの不純物濃度を高くす
る点にある。しかし、バイポ−ラトランジスタのエミッ
タ直下のコレクタの不純物濃度を高くするためには、フ
ォトリソグラフィ工程とイオン注入工程からなるコレク
タイオン注入工程が必要となる。
ジスタのエミッタ直下のコレクタの不純物濃度を高くす
る点にある。しかし、バイポ−ラトランジスタのエミッ
タ直下のコレクタの不純物濃度を高くするためには、フ
ォトリソグラフィ工程とイオン注入工程からなるコレク
タイオン注入工程が必要となる。
【００２７】従って、半導体装置の製造工程数が増加
し、コストが高くなる欠点がある。また、バイポ−ラト
ランジスタとＭＯＳトランジスタを有する半導体装置
（例えばＢｉＣＭＯＳなど）の製造工程においては、例
えば図３１に示すような寄生Ｎチャネル型ＭＯＳトラン
ジスタＴの閾値を高めるためのＰ型不純物のイオン注入
がフィ−ルド酸化膜を形成する前に実行される。
し、コストが高くなる欠点がある。また、バイポ−ラト
ランジスタとＭＯＳトランジスタを有する半導体装置
（例えばＢｉＣＭＯＳなど）の製造工程においては、例
えば図３１に示すような寄生Ｎチャネル型ＭＯＳトラン
ジスタＴの閾値を高めるためのＰ型不純物のイオン注入
がフィ−ルド酸化膜を形成する前に実行される。
【００２８】従って、寄生Ｎチャネル型ＭＯＳトランジ
スタの閾値を高めるためのイオン注入といわゆるコレク
タイオン注入を同時に行うと、コレクタイオン注入部の
不純物が後に行われる熱酸化工程で不要に拡散し、コレ
クタとベ−ス間の接合容量を増大させる。
スタの閾値を高めるためのイオン注入といわゆるコレク
タイオン注入を同時に行うと、コレクタイオン注入部の
不純物が後に行われる熱酸化工程で不要に拡散し、コレ
クタとベ−ス間の接合容量を増大させる。
【００２９】つまり、従来は、寄生Ｎチャネル型ＭＯＳ
トランジスタの閾値を高めるためのイオン注入といわゆ
るコレクタイオン注入を同時に行うことができない。本
発明は、上記欠点を解決すべくなされたもので、その目
的は、製造工程数を増やすことなく、寄生Ｎチャネル型
ＭＯＳトランジスタの閾値を高めるためのイオン注入と
コレクタイオン注入を実行することである。
トランジスタの閾値を高めるためのイオン注入といわゆ
るコレクタイオン注入を同時に行うことができない。本
発明は、上記欠点を解決すべくなされたもので、その目
的は、製造工程数を増やすことなく、寄生Ｎチャネル型
ＭＯＳトランジスタの閾値を高めるためのイオン注入と
コレクタイオン注入を実行することである。
【００３０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＭＯＳトランジスタとバイポ−ラトランジ
スタを有する半導体装置の製造方法は、半導体基板の表
面領域に不純物層を形成し、前記半導体基板上に第１導
電型の半導体膜を形成し、前記半導体膜に第２導電型の
不純物を注入し第２導電型の第１及び第２ウェル領域を
形成し、前記半導体膜上にフィ−ルド酸化膜を形成し、
前記第１ウェル領域に第１素子領域を形成し、前記第２
ウェル領域に第２素子領域を形成し、前記第１ウェル領
域の前記フィ−ルド酸化膜直下に第２導電型の不純物を
注入して前記第１ウェル領域の前記フィ−ルド酸化膜直
下の不純物濃度を高くすると同時に、前記第２ウェル領
域の前記第２素子領域の一部に第２導電型の不純物を注
入して前記第２ウェル領域の前記第２素子領域の一部の
不純物濃度を高くし、前記第１素子領域に、第１導電型
のＭＯＳトランジスタを形成し、前記第２素子領域に、
前記第２素子領域の一部上にべ−ス及びエミッタを有す
るバイポ−ラトランジスタを形成する、というう一連の
工程からなる。
め、本発明のＭＯＳトランジスタとバイポ−ラトランジ
スタを有する半導体装置の製造方法は、半導体基板の表
面領域に不純物層を形成し、前記半導体基板上に第１導
電型の半導体膜を形成し、前記半導体膜に第２導電型の
不純物を注入し第２導電型の第１及び第２ウェル領域を
形成し、前記半導体膜上にフィ−ルド酸化膜を形成し、
前記第１ウェル領域に第１素子領域を形成し、前記第２
ウェル領域に第２素子領域を形成し、前記第１ウェル領
域の前記フィ−ルド酸化膜直下に第２導電型の不純物を
注入して前記第１ウェル領域の前記フィ−ルド酸化膜直
下の不純物濃度を高くすると同時に、前記第２ウェル領
域の前記第２素子領域の一部に第２導電型の不純物を注
入して前記第２ウェル領域の前記第２素子領域の一部の
不純物濃度を高くし、前記第１素子領域に、第１導電型
のＭＯＳトランジスタを形成し、前記第２素子領域に、
前記第２素子領域の一部上にべ−ス及びエミッタを有す
るバイポ−ラトランジスタを形成する、というう一連の
工程からなる。
【００３１】前記不純物層は、前記第１及び第２ウェル
領域の直下が第２導電型となるように形成される。前記
半導体膜を形成した後、前記フィ−ルド酸化膜を形成す
る前に、前記半導体膜に第１導電型の不純物を注入し第
１導電型の第３ウェル領域が形成される。前記フィ−ル
ド酸化膜により前記第３ウェル領域に第３素子領域が形
成され、前記第３素子領域に第２導電型のＭＯＳトラン
ジスタが形成される。
領域の直下が第２導電型となるように形成される。前記
半導体膜を形成した後、前記フィ−ルド酸化膜を形成す
る前に、前記半導体膜に第１導電型の不純物を注入し第
１導電型の第３ウェル領域が形成される。前記フィ−ル
ド酸化膜により前記第３ウェル領域に第３素子領域が形
成され、前記第３素子領域に第２導電型のＭＯＳトラン
ジスタが形成される。
【００３２】前記不純物は、前記フィ−ルド酸化膜直下
の前記第１ウェル領域の前記フィ−ルド酸化膜に隣接す
る部分に、プロファイルのピ−クが存在するように注入
される。
の前記第１ウェル領域の前記フィ−ルド酸化膜に隣接す
る部分に、プロファイルのピ−クが存在するように注入
される。
【００３３】
【作用】上記製造方法によれば、寄生ＭＯＳトランジス
タの閾値を高くするためのイオン注入といわゆるコレク
タイオン注入が同時に行われている。従って、コレクタ
イオン注入を独立して行っている従来に比べて工程数を
減らすことができる。
タの閾値を高くするためのイオン注入といわゆるコレク
タイオン注入が同時に行われている。従って、コレクタ
イオン注入を独立して行っている従来に比べて工程数を
減らすことができる。
【００３４】また、寄生ＭＯＳトランジスタの閾値を高
くするためのイオン注入とコレクタイオン注入は、フィ
−ルド酸化膜を形成した後に行われている。従って、イ
オン注入法により、所定の位置に不純物を注入すること
ができ、しかもコレクタイオン注入部においてプロファ
イルの“だれ”が生じることもない。
くするためのイオン注入とコレクタイオン注入は、フィ
−ルド酸化膜を形成した後に行われている。従って、イ
オン注入法により、所定の位置に不純物を注入すること
ができ、しかもコレクタイオン注入部においてプロファ
イルの“だれ”が生じることもない。
【００３５】即ち、バイポ−ラトランジスタのエミッタ
直下のコレクタの不純物濃度のみを高濃度にできるた
め、コレクタ及びベ−ス間の接合容量を不要に増やすこ
ともない。
直下のコレクタの不純物濃度のみを高濃度にできるた
め、コレクタ及びベ−ス間の接合容量を不要に増やすこ
ともない。
【００３６】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定している。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。また、寄生Ｍ
ＯＳトランジスタの閾値を高くすることにより、この寄
生ＭＯＳトランジスタがオンすることもない。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定している。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。また、寄生Ｍ
ＯＳトランジスタの閾値を高くすることにより、この寄
生ＭＯＳトランジスタがオンすることもない。
【００３７】
【実施例】以下、図面を参照しながら、本発明の半導体
装置の製造方法について詳細に説明する。図１乃至図１
９は、本発明の一実施例に係わる半導体装置の製造方法
の各工程を示している。
装置の製造方法について詳細に説明する。図１乃至図１
９は、本発明の一実施例に係わる半導体装置の製造方法
の各工程を示している。
【００３８】まず、図１及び図２に示すように、不純物
濃度が約４×１０15ｃｍ-3のＰ型シリコン基板１を用意
する。このシリコン基板１の表面領域に、不純物濃度が
約５×１０19ｃｍ-3の高濃度のＮ+ 型不純物層２と不純
物濃度が約５×１０17ｃｍ-3の高濃度のＰ型不純物層３
をそれぞれ形成する。
濃度が約４×１０15ｃｍ-3のＰ型シリコン基板１を用意
する。このシリコン基板１の表面領域に、不純物濃度が
約５×１０19ｃｍ-3の高濃度のＮ+ 型不純物層２と不純
物濃度が約５×１０17ｃｍ-3の高濃度のＰ型不純物層３
をそれぞれ形成する。
【００３９】気相成長法を用いて、シリコン基板１上
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．５
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図３及び図４に示すように、熱酸化により、
シリコン膜４上にシリコン酸化膜２１を形成する。
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．５
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図３及び図４に示すように、熱酸化により、
シリコン膜４上にシリコン酸化膜２１を形成する。
【００４０】また、シリコン膜４中に、Ｐ型不純物（例
えばホウ素）を、加速エネルギ−約１６０ｋｅＶ、ド−
ズ量約２．０×１０13ｃｍ-2の条件で注入する。また、
シリコン膜４中に、Ｎ型不純物（例えば、リン）を、加
速エネルギ−約１６０ｋｅＶ、ド−ズ量約１．０×１０
13ｃｍ-2の条件で注入する。
えばホウ素）を、加速エネルギ−約１６０ｋｅＶ、ド−
ズ量約２．０×１０13ｃｍ-2の条件で注入する。また、
シリコン膜４中に、Ｎ型不純物（例えば、リン）を、加
速エネルギ−約１６０ｋｅＶ、ド−ズ量約１．０×１０
13ｃｍ-2の条件で注入する。
【００４１】この後、窒素雰囲気中において、温度１１
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５ａ，５ｂ及びＮ型ウェル領域６が
形成される。
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５ａ，５ｂ及びＮ型ウェル領域６が
形成される。
【００４２】次に、図５及び図６に示すように、シリコ
ン酸化膜２１を除去した後、ＬＯＣＯＳ法を用いて、シ
リコン膜４上に膜厚が約８５０ｎｍのフィ−ルド酸化膜
２２を形成する。
ン酸化膜２１を除去した後、ＬＯＣＯＳ法を用いて、シ
リコン膜４上に膜厚が約８５０ｎｍのフィ−ルド酸化膜
２２を形成する。
【００４３】その結果、Ｐウェル領域５ａ内には、Ｎチ
ャネル型ＭＯＳトランジスタを形成するための複数の素
子領域が形成され、Ｎウェル領域６内には、Ｐチャネル
型ＭＯＳトランジスタを形成するための複数の素子領域
が形成され、Ｐウェル領域５ｂ内には、バイポ−ラトラ
ンジスタを形成するための素子領域が形成される。
ャネル型ＭＯＳトランジスタを形成するための複数の素
子領域が形成され、Ｎウェル領域６内には、Ｐチャネル
型ＭＯＳトランジスタを形成するための複数の素子領域
が形成され、Ｐウェル領域５ｂ内には、バイポ−ラトラ
ンジスタを形成するための素子領域が形成される。
【００４４】また、フィ−ルド酸化膜２２を形成した後
には、Ｐウェル領域５ａ，５ｂの十分な量の不純物がＰ
型不純物層３に到達し、Ｎウェル領域６の十分な量の不
純物がＮ+ 型不純物層２に到達する。
には、Ｐウェル領域５ａ，５ｂの十分な量の不純物がＰ
型不純物層３に到達し、Ｎウェル領域６の十分な量の不
純物がＮ+ 型不純物層２に到達する。
【００４５】この後、Ｐウェル領域５ｂの素子領域上に
シリコン酸化膜２３を形成し、Ｐウェル領域５ａの素子
領域上及びＮウェル領域６の素子領域上にシリコン酸化
膜２４´を形成する。
シリコン酸化膜２３を形成し、Ｐウェル領域５ａの素子
領域上及びＮウェル領域６の素子領域上にシリコン酸化
膜２４´を形成する。
【００４６】次に、図７及び図８に示すように、シリコ
ン基板１上の全面に、レジスト膜１３を形成する。この
レジスト膜１３を加工し、Ｐウェル領域５ａ上及びバイ
ポ−ラトランジスタのエミッタとなる部分に、それぞれ
開口を有するレジストパタ−ンを形成する。
ン基板１上の全面に、レジスト膜１３を形成する。この
レジスト膜１３を加工し、Ｐウェル領域５ａ上及びバイ
ポ−ラトランジスタのエミッタとなる部分に、それぞれ
開口を有するレジストパタ−ンを形成する。
【００４７】このレジストパタ−ンをマスクにして、Ｐ
ウェル領域５ａ，５ｂ中に、ホウ素を、例えば加速エネ
ルギ−約１３０ｋｅＶ、ド−ズ量約８×１０12ｃｍ-2の
条件で注入する。
ウェル領域５ａ，５ｂ中に、ホウ素を、例えば加速エネ
ルギ−約１３０ｋｅＶ、ド−ズ量約８×１０12ｃｍ-2の
条件で注入する。
【００４８】その結果、フィ−ルド酸化膜２２直下のＰ
ウェル領域５ａのフィ−ルド酸化膜に隣接する部分のホ
ウ素の濃度、及びＰウェル領域５ａの素子領域の表面か
ら約３６０ｎｍの深さの部分のホウ素の濃度が、それぞ
れ最も高濃度になる。
ウェル領域５ａのフィ−ルド酸化膜に隣接する部分のホ
ウ素の濃度、及びＰウェル領域５ａの素子領域の表面か
ら約３６０ｎｍの深さの部分のホウ素の濃度が、それぞ
れ最も高濃度になる。
【００４９】即ち、フィ−ルド酸化膜２２直下のＰウェ
ル領域５ａのフィ−ルド酸化膜に隣接する部分のホウ素
の濃度を高くすることにより、寄生Ｎチャネル型ＭＯＳ
トランジスタ（後に形成される）の閾値を高くすること
ができる。
ル領域５ａのフィ−ルド酸化膜に隣接する部分のホウ素
の濃度を高くすることにより、寄生Ｎチャネル型ＭＯＳ
トランジスタ（後に形成される）の閾値を高くすること
ができる。
【００５０】なお、Ｐウェル領域５ａの素子領域に注入
されるホウ素は、Ｎチャネル型ＭＯＳトランジスタ（後
に形成される）の動作に悪影響を及ぼすことはない。ま
た、バイポ−ラトランジスタのエミッタとなる部分にホ
ウ素を注入することにより、バイポ−ラトランジスタの
エミッタ直下のコレクタ１４の不純物濃度を高くするこ
とができる（コレクタイオン注入工程）。
されるホウ素は、Ｎチャネル型ＭＯＳトランジスタ（後
に形成される）の動作に悪影響を及ぼすことはない。ま
た、バイポ−ラトランジスタのエミッタとなる部分にホ
ウ素を注入することにより、バイポ−ラトランジスタの
エミッタ直下のコレクタ１４の不純物濃度を高くするこ
とができる（コレクタイオン注入工程）。
【００５１】このコレクタイオン注入工程を行うことに
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図９乃至図１
１に示すように、レジスト膜１３を除去し、ＭＯＳトラ
ンジスタの閾値を決定するためのイオン注入工程を経た
後、Ｐウェル領域５ａ及びＮウェル領域６内の各素子領
域のシリコン酸化膜２４´を除去する。
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図９乃至図１
１に示すように、レジスト膜１３を除去し、ＭＯＳトラ
ンジスタの閾値を決定するためのイオン注入工程を経た
後、Ｐウェル領域５ａ及びＮウェル領域６内の各素子領
域のシリコン酸化膜２４´を除去する。
【００５２】また、Ｐウェル領域５ａ及びＮウェル領域
６内の各素子領域にゲ−ト酸化膜２４を形成する。Ｐウ
ェル領域５ａ及びＮウェル領域６内の各素子領域のゲ−
ト酸化膜２４上に、Ｎ型不純物（例えば、リン）を１×
１０20ｃｍ-3以上含むゲ−ト電極９を形成する。
６内の各素子領域にゲ−ト酸化膜２４を形成する。Ｐウ
ェル領域５ａ及びＮウェル領域６内の各素子領域のゲ−
ト酸化膜２４上に、Ｎ型不純物（例えば、リン）を１×
１０20ｃｍ-3以上含むゲ−ト電極９を形成する。
【００５３】なお、Ｐウェル領域５ａ内の素子領域は、
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｐウェル領
域５ａ上の各素子領域の間のフィ−ルド酸化膜２２上に
も配置される。
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｐウェル領
域５ａ上の各素子領域の間のフィ−ルド酸化膜２２上に
も配置される。
【００５４】同様に、Ｎウェル領域６内の素子領域は、
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｎウェル領
域６上の各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
千鳥格子状に配置され、かつ、ゲ−ト電極９は、直線状
に配置される。このため、ゲ−ト電極９は、Ｎウェル領
域６上の各素子領域の間のフィ−ルド酸化膜２２上にも
配置される。
【００５５】次に、図１２乃至図１４に示すように、乾
燥酸素雰囲気中において、温度約９００℃、時間約３０
分の酸化工程を経た後、ゲ−ト電極９をマスクにして、
Ｐウェル領域５ａ内の各素子領域に、選択的にリン及び
ヒ素をそれぞれイオン注入し、Ｎチャネル型ＭＯＳトラ
ンジスタのソ−ス・ドレイン領域１０を形成する。
燥酸素雰囲気中において、温度約９００℃、時間約３０
分の酸化工程を経た後、ゲ−ト電極９をマスクにして、
Ｐウェル領域５ａ内の各素子領域に、選択的にリン及び
ヒ素をそれぞれイオン注入し、Ｎチャネル型ＭＯＳトラ
ンジスタのソ−ス・ドレイン領域１０を形成する。
【００５６】同時に、Ｐウェル領域５ｂ内の素子領域
に、選択的にリン及びヒ素をイオン注入し、バイポ−ラ
トランジスタのベ−スの取り出し部分にＮ型不純物層
（外部ベ−ス）１２を形成する。
に、選択的にリン及びヒ素をイオン注入し、バイポ−ラ
トランジスタのベ−スの取り出し部分にＮ型不純物層
（外部ベ−ス）１２を形成する。
【００５７】この時のイオン注入の条件としては、リン
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
【００５８】また、ゲ−ト電極９をマスクにして、Ｎウ
ェル領域６内の各素子領域に、選択的にホウ素をイオン
注入し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ド
レイン領域１１を形成する。
ェル領域６内の各素子領域に、選択的にホウ素をイオン
注入し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ド
レイン領域１１を形成する。
【００５９】同時に、Ｐウェル領域５ｂ内の素子領域
に、選択的にホウ素をイオン注入し、バイポ−ラトラン
ジスタのコレクタの取り出し部分にＰ型不純物層７を形
成し、バイポ−ラトランジスタのエミッタとなるＰ型不
純物層１９を形成する。
に、選択的にホウ素をイオン注入し、バイポ−ラトラン
ジスタのコレクタの取り出し部分にＰ型不純物層７を形
成し、バイポ−ラトランジスタのエミッタとなるＰ型不
純物層１９を形成する。
【００６０】この時のホウ素のイオン注入の条件として
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図１５及び図１６に示す
ように、Ｐウェル領域５ｂの素子領域に、リンを、例え
ば加速エネルギ−約１００ｋｅＶ、ド−ズ量約２×１０
13ｃｍ-2の条件でイオン注入し、Ｎ型不純物層（外部ベ
−ス）１２に接触するＮ型不純物層（内部ベ−ス）１５
を形成する。
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図１５及び図１６に示す
ように、Ｐウェル領域５ｂの素子領域に、リンを、例え
ば加速エネルギ−約１００ｋｅＶ、ド−ズ量約２×１０
13ｃｍ-2の条件でイオン注入し、Ｎ型不純物層（外部ベ
−ス）１２に接触するＮ型不純物層（内部ベ−ス）１５
を形成する。
【００６１】Ｎ型不純物層１５の深さは、Ｐ型不純物層
１９の深さよりも深く、コレクタイオン注入部１４より
も浅く設定される。次に、図１７に示すように、ＣＶＤ
法を用いて、シリコン基板１上の全面に、膜厚が約２０
０ｎｍのシリコン酸化膜１６を形成する。
１９の深さよりも深く、コレクタイオン注入部１４より
も浅く設定される。次に、図１７に示すように、ＣＶＤ
法を用いて、シリコン基板１上の全面に、膜厚が約２０
０ｎｍのシリコン酸化膜１６を形成する。
【００６２】次に、図１８に示すように、ＣＶＤ法を用
いて、シリコン酸化膜１６上に、膜厚が約７００ｎｍの
シリコン酸化膜１８を形成する。この後、窒素雰囲気中
において、温度約８５０℃の熱処理を行い、各不純物層
中の不純物を活性化させる。
いて、シリコン酸化膜１６上に、膜厚が約７００ｎｍの
シリコン酸化膜１８を形成する。この後、窒素雰囲気中
において、温度約８５０℃の熱処理を行い、各不純物層
中の不純物を活性化させる。
【００６３】次に、図１９に示すように、Ｎチャネル型
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
【００６４】また、それぞれのコンタクトホ−ル上に、
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、図７及び図８に示す工程からわ
かるように、寄生Ｎチャネル型ＭＯＳトランジスタの閾
値を高くするためのイオン注入工程とコレクタイオン注
入工程とを同時に実行している。
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、図７及び図８に示す工程からわ
かるように、寄生Ｎチャネル型ＭＯＳトランジスタの閾
値を高くするためのイオン注入工程とコレクタイオン注
入工程とを同時に実行している。
【００６５】従って、本発明の製造方法は、コレクタイ
オン注入工程を独立して行っている従来の製造方法に比
べて、フォトリソグラフィ工程、イオン注入工程及びレ
ジスト膜の剥離工程をそれぞれ１つずつ減らすことがで
きる。
オン注入工程を独立して行っている従来の製造方法に比
べて、フォトリソグラフィ工程、イオン注入工程及びレ
ジスト膜の剥離工程をそれぞれ１つずつ減らすことがで
きる。
【００６６】また、寄生Ｎチャネル型ＭＯＳトランジス
タの閾値を高くするためのイオン注入工程とコレクタイ
オン注入工程は、フィ−ルド酸化膜２２を形成した後に
実行している。
タの閾値を高くするためのイオン注入工程とコレクタイ
オン注入工程は、フィ−ルド酸化膜２２を形成した後に
実行している。
【００６７】従って、イオン注入法により、所定の位置
に不純物を注入することができ、しかもコレクタイオン
注入部１４においてプロファイルの“だれ”が生じるこ
ともない。即ち、バイポ−ラトランジスタのエミッタ直
下のコレクタの不純物濃度のみを高濃度にできるため、
コレクタ及びベ−ス間の接合容量を不要に増やすことも
ない。
に不純物を注入することができ、しかもコレクタイオン
注入部１４においてプロファイルの“だれ”が生じるこ
ともない。即ち、バイポ−ラトランジスタのエミッタ直
下のコレクタの不純物濃度のみを高濃度にできるため、
コレクタ及びベ−ス間の接合容量を不要に増やすことも
ない。
【００６８】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、表１に示すよう
に、本発明の製造方法による半導体装置は、コレクタイ
オン注入工程を行わない場合の半導体装置に比べて、バ
イポ−ラトランジスタの最大遮断周波数（ｆTmax）を１
９％向上することができ、かつ、コレクタ電流値を５８
％も向上させることができる。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、表１に示すよう
に、本発明の製造方法による半導体装置は、コレクタイ
オン注入工程を行わない場合の半導体装置に比べて、バ
イポ−ラトランジスタの最大遮断周波数（ｆTmax）を１
９％向上することができ、かつ、コレクタ電流値を５８
％も向上させることができる。
【００６９】
【表１】
【００７０】即ち、本発明の製造方法によるバイポ−ラ
トランジスタの寸法（エミッタ面積）と従来の製造方法
によるバイポ−ラトランジスタの寸法が同じ（例えば
１．１μｍ×１．１μｍ）である場合には、本発明の製
造方法によるバイポ−ラトランジスタは、従来の製造方
法によるバイポ−ラトランジスタよりも駆動能力が大き
いということができる。
トランジスタの寸法（エミッタ面積）と従来の製造方法
によるバイポ−ラトランジスタの寸法が同じ（例えば
１．１μｍ×１．１μｍ）である場合には、本発明の製
造方法によるバイポ−ラトランジスタは、従来の製造方
法によるバイポ−ラトランジスタよりも駆動能力が大き
いということができる。
【００７１】また、図１４に示すように、フィ−ルド酸
化膜２２直下のＰウェル領域５ａの不純物濃度が高くな
っているため、寄生Ｎチャネル型ＭＯＳトランジスタＴ
の閾値が高くなり、このトランジスタＴがオンすること
もない。
化膜２２直下のＰウェル領域５ａの不純物濃度が高くな
っているため、寄生Ｎチャネル型ＭＯＳトランジスタＴ
の閾値が高くなり、このトランジスタＴがオンすること
もない。
【００７２】このように、本発明の製造方法によれば、
製造工程数を増やすことなく、寄生Ｎチャネル型ＭＯＳ
トランジスタの閾値を高めるためのイオン注入とコレク
タイオン注入を実行することができる。
製造工程数を増やすことなく、寄生Ｎチャネル型ＭＯＳ
トランジスタの閾値を高めるためのイオン注入とコレク
タイオン注入を実行することができる。
【００７３】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によれば、以下の効果を奏する。寄生Ｍ
ＯＳトランジスタの閾値を高くするためのイオン注入と
いわゆるコレクタイオン注入が同時に行われている。従
って、コレクタイオン注入を独立して行っている従来に
比べて工程数を減らすことができる。
装置の製造方法によれば、以下の効果を奏する。寄生Ｍ
ＯＳトランジスタの閾値を高くするためのイオン注入と
いわゆるコレクタイオン注入が同時に行われている。従
って、コレクタイオン注入を独立して行っている従来に
比べて工程数を減らすことができる。
【００７４】また、寄生ＭＯＳトランジスタの閾値を高
くするためのイオン注入とコレクタイオン注入は、フィ
−ルド酸化膜を形成した後に行われている。従って、イ
オン注入法により、所定の位置に不純物を注入すること
ができ、しかもコレクタイオン注入部においてプロファ
イルの“だれ”が生じることもない。
くするためのイオン注入とコレクタイオン注入は、フィ
−ルド酸化膜を形成した後に行われている。従って、イ
オン注入法により、所定の位置に不純物を注入すること
ができ、しかもコレクタイオン注入部においてプロファ
イルの“だれ”が生じることもない。
【００７５】即ち、バイポ−ラトランジスタのエミッタ
直下のコレクタの不純物濃度のみを高濃度にできるた
め、コレクタ及びベ−ス間の接合容量を不要に増やすこ
ともない。
直下のコレクタの不純物濃度のみを高濃度にできるた
め、コレクタ及びベ−ス間の接合容量を不要に増やすこ
ともない。
【００７６】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。また、寄生Ｍ
ＯＳトランジスタの閾値を高くすることにより、この寄
生ＭＯＳトランジスタがオンすることもない。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。また、寄生Ｍ
ＯＳトランジスタの閾値を高くすることにより、この寄
生ＭＯＳトランジスタがオンすることもない。
【図１】本発明の一実施例に係わる製造方法の一工程を
示す断面図。
示す断面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】本発明の一実施例に係わる製造方法の一工程を
示す断面図。
示す断面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】本発明の一実施例に係わる製造方法の一工程を
示す断面図。
示す断面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の一実施例に係わる製造方法の一工程を
示す断面図。
示す断面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】本発明の一実施例に係わる製造方法の一工程を
示す断面図。
示す断面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】図９のＸＩ−ＸＩ線に沿う断面図。
【図１２】本発明の一実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿う断面
図。
図。
【図１４】図１２のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】本発明の一実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図１６】図１５のＸＶＩ−ＸＶＩ線に沿う断面図。
【図１７】本発明の一実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図１８】本発明の一実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図１９】本発明の一実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図２０】従来の製造方法の一工程を示す断面図。
【図２１】図２０のＸＸＩ−ＸＸＩ線に沿う断面図。
【図２２】従来の製造方法の一工程を示す断面図。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿う断
面図。
面図。
【図２４】従来の製造方法の一工程を示す断面図。
【図２５】図２４のＸＸＶ−ＸＸＶ線に沿う断面図。
【図２６】従来の製造方法の一工程を示す断面図。
【図２７】図２６のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断
面図。
面図。
【図２８】図２６のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿
う断面図。
う断面図。
【図２９】従来の製造方法の一工程を示す断面図。
【図３０】図２９のＸＸＸ−ＸＸＸ線に沿う断面図。
【図３１】図２９のＸＸＸＩ−ＸＸＸＩ線に沿う断面
図。
図。
【図３２】従来の製造方法の一工程を示す断面図。
【図３３】図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿
う断面図。
う断面図。
【図３４】従来の製造方法の一工程を示す断面図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面
図。
図。
【図３６】従来の製造方法の一工程を示す断面図。
【図３７】従来の製造方法の一工程を示す断面図。
【図３８】従来の製造方法の一工程を示す断面図。
１ …シリコン基板、 ２ …Ｎ+ 型不純物層、 ３ …Ｐ型不純物層、 ４ …シリコン膜、 ５ａ，５ｂ …Ｐウェル領域、 ６ …Ｎウェル領域、 ７ …Ｎ+ 型不純物層（コレクタ取
り出し部）、 ９ …ゲ−ト電極、 １０，１１ …ソ−ス・ドレイン領域、 １２ …Ｐ型不純物層（外部ベ−
ス）、 １３ …レジスト膜、 １４ …コレクタイオン注入部、 １５ …Ｐ型不純物層（内部ベ−
ス）、 １６，１８，２１，２３ …シリコン酸化膜、 １７ …エミッタ電極、 １９ …Ｎ型不純物層（エミッ
タ）、 ２０ …金属配線、 ２２ …フィ−ルド酸化膜。 ２４ …ゲ−ト酸化膜。
り出し部）、 ９ …ゲ−ト電極、 １０，１１ …ソ−ス・ドレイン領域、 １２ …Ｐ型不純物層（外部ベ−
ス）、 １３ …レジスト膜、 １４ …コレクタイオン注入部、 １５ …Ｐ型不純物層（内部ベ−
ス）、 １６，１８，２１，２３ …シリコン酸化膜、 １７ …エミッタ電極、 １９ …Ｎ型不純物層（エミッ
タ）、 ２０ …金属配線、 ２２ …フィ−ルド酸化膜。 ２４ …ゲ−ト酸化膜。
Claims (5)
- 【請求項１】 ＭＯＳトランジスタとバイポ−ラトラン
ジスタを有する半導体装置の製造方法において、 半導体基板の表面領域に不純物層を形成する工程と、 前記半導体基板上に第１導電型の半導体膜を形成する工
程と、 前記半導体膜に第２導電型の不純物を注入し第２導電型
の第１及び第２ウェル領域を形成する工程と、 前記半導体膜上にフィ−ルド酸化膜を形成し、前記第１
ウェル領域に第１素子領域を形成し、前記第２ウェル領
域に第２素子領域を形成する工程と、 前記第１ウェル領域の前記フィ−ルド酸化膜直下に第２
導電型の不純物を注入して前記第１ウェル領域の前記フ
ィ−ルド酸化膜直下の不純物濃度を高くすると同時に、
前記第２ウェル領域の前記第２素子領域の一部に第２導
電型の不純物を注入して前記第２ウェル領域の前記第２
素子領域の一部の不純物濃度を高くする工程と、 前記第１素子領域に、第１導電型のＭＯＳトランジスタ
を形成し、前記第２素子領域に、前記第２素子領域の一
部上にべ−ス及びエミッタを有するバイポ−ラトランジ
スタを形成する工程とを具備することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記不純物層は、前記第１及び第２ウェ
ル領域の直下が第２導電型となるように形成されること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記半導体膜を形成した後、前記フィ−
ルド酸化膜を形成する前に、前記半導体膜に第１導電型
の不純物を注入し第１導電型の第３ウェル領域を形成す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項４】 前記フィ−ルド酸化膜により前記第３ウ
ェル領域に第３素子領域が形成され、 前記第３素子領域に、第２導電型のＭＯＳトランジスタ
を形成する工程を具備することを特徴とする請求項３に
記載の半導体装置の製造方法。 - 【請求項５】 前記不純物は、前記フィ−ルド酸化膜直
下の前記第１ウェル領域の前記フィ−ルド酸化膜に隣接
する部分に、プロファイルのピ−クが存在するように注
入されることを特徴とする請求項１に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967795A JPH08204040A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967795A JPH08204040A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204040A true JPH08204040A (ja) | 1996-08-09 |
Family
ID=11726849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP967795A Pending JPH08204040A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016856A (ja) * | 1998-03-26 | 2009-01-22 | Texas Instr Inc <Ti> | 合併したバイポーラ回路およびｃｍｏｓ回路とその製造法 |
-
1995
- 1995-01-25 JP JP967795A patent/JPH08204040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009016856A (ja) * | 1998-03-26 | 2009-01-22 | Texas Instr Inc <Ti> | 合併したバイポーラ回路およびｃｍｏｓ回路とその製造法 |
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