JPH08204041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08204041A JPH08204041A JP967895A JP967895A JPH08204041A JP H08204041 A JPH08204041 A JP H08204041A JP 967895 A JP967895 A JP 967895A JP 967895 A JP967895 A JP 967895A JP H08204041 A JPH08204041 A JP H08204041A
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Abstract
(57)【要約】
【目的】工程数の増加なく、コレクタイオン注入を実施
する。 【構成】シリコン基板１にＮ+ 型不純物層２を形成す
る。Ｎ+ 型不純物層２上にＮ型シリコン膜４をエピタキ
シャル成長させる。ＬＯＣＯＳ法により、シリコン膜４
上にフィ−ルド酸化膜２２を形成する。レジスト膜１３
を形成し、領域ａの全体及び領域ｃの一部（エミッタを
形成する部分）に開口を有するレジストパタ−ンを形成
する。このレジストパタ−ンをマスクにして、Ｎ型シリ
コン膜４中にＮ型不純物を注入し、Ｎウェル領域６を形
成すると同時に領域ｃの一部のシリコン膜４の不純物濃
度を高くする。
する。 【構成】シリコン基板１にＮ+ 型不純物層２を形成す
る。Ｎ+ 型不純物層２上にＮ型シリコン膜４をエピタキ
シャル成長させる。ＬＯＣＯＳ法により、シリコン膜４
上にフィ−ルド酸化膜２２を形成する。レジスト膜１３
を形成し、領域ａの全体及び領域ｃの一部（エミッタを
形成する部分）に開口を有するレジストパタ−ンを形成
する。このレジストパタ−ンをマスクにして、Ｎ型シリ
コン膜４中にＮ型不純物を注入し、Ｎウェル領域６を形
成すると同時に領域ｃの一部のシリコン膜４の不純物濃
度を高くする。
Description
【０００１】
【産業上の利用分野】本発明は、バイポ−ラトランジス
タとＭＯＳトランンジスタを有する半導体装置の製造方
法に関する。
タとＭＯＳトランンジスタを有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】従来、バイポ−ラトランジスタとＭＯＳ
トランンジスタを有する半導体装置は、以下に示すよう
な工程により製造される。まず、図２２に示すように、
不純物濃度が約４×１０15ｃｍ-3のＰ型シリコン基板１
を用意する。このシリコン基板１の表面領域に、不純物
濃度が約５×１０19ｃｍ-3の高濃度のＮ+ 型不純物層２
と不純物濃度が約５×１０17ｃｍ-3の高濃度のＰ型不純
物層３をそれぞれ形成する。
トランンジスタを有する半導体装置は、以下に示すよう
な工程により製造される。まず、図２２に示すように、
不純物濃度が約４×１０15ｃｍ-3のＰ型シリコン基板１
を用意する。このシリコン基板１の表面領域に、不純物
濃度が約５×１０19ｃｍ-3の高濃度のＮ+ 型不純物層２
と不純物濃度が約５×１０17ｃｍ-3の高濃度のＰ型不純
物層３をそれぞれ形成する。
【０００３】気相成長法を用いて、シリコン基板１上
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．０
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図２３に示すように、熱酸化により、シリコ
ン膜４上にシリコン酸化膜２１を形成する。
に、不純物濃度が約１×１０16ｃｍ-3、膜厚が約１．０
μｍのＮ型シリコン膜４をエピタキシャルに成長させ
る。次に、図２３に示すように、熱酸化により、シリコ
ン膜４上にシリコン酸化膜２１を形成する。
【０００４】また、シリコン膜４中に、Ｐ型不純物を、
加速エネルギ−約１６０ｋｅＶ、ド−ズ量約２．０×１
０13ｃｍ-2の条件で注入する。また、シリコン膜４中
に、Ｎ型不純物を、加速エネルギ−約１６０ｋｅＶ、ド
−ズ量約１．０×１０13ｃｍ-2の条件で注入する。さら
に、シリコン膜４中に、リンを、所定の条件で注入す
る。
加速エネルギ−約１６０ｋｅＶ、ド−ズ量約２．０×１
０13ｃｍ-2の条件で注入する。また、シリコン膜４中
に、Ｎ型不純物を、加速エネルギ−約１６０ｋｅＶ、ド
−ズ量約１．０×１０13ｃｍ-2の条件で注入する。さら
に、シリコン膜４中に、リンを、所定の条件で注入す
る。
【０００５】この後、窒素雰囲気中において、温度１１
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５及びＮ型ウェル領域６が形成さ
れ、かつ、シリコン膜４中のバイポ−ラトランジスタの
コレクタの取り出し部分に、Ｎ+ 型不純物層７が形成さ
れる。
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５及びＮ型ウェル領域６が形成さ
れ、かつ、シリコン膜４中のバイポ−ラトランジスタの
コレクタの取り出し部分に、Ｎ+ 型不純物層７が形成さ
れる。
【０００６】次に、図２４に示すように、シリコン酸化
膜２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン
膜４上にフィ−ルド酸化膜２２を形成する。その結果、
シリコン膜４の表面領域は、Ｐチャネル型ＭＯＳトラン
ジスタを形成するための領域８ａ、Ｎチャネル型ＭＯＳ
トランジスタを形成するための領域８ｂ及びバイポ−ラ
トランジスタを形成するための領域８ｃにそれぞれ分け
られる。
膜２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン
膜４上にフィ−ルド酸化膜２２を形成する。その結果、
シリコン膜４の表面領域は、Ｐチャネル型ＭＯＳトラン
ジスタを形成するための領域８ａ、Ｎチャネル型ＭＯＳ
トランジスタを形成するための領域８ｂ及びバイポ−ラ
トランジスタを形成するための領域８ｃにそれぞれ分け
られる。
【０００７】また、フィ−ルド酸化膜２２を形成した後
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達し、Ｎウェル領域６の十分な量の不純物がＮ
+ 型不純物層２に到達し、Ｎ+ 型不純物層７の十分な量
の不純物がＮ+ 型不純物層２に到達する。
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達し、Ｎウェル領域６の十分な量の不純物がＮ
+ 型不純物層２に到達し、Ｎ+ 型不純物層７の十分な量
の不純物がＮ+ 型不純物層２に到達する。
【０００８】この後、領域８ｃのシリコン膜４上及びＮ
+ 型不純物層７上にシリコン酸化膜２３を形成し、ま
た、領域８ａ，８ｂのシリコン膜４上にゲ−ト酸化膜２
４を形成する。
+ 型不純物層７上にシリコン酸化膜２３を形成し、ま
た、領域８ａ，８ｂのシリコン膜４上にゲ−ト酸化膜２
４を形成する。
【０００９】次に、図２５に示すように、ＭＯＳトラン
ジスタの閾値を決定するためのイオン注入工程を経た
後、領域８ａ，８ｂのゲ−ト酸化膜２４上に、Ｎ型不純
物（例えばリン）を１×１０20ｃｍ-3以上含むゲ−ト電
極９を形成する。
ジスタの閾値を決定するためのイオン注入工程を経た
後、領域８ａ，８ｂのゲ−ト酸化膜２４上に、Ｎ型不純
物（例えばリン）を１×１０20ｃｍ-3以上含むゲ−ト電
極９を形成する。
【００１０】次に、図２６に示すように、乾燥酸素雰囲
気中において、温度約９００℃、時間約３０分の酸化工
程を経た後、ゲ−ト電極９をマスクにして、領域８ｂの
シリコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
気中において、温度約９００℃、時間約３０分の酸化工
程を経た後、ゲ−ト電極９をマスクにして、領域８ｂの
シリコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
【００１１】この時のイオン注入の条件としては、リン
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
【００１２】また、ゲ−ト電極９をマスクにして、領域
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
【００１３】この時のホウ素のイオン注入の条件として
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図２７に示すように、シ
リコン基板１上の全面に、レジスト膜１３を形成する。
このレジスト膜１３を加工し、バイポ−ラトランジスタ
のエミッタを形成する部分に開口を有するレジストパタ
−ンを形成する。このレジストパタ−ンをマスクにし
て、シリコン膜４中に、リンを、加速エネルギ−約３２
０ｋｅＶ、ド−ズ量約２×１０12ｃｍ-2の条件で注入す
る。
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図２７に示すように、シ
リコン基板１上の全面に、レジスト膜１３を形成する。
このレジスト膜１３を加工し、バイポ−ラトランジスタ
のエミッタを形成する部分に開口を有するレジストパタ
−ンを形成する。このレジストパタ−ンをマスクにし
て、シリコン膜４中に、リンを、加速エネルギ−約３２
０ｋｅＶ、ド−ズ量約２×１０12ｃｍ-2の条件で注入す
る。
【００１４】なお、このバイポ−ラトランジスタのエミ
ッタ直下のコレクタ１４（シリコン膜４）にリンをイオ
ン注入し、エミッタ直下のコレクタ１４の不純物濃度を
高くする工程は、一般に、コレクタイオン注入工程と呼
ばれる。
ッタ直下のコレクタ１４（シリコン膜４）にリンをイオ
ン注入し、エミッタ直下のコレクタ１４の不純物濃度を
高くする工程は、一般に、コレクタイオン注入工程と呼
ばれる。
【００１５】このコレクタイオン注入工程を行うことに
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図２８に示す
ように、レジスト膜１３を除去した後、領域ｃのシリコ
ン膜４中に、ホウ素を所定の条件でイオン注入し、Ｐ型
不純物層（外部ベ−ス）１２に接触するＰ型不純物層
（内部ベ−ス）１５を形成する。
より、いわゆるカ−ク効果が抑制され、バイポ−ラトラ
ンジスタの高周波特性が向上する。次に、図２８に示す
ように、レジスト膜１３を除去した後、領域ｃのシリコ
ン膜４中に、ホウ素を所定の条件でイオン注入し、Ｐ型
不純物層（外部ベ−ス）１２に接触するＰ型不純物層
（内部ベ−ス）１５を形成する。
【００１６】また、ＣＶＤ法を用いて、シリコン基板１
上の全面に、膜厚が約２００ｎｍのシリコン酸化膜１６
を形成する。Ｐ型不純物層１５上のシリコン酸化膜１６
に開口を形成し、この開口上にエミッタ電極１７を形成
する。このエミッタ電極１７は、例えばシリコン基板１
上の全面にポリシリコン膜を形成し、このポリシリコン
膜をパタ−ニングすることにより形成できる。
上の全面に、膜厚が約２００ｎｍのシリコン酸化膜１６
を形成する。Ｐ型不純物層１５上のシリコン酸化膜１６
に開口を形成し、この開口上にエミッタ電極１７を形成
する。このエミッタ電極１７は、例えばシリコン基板１
上の全面にポリシリコン膜を形成し、このポリシリコン
膜をパタ−ニングすることにより形成できる。
【００１７】次に、図２９に示すように、エミッタ電極
１７の直下のシリコン膜４（Ｐ型不純物層１５中に、ヒ
素を、所定の条件で選択的にイオン注入する。また、シ
リコン基板１上の全面に、膜厚が約７００ｎｍのシリコ
ン酸化膜１８を形成する。この後、窒素雰囲気中におい
て、温度約８５０℃の熱処理を行うと、エミッタ電極１
７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
１７の直下のシリコン膜４（Ｐ型不純物層１５中に、ヒ
素を、所定の条件で選択的にイオン注入する。また、シ
リコン基板１上の全面に、膜厚が約７００ｎｍのシリコ
ン酸化膜１８を形成する。この後、窒素雰囲気中におい
て、温度約８５０℃の熱処理を行うと、エミッタ電極１
７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
【００１８】次に、図３０に示すように、Ｎチャネル型
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。また、そ
れぞれのコンタクトホ−ル上に、金属配線２０を形成す
ると、バイポ−ラトランジスタとＭＯＳトランンジスタ
を有する半導体装置が完成する。
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。また、そ
れぞれのコンタクトホ−ル上に、金属配線２０を形成す
ると、バイポ−ラトランジスタとＭＯＳトランンジスタ
を有する半導体装置が完成する。
【００１９】
【発明が解決しようとする課題】上記半導体装置の製造
工程においては、バイポ−ラトランジスタのカ−ク効果
を抑制し、高周波特性を向上させるために、コレクタイ
オン注入技術が採用されている（この技術については、
例えば，Ｓ．Ｋｏｎａｋａ，Ｙ．Ａｍｅｍｉｙａ，Ｋ．
Ｓａｋｕｍａ，Ｔ．Ｓａｋａｉ“Ａ ２０ｐｓ／Ｇ Ｓ
ｉ Ｂｉｐｏｌａｒ ＩＣ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ ＳＳＴ ｗｉｔｈ Ｃｏｌｌｅｃｔｏｒ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ”ＳＳＤＭ Ｅｘｔ．Ａｂ
ｓｔｒａｃｔ，ｐｐ．３３１−３３４（１９８７）を参
照）。
工程においては、バイポ−ラトランジスタのカ−ク効果
を抑制し、高周波特性を向上させるために、コレクタイ
オン注入技術が採用されている（この技術については、
例えば，Ｓ．Ｋｏｎａｋａ，Ｙ．Ａｍｅｍｉｙａ，Ｋ．
Ｓａｋｕｍａ，Ｔ．Ｓａｋａｉ“Ａ ２０ｐｓ／Ｇ Ｓ
ｉ Ｂｉｐｏｌａｒ ＩＣ Ｕｓｉｎｇ Ａｄｖａｎｃ
ｅｄ ＳＳＴ ｗｉｔｈ Ｃｏｌｌｅｃｔｏｒ Ｉｏｎ
Ｉｍｐｌａｎｔａｔｉｏｎ”ＳＳＤＭ Ｅｘｔ．Ａｂ
ｓｔｒａｃｔ，ｐｐ．３３１−３３４（１９８７）を参
照）。
【００２０】この技術のポイントは、バイポ−ラトラン
ジスタのエミッタ直下のコレクタの不純物濃度を高くす
る点にある。しかし、バイポ−ラトランジスタのエミッ
タ直下のコレクタの不純物濃度を高くするためには、フ
ォトリソグラフィ工程とイオン注入工程からなるコレク
タイオン注入工程が必要となる。
ジスタのエミッタ直下のコレクタの不純物濃度を高くす
る点にある。しかし、バイポ−ラトランジスタのエミッ
タ直下のコレクタの不純物濃度を高くするためには、フ
ォトリソグラフィ工程とイオン注入工程からなるコレク
タイオン注入工程が必要となる。
【００２１】従って、半導体装置の製造工程数が増加
し、コストが高くなる欠点がある。また、バイポ−ラト
ランジスタとＭＯＳトランジスタを有する半導体装置
（例えばＢｉＣＭＯＳなど）の製造工程においては、Ｎ
ウェル領域は、一般に、リンのイオン注入か、又はリン
のイオン注入とリンの熱拡散により形成される。
し、コストが高くなる欠点がある。また、バイポ−ラト
ランジスタとＭＯＳトランジスタを有する半導体装置
（例えばＢｉＣＭＯＳなど）の製造工程においては、Ｎ
ウェル領域は、一般に、リンのイオン注入か、又はリン
のイオン注入とリンの熱拡散により形成される。
【００２２】しかし、Ｎウェル領域を形成するためのリ
ンのイオン注入は、フィ−ルド酸化膜を形成する前に行
われる。従って、半導体装置の完成後におけるＮウェル
領域の不純物のプロファイルにいわゆる“だれ”が生
じ、Ｎウェル領域の不純物のプロファイルを制御するこ
とが非常に困難となる欠点がある。
ンのイオン注入は、フィ−ルド酸化膜を形成する前に行
われる。従って、半導体装置の完成後におけるＮウェル
領域の不純物のプロファイルにいわゆる“だれ”が生
じ、Ｎウェル領域の不純物のプロファイルを制御するこ
とが非常に困難となる欠点がある。
【００２３】本発明は、上記欠点を解決すべくなされた
もので、その目的は、製造工程数を増やすことなく、コ
レクタイオン注入工程を実行すること、及び、Ｎウェル
領域の不純物プロファイルの制御を正確に行うことので
きる製造方法を提供することである。
もので、その目的は、製造工程数を増やすことなく、コ
レクタイオン注入工程を実行すること、及び、Ｎウェル
領域の不純物プロファイルの制御を正確に行うことので
きる製造方法を提供することである。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＭＯＳトランジスタとバイポ−ラトランジ
スタを有する半導体装置の製造方法は、ａ．半導体基板
の表面領域に不純物層を形成し、ｂ．前記半導体基板上
に第１導電型の半導体膜を形成し、ｃ．前記半導体膜上
にフィ−ルド酸化膜を形成し第１、第２及び第３素子領
域を形成し、ｄ．前記第１素子領域の前記半導体膜に第
１導電型の不純物を注入し第１導電型のウェル領域を形
成すると同時に、前記第３素子領域の前記半導体膜の一
部に第１導電型の不純物を注入し前記半導体膜の一部の
不純物濃度を高くし、ｅ．前記第１素子領域に、第２導
電型のＭＯＳトランジスタを形成し、前記第３素子領域
に、前記半導体膜の一部上にべ−ス及びエミッタを有す
るバイポ−ラトランジスタを形成する、という一連の工
程からなる。
め、本発明のＭＯＳトランジスタとバイポ−ラトランジ
スタを有する半導体装置の製造方法は、ａ．半導体基板
の表面領域に不純物層を形成し、ｂ．前記半導体基板上
に第１導電型の半導体膜を形成し、ｃ．前記半導体膜上
にフィ−ルド酸化膜を形成し第１、第２及び第３素子領
域を形成し、ｄ．前記第１素子領域の前記半導体膜に第
１導電型の不純物を注入し第１導電型のウェル領域を形
成すると同時に、前記第３素子領域の前記半導体膜の一
部に第１導電型の不純物を注入し前記半導体膜の一部の
不純物濃度を高くし、ｅ．前記第１素子領域に、第２導
電型のＭＯＳトランジスタを形成し、前記第３素子領域
に、前記半導体膜の一部上にべ−ス及びエミッタを有す
るバイポ−ラトランジスタを形成する、という一連の工
程からなる。
【００２５】前記不純物層は、前記第１及び第３素子領
域の直下が第１導電型となり、前記第２素子領域の直下
が第２導電型となるように形成されるか、又は、前記第
１、第２及び第３素子領域の直下が全て第１導電型とな
るように形成される。
域の直下が第１導電型となり、前記第２素子領域の直下
が第２導電型となるように形成されるか、又は、前記第
１、第２及び第３素子領域の直下が全て第１導電型とな
るように形成される。
【００２６】前記半導体膜を形成した後、前記フィ−ル
ド酸化膜を形成する前に、前記第２素子領域の前記半導
体膜に第２導電型の不純物を注入し第２導電型のウェル
領域が形成される。
ド酸化膜を形成する前に、前記第２素子領域の前記半導
体膜に第２導電型の不純物を注入し第２導電型のウェル
領域が形成される。
【００２７】前記第２素子領域に、第１導電型のＭＯＳ
トランジスタが形成される。前記不純物は、前記フィ−
ルド酸化膜の底面のレベルと同じレベルにプロファイル
のピ−クが存在するように注入される。
トランジスタが形成される。前記不純物は、前記フィ−
ルド酸化膜の底面のレベルと同じレベルにプロファイル
のピ−クが存在するように注入される。
【００２８】
【作用】上記製造方法によれば、ウェル領域を形成する
ためのイオン注入といわゆるコレクタイオン注入が同時
に行われている。従って、コレクタイオン注入を独立し
て行っている従来に比べて工程数を減らすことができ
る。
ためのイオン注入といわゆるコレクタイオン注入が同時
に行われている。従って、コレクタイオン注入を独立し
て行っている従来に比べて工程数を減らすことができ
る。
【００２９】また、ウェル領域を形成するためのイオン
注入とコレクタイオン注入は、フィ−ルド酸化膜を形成
した後に行われている。従って、高エネルギ−イオン注
入法により、所定の位置に不純物を注入することがで
き、しかもウェル領域及びコレクタイオン注入部におい
てプロファイルの“だれ”が生じることもない。
注入とコレクタイオン注入は、フィ−ルド酸化膜を形成
した後に行われている。従って、高エネルギ−イオン注
入法により、所定の位置に不純物を注入することがで
き、しかもウェル領域及びコレクタイオン注入部におい
てプロファイルの“だれ”が生じることもない。
【００３０】即ち、ウェル領域においては、隣接する素
子領域との耐圧を十分に確保でき、バイポ−ラトランジ
スタのエミッタ直下のコレクタの不純物濃度のみを高濃
度にできるため、コレクタ及びベ−ス間の接合容量を不
要に増やすこともない。
子領域との耐圧を十分に確保でき、バイポ−ラトランジ
スタのエミッタ直下のコレクタの不純物濃度のみを高濃
度にできるため、コレクタ及びベ−ス間の接合容量を不
要に増やすこともない。
【００３１】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、バイポ−ラトラン
ジスタの特性を向上させることができる。
【００３２】
【実施例】以下、図面を参照しながら、本発明の半導体
装置の製造方法について詳細に説明する。 ［Ａ］ 図１乃至図１１は、本発明の第１実施例に係わ
る半導体装置の製造方法の各工程を示している。
装置の製造方法について詳細に説明する。 ［Ａ］ 図１乃至図１１は、本発明の第１実施例に係わ
る半導体装置の製造方法の各工程を示している。
【００３３】まず、図１に示すように、不純物濃度が約
４×１０15ｃｍ-3のＰ型シリコン基板１を用意する。こ
のシリコン基板１の表面領域に、Ｎ型不純物（例えば、
アンチモン）を含み、その不純物濃度が約５×１０19ｃ
ｍ-3の高濃度のＮ+ 型不純物層２を形成する。また、シ
リコン基板１の表面領域に、不純物濃度が約５×１０17
ｃｍ-3の高濃度のＰ型不純物層３を形成する。
４×１０15ｃｍ-3のＰ型シリコン基板１を用意する。こ
のシリコン基板１の表面領域に、Ｎ型不純物（例えば、
アンチモン）を含み、その不純物濃度が約５×１０19ｃ
ｍ-3の高濃度のＮ+ 型不純物層２を形成する。また、シ
リコン基板１の表面領域に、不純物濃度が約５×１０17
ｃｍ-3の高濃度のＰ型不純物層３を形成する。
【００３４】気相成長法を用いて、シリコン基板１上
に、Ｎ型不純物（例えば、リン）を含み、その不純物濃
度が約１×１０16ｃｍ-3、膜厚が約１．０μｍのＮ型シ
リコン膜４をエピタキシャルに成長させる。
に、Ｎ型不純物（例えば、リン）を含み、その不純物濃
度が約１×１０16ｃｍ-3、膜厚が約１．０μｍのＮ型シ
リコン膜４をエピタキシャルに成長させる。
【００３５】次に、図２に示すように、熱酸化により、
シリコン膜４上にシリコン酸化膜２１を形成する。ま
た、シリコン膜４中に、Ｐ型不純物を、加速エネルギ−
約１６０ｋｅＶ、ド−ズ量約２．０×１０13ｃｍ-2の条
件で注入する。また、シリコン膜４中のバイポ−ラトラ
ンジスタのコレクタの取り出し部分に、リンを、所定の
条件で注入する。
シリコン膜４上にシリコン酸化膜２１を形成する。ま
た、シリコン膜４中に、Ｐ型不純物を、加速エネルギ−
約１６０ｋｅＶ、ド−ズ量約２．０×１０13ｃｍ-2の条
件で注入する。また、シリコン膜４中のバイポ−ラトラ
ンジスタのコレクタの取り出し部分に、リンを、所定の
条件で注入する。
【００３６】この後、窒素雰囲気中において、温度１１
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５が形成され、かつ、シリコン膜４
中のバイポ−ラトランジスタのコレクタの取り出し部分
に、Ｎ+ 型不純物層７が形成される。
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５が形成され、かつ、シリコン膜４
中のバイポ−ラトランジスタのコレクタの取り出し部分
に、Ｎ+ 型不純物層７が形成される。
【００３７】次に、図３に示すように、シリコン酸化膜
２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン膜
４上にフィ−ルド酸化膜２２を形成する。その結果、シ
リコン膜４の表面領域は、Ｐチャネル型ＭＯＳトランジ
スタを形成するための領域８ａ、Ｎチャネル型ＭＯＳト
ランジスタを形成するための領域８ｂ及びバイポ−ラト
ランジスタを形成するための領域８ｃにそれぞれ分けら
れる。
２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン膜
４上にフィ−ルド酸化膜２２を形成する。その結果、シ
リコン膜４の表面領域は、Ｐチャネル型ＭＯＳトランジ
スタを形成するための領域８ａ、Ｎチャネル型ＭＯＳト
ランジスタを形成するための領域８ｂ及びバイポ−ラト
ランジスタを形成するための領域８ｃにそれぞれ分けら
れる。
【００３８】また、フィ−ルド酸化膜２２を形成した後
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達する。この後、領域８ｃのシリコン膜４上及
びＮ+ 型不純物層７上にシリコン酸化膜２３を形成し、
また、領域８ａ，８ｂのシリコン膜４上にシリコン酸化
膜２４´を形成する。
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達する。この後、領域８ｃのシリコン膜４上及
びＮ+ 型不純物層７上にシリコン酸化膜２３を形成し、
また、領域８ａ，８ｂのシリコン膜４上にシリコン酸化
膜２４´を形成する。
【００３９】次に、図４に示すように、シリコン基板１
上の全面に、レジスト膜１３を形成する。このレジスト
膜１３を加工し、Ｐチャネル型ＭＯＳトランジスタを形
成する領域８ａ及びバイポ−ラトランジスタのエミッタ
を形成する部分に、それぞれ開口を有するレジストパタ
−ンを形成する。
上の全面に、レジスト膜１３を形成する。このレジスト
膜１３を加工し、Ｐチャネル型ＭＯＳトランジスタを形
成する領域８ａ及びバイポ−ラトランジスタのエミッタ
を形成する部分に、それぞれ開口を有するレジストパタ
−ンを形成する。
【００４０】このレジストパタ−ンをマスクにして、シ
リコン膜４中に、リンを、加速エネルギ−約３２０ｋｅ
Ｖ、ド−ズ量約２×１０12ｃｍ-2の条件で注入する。そ
の結果、バイポ−ラトランジスタのエミッタ直下のコレ
クタ１４（シリコン膜４）の不純物濃度が高くなると同
時にＮウェル領域６が形成される。
リコン膜４中に、リンを、加速エネルギ−約３２０ｋｅ
Ｖ、ド−ズ量約２×１０12ｃｍ-2の条件で注入する。そ
の結果、バイポ−ラトランジスタのエミッタ直下のコレ
クタ１４（シリコン膜４）の不純物濃度が高くなると同
時にＮウェル領域６が形成される。
【００４１】なお、この時のリンのイオン注入は、図５
に示すように、シリコン膜４中及びＮウェル領域６中の
リンの不純物プロファイルのピ−クの位置のレベルが、
フィ−ルド酸化膜２２の底面の位置のレベル（例えば、
シリコン膜４の表面からシリコン膜４中に３５０ｎｍ程
度入った位置のレベル）とほぼ同じになるように設定さ
れる。
に示すように、シリコン膜４中及びＮウェル領域６中の
リンの不純物プロファイルのピ−クの位置のレベルが、
フィ−ルド酸化膜２２の底面の位置のレベル（例えば、
シリコン膜４の表面からシリコン膜４中に３５０ｎｍ程
度入った位置のレベル）とほぼ同じになるように設定さ
れる。
【００４２】次に、図６に示すように、レジスト膜１３
を除去した後、ＭＯＳトランジスタの閾値を決定するた
めのイオン注入工程を経た後、領域８ａ，８ｂのシリコ
ン酸化膜２４´を除去する。また、領域８ａ，８ｂにゲ
−ト酸化膜２４を形成した後、このゲ−ト酸化膜２４上
に、Ｎ型不純物（例えば、リン）を１×１０20ｃｍ-3以
上含むゲ−ト電極９を形成する。
を除去した後、ＭＯＳトランジスタの閾値を決定するた
めのイオン注入工程を経た後、領域８ａ，８ｂのシリコ
ン酸化膜２４´を除去する。また、領域８ａ，８ｂにゲ
−ト酸化膜２４を形成した後、このゲ−ト酸化膜２４上
に、Ｎ型不純物（例えば、リン）を１×１０20ｃｍ-3以
上含むゲ−ト電極９を形成する。
【００４３】次に、図７に示すように、乾燥酸素雰囲気
中において、温度約９００℃、時間約３０分の酸化工程
を経た後、ゲ−ト電極９をマスクにして、領域８ｂのシ
リコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
中において、温度約９００℃、時間約３０分の酸化工程
を経た後、ゲ−ト電極９をマスクにして、領域８ｂのシ
リコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
【００４４】この時のイオン注入の条件としては、リン
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
【００４５】また、ゲ−ト電極９をマスクにして、領域
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
【００４６】この時のホウ素のイオン注入の条件として
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図８に示すように、領域
ｃのシリコン膜４中に、ホウ素を所定の条件でイオン注
入し、Ｐ型不純物層（外部ベ−ス）１２に接触するＰ型
不純物層（内部ベ−ス）１５を形成する。
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図８に示すように、領域
ｃのシリコン膜４中に、ホウ素を所定の条件でイオン注
入し、Ｐ型不純物層（外部ベ−ス）１２に接触するＰ型
不純物層（内部ベ−ス）１５を形成する。
【００４７】このＰ型不純物層（内部ベ−ス）１５の深
さは、２５０ｎｍ〜３５０ｎｍに設定される。即ち、コ
レクタの不純物濃度が高い部分１４が、Ｐ型不純物層１
５に隣接するようにする。
さは、２５０ｎｍ〜３５０ｎｍに設定される。即ち、コ
レクタの不純物濃度が高い部分１４が、Ｐ型不純物層１
５に隣接するようにする。
【００４８】次に、図９に示すように、ＣＶＤ法を用い
て、シリコン基板１上の全面に、膜厚が約２００ｎｍの
シリコン酸化膜１６を形成する。Ｐ型不純物層１５上の
シリコン酸化膜１６に開口を形成し、この開口上にエミ
ッタ電極１７を形成する。このエミッタ電極１７は、例
えばシリコン基板１上の全面にポリシリコン膜を形成
し、このポリシリコン膜をパタ−ニングすることにより
形成できる。
て、シリコン基板１上の全面に、膜厚が約２００ｎｍの
シリコン酸化膜１６を形成する。Ｐ型不純物層１５上の
シリコン酸化膜１６に開口を形成し、この開口上にエミ
ッタ電極１７を形成する。このエミッタ電極１７は、例
えばシリコン基板１上の全面にポリシリコン膜を形成
し、このポリシリコン膜をパタ−ニングすることにより
形成できる。
【００４９】次に、図１０に示すように、エミッタ電極
１７の直下のシリコン膜４（Ｐ型不純物層１５）中に、
ヒ素を、所定の条件で選択的にイオン注入する。また、
シリコン基板１上の全面に、膜厚が約７００ｎｍのシリ
コン酸化膜１８を形成する。この後、窒素雰囲気中にお
いて、温度約８５０℃の熱処理を行うと、エミッタ電極
１７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
１７の直下のシリコン膜４（Ｐ型不純物層１５）中に、
ヒ素を、所定の条件で選択的にイオン注入する。また、
シリコン基板１上の全面に、膜厚が約７００ｎｍのシリ
コン酸化膜１８を形成する。この後、窒素雰囲気中にお
いて、温度約８５０℃の熱処理を行うと、エミッタ電極
１７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
【００５０】次に、図１１に示すように、Ｎチャネル型
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
【００５１】また、それぞれのコンタクトホ−ル上に、
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、図４に示す工程からわかるよう
に、Ｎウェル領域６を形成するためのイオン注入工程と
コレクタイオン注入工程とを同時に実行している。
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、図４に示す工程からわかるよう
に、Ｎウェル領域６を形成するためのイオン注入工程と
コレクタイオン注入工程とを同時に実行している。
【００５２】従って、本発明の製造方法は、コレクタイ
オン注入工程を独立して行っている従来の製造方法に比
べて、フォトリソグラフィ工程、イオン注入工程及びレ
ジスト膜の剥離工程をそれぞれ１つずつ減らすことがで
きる。
オン注入工程を独立して行っている従来の製造方法に比
べて、フォトリソグラフィ工程、イオン注入工程及びレ
ジスト膜の剥離工程をそれぞれ１つずつ減らすことがで
きる。
【００５３】また、Ｎウェル領域６を形成するためのイ
オン注入工程とコレクタイオン注入工程は、フィ−ルド
酸化膜２２を形成した後に実行している。従って、図５
に示す工程からわかるように、約３２０ｋｅＶという高
エネルギ−イオン注入法により、所定の位置に不純物を
注入することができ、しかもＮウェル領域６及びコレク
タイオン注入部１４においてプロファイルの“だれ”が
生じることもない。
オン注入工程とコレクタイオン注入工程は、フィ−ルド
酸化膜２２を形成した後に実行している。従って、図５
に示す工程からわかるように、約３２０ｋｅＶという高
エネルギ−イオン注入法により、所定の位置に不純物を
注入することができ、しかもＮウェル領域６及びコレク
タイオン注入部１４においてプロファイルの“だれ”が
生じることもない。
【００５４】即ち、Ｎウェル領域６においては、隣接す
る素子領域との耐圧を十分に確保でき、バイポ−ラトラ
ンジスタのエミッタ直下のコレクタの不純物濃度のみを
高濃度にできるため、コレクタ及びベ−ス間の接合容量
を不要に増やすこともない。
る素子領域との耐圧を十分に確保でき、バイポ−ラトラ
ンジスタのエミッタ直下のコレクタの不純物濃度のみを
高濃度にできるため、コレクタ及びベ−ス間の接合容量
を不要に増やすこともない。
【００５５】この点、従来の製造方法では、約１６０ｋ
ｅＶという低エネルギ−でイオン注入を行った後に、熱
拡散を行うことにより所定のプロファイルを形成してい
るため、プロファイルの制御が難しく、しかもプロファ
イルに“だれ”が生じる。
ｅＶという低エネルギ−でイオン注入を行った後に、熱
拡散を行うことにより所定のプロファイルを形成してい
るため、プロファイルの制御が難しく、しかもプロファ
イルに“だれ”が生じる。
【００５６】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、表１に示すよう
に、本発明の製造方法による半導体装置は、コレクタイ
オン注入工程を行わない場合の半導体装置に比べて、バ
イポ−ラトランジスタの最大遮断周波数（ｆTmax）を１
９％向上することができ、かつ、コレクタ電流値を５８
％も向上させることができる。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、表１に示すよう
に、本発明の製造方法による半導体装置は、コレクタイ
オン注入工程を行わない場合の半導体装置に比べて、バ
イポ−ラトランジスタの最大遮断周波数（ｆTmax）を１
９％向上することができ、かつ、コレクタ電流値を５８
％も向上させることができる。
【００５７】
【表１】
【００５８】即ち、本発明の製造方法によるバイポ−ラ
トランジスタの寸法（エミッタ面積）と従来の製造方法
によるバイポ−ラトランジスタの寸法が同じ（例えば
１．１μｍ×１．１μｍ）である場合には、本発明の製
造方法によるバイポ−ラトランジスタは、従来の製造方
法によるバイポ−ラトランジスタよりも駆動能力が大き
いということができる。 ［Ｂ］ 図１２乃至図２１は、本発明の第２実施例に係
わる半導体装置の製造方法の各工程を示している。
トランジスタの寸法（エミッタ面積）と従来の製造方法
によるバイポ−ラトランジスタの寸法が同じ（例えば
１．１μｍ×１．１μｍ）である場合には、本発明の製
造方法によるバイポ−ラトランジスタは、従来の製造方
法によるバイポ−ラトランジスタよりも駆動能力が大き
いということができる。 ［Ｂ］ 図１２乃至図２１は、本発明の第２実施例に係
わる半導体装置の製造方法の各工程を示している。
【００５９】まず、図１２に示すように、不純物濃度が
約４×１０15ｃｍ-3のＰ型シリコン基板１を用意する。
このシリコン基板１の表面領域に、Ｎ型不純物（例え
ば、アンチモン）を含み、その不純物濃度が約５×１０
19ｃｍ-3の高濃度のＮ+ 型不純物層２を形成する。
約４×１０15ｃｍ-3のＰ型シリコン基板１を用意する。
このシリコン基板１の表面領域に、Ｎ型不純物（例え
ば、アンチモン）を含み、その不純物濃度が約５×１０
19ｃｍ-3の高濃度のＮ+ 型不純物層２を形成する。
【００６０】気相成長法を用いて、シリコン基板１上
に、Ｎ型不純物（例えば、リン）を含み、その不純物濃
度が約１×１０15ｃｍ-3、膜厚が約２．０μｍのＮ型シ
リコン膜４をエピタキシャルに成長させる。
に、Ｎ型不純物（例えば、リン）を含み、その不純物濃
度が約１×１０15ｃｍ-3、膜厚が約２．０μｍのＮ型シ
リコン膜４をエピタキシャルに成長させる。
【００６１】次に、図１３に示すように、熱酸化によ
り、シリコン膜４上にシリコン酸化膜２１を形成する。
また、シリコン膜４中に、Ｐ型不純物を、加速エネルギ
−約１６０ｋｅＶ、ド−ズ量約２．０×１０13ｃｍ-2の
条件で注入する。また、シリコン膜４中のバイポ−ラト
ランジスタのコレクタの取り出し部分に、リンを、所定
の条件で注入する。
り、シリコン膜４上にシリコン酸化膜２１を形成する。
また、シリコン膜４中に、Ｐ型不純物を、加速エネルギ
−約１６０ｋｅＶ、ド−ズ量約２．０×１０13ｃｍ-2の
条件で注入する。また、シリコン膜４中のバイポ−ラト
ランジスタのコレクタの取り出し部分に、リンを、所定
の条件で注入する。
【００６２】この後、窒素雰囲気中において、温度１１
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５が形成され、かつ、シリコン膜４
中のバイポ−ラトランジスタのコレクタの取り出し部分
に、Ｎ+ 型不純物層７が形成される。
００℃、時間９０分の熱処理を行うと、シリコン膜４中
に、Ｐ型ウェル領域５が形成され、かつ、シリコン膜４
中のバイポ−ラトランジスタのコレクタの取り出し部分
に、Ｎ+ 型不純物層７が形成される。
【００６３】次に、図１４に示すように、シリコン酸化
膜２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン
膜４上にフィ−ルド酸化膜２２を形成する。その結果、
シリコン膜４の表面領域は、Ｐチャネル型ＭＯＳトラン
ジスタを形成するための領域８ａ、Ｎチャネル型ＭＯＳ
トランジスタを形成するための領域８ｂ及びバイポ−ラ
トランジスタを形成するための領域８ｃにそれぞれ分け
られる。
膜２１を除去した後、ＬＯＣＯＳ法を用いて、シリコン
膜４上にフィ−ルド酸化膜２２を形成する。その結果、
シリコン膜４の表面領域は、Ｐチャネル型ＭＯＳトラン
ジスタを形成するための領域８ａ、Ｎチャネル型ＭＯＳ
トランジスタを形成するための領域８ｂ及びバイポ−ラ
トランジスタを形成するための領域８ｃにそれぞれ分け
られる。
【００６４】また、フィ−ルド酸化膜２２を形成した後
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達する。この後、領域８ｃのシリコン膜４上及
びＮ+ 型不純物層７上にシリコン酸化膜２３を形成し、
また、領域８ａ，８ｂのシリコン膜４上にシリコン酸化
膜２４´を形成する。
には、Ｐウェル領域５の十分な量の不純物がＰ型不純物
層３に到達する。この後、領域８ｃのシリコン膜４上及
びＮ+ 型不純物層７上にシリコン酸化膜２３を形成し、
また、領域８ａ，８ｂのシリコン膜４上にシリコン酸化
膜２４´を形成する。
【００６５】次に、図１５に示すように、シリコン基板
１上の全面に、レジスト膜１３を形成する。このレジス
ト膜１３を加工し、Ｐチャネル型ＭＯＳトランジスタを
形成する領域８ａ及びバイポ−ラトランジスタのエミッ
タを形成する部分に、それぞれ開口を有するレジストパ
タ−ンを形成する。
１上の全面に、レジスト膜１３を形成する。このレジス
ト膜１３を加工し、Ｐチャネル型ＭＯＳトランジスタを
形成する領域８ａ及びバイポ−ラトランジスタのエミッ
タを形成する部分に、それぞれ開口を有するレジストパ
タ−ンを形成する。
【００６６】このレジストパタ−ンをマスクにして、シ
リコン膜４中に、リンを、加速エネルギ−約３２０ｋｅ
Ｖ、ド−ズ量約２×１０12ｃｍ-2の条件で注入する。そ
の結果、バイポ−ラトランジスタのエミッタ直下のコレ
クタ１４（シリコン膜４）の不純物濃度が高くなると同
時にＮウェル領域６が形成される。
リコン膜４中に、リンを、加速エネルギ−約３２０ｋｅ
Ｖ、ド−ズ量約２×１０12ｃｍ-2の条件で注入する。そ
の結果、バイポ−ラトランジスタのエミッタ直下のコレ
クタ１４（シリコン膜４）の不純物濃度が高くなると同
時にＮウェル領域６が形成される。
【００６７】なお、この時のリンのイオン注入は、上述
の第１実施例の場合と同様に、シリコン膜４中及びＮウ
ェル領域６中のリンの不純物プロファイルのピ−クの位
置のレベルが、フィ−ルド酸化膜２２の底面の位置のレ
ベル（例えば、シリコン膜４の表面からシリコン膜４中
に３５０ｎｍ程度入った位置のレベル）とほぼ同じにな
るように設定される。
の第１実施例の場合と同様に、シリコン膜４中及びＮウ
ェル領域６中のリンの不純物プロファイルのピ−クの位
置のレベルが、フィ−ルド酸化膜２２の底面の位置のレ
ベル（例えば、シリコン膜４の表面からシリコン膜４中
に３５０ｎｍ程度入った位置のレベル）とほぼ同じにな
るように設定される。
【００６８】次に、図１６に示すように、レジスト膜１
３を除去した後、ＭＯＳトランジスタの閾値を決定する
ためのイオン注入工程を経た後、領域８ａ，８ｂのシリ
コン酸化膜２４´を除去する。また、領域８ａ，８ｂに
ゲ−ト酸化膜２４を形成した後、このゲ−ト酸化膜２４
上に、Ｎ型不純物（例えば、リン）を１×１０20ｃｍ-3
以上含むゲ−ト電極９を形成する。
３を除去した後、ＭＯＳトランジスタの閾値を決定する
ためのイオン注入工程を経た後、領域８ａ，８ｂのシリ
コン酸化膜２４´を除去する。また、領域８ａ，８ｂに
ゲ−ト酸化膜２４を形成した後、このゲ−ト酸化膜２４
上に、Ｎ型不純物（例えば、リン）を１×１０20ｃｍ-3
以上含むゲ−ト電極９を形成する。
【００６９】次に、図１７に示すように、乾燥酸素雰囲
気中において、温度約９００℃、時間約３０分の酸化工
程を経た後、ゲ−ト電極９をマスクにして、領域８ｂの
シリコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
気中において、温度約９００℃、時間約３０分の酸化工
程を経た後、ゲ−ト電極９をマスクにして、領域８ｂの
シリコン膜４中に、選択的にリン及びヒ素をイオン注入
し、Ｎチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１０を形成する。
【００７０】この時のイオン注入の条件としては、リン
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
については、例えば加速エネルギ−約４０ｋｅＶ、ド−
ズ量約７×１０13ｃｍ-2とし、ヒ素については、例えば
加速エネルギ−約５０ｋｅＶ、ド−ズ量約５×１０15ｃ
ｍ-2とする。
【００７１】また、ゲ−ト電極９をマスクにして、領域
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
８ａのシリコン膜４中に、選択的にホウ素をイオン注入
し、Ｐチャネル型ＭＯＳトランジスタのソ−ス・ドレイ
ン領域１１を形成する。同時に、領域８ｃのシリコン膜
４中に、選択的にホウ素をイオン注入し、バイポ−ラト
ランジスタのベ−スの取り出し部分にＰ型不純物層（外
部ベ−ス）１２を形成する。
【００７２】この時のホウ素のイオン注入の条件として
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図１８に示すように、領
域ｃのシリコン膜４中に、ホウ素を所定の条件でイオン
注入し、Ｐ型不純物層（外部ベ−ス）１２に接触するＰ
型不純物層（内部ベ−ス）１５を形成する。
は、例えば加速エネルギ−約３５ｋｅＶ、ド−ズ量約３
×１０15ｃｍ-2とする。次に、図１８に示すように、領
域ｃのシリコン膜４中に、ホウ素を所定の条件でイオン
注入し、Ｐ型不純物層（外部ベ−ス）１２に接触するＰ
型不純物層（内部ベ−ス）１５を形成する。
【００７３】このＰ型不純物層（内部ベ−ス）１５の深
さは、２５０ｎｍ〜３５０ｎｍに設定される。即ち、コ
レクタの不純物濃度が高い部分１４が、Ｐ型不純物層１
５に隣接するようにする。
さは、２５０ｎｍ〜３５０ｎｍに設定される。即ち、コ
レクタの不純物濃度が高い部分１４が、Ｐ型不純物層１
５に隣接するようにする。
【００７４】次に、図１９に示すように、ＣＶＤ法を用
いて、シリコン基板１上の全面に、膜厚が約２００ｎｍ
のシリコン酸化膜１６を形成する。Ｐ型不純物層１５上
のシリコン酸化膜１６に開口を形成し、この開口上にエ
ミッタ電極１７を形成する。このエミッタ電極１７は、
例えばシリコン基板１上の全面にポリシリコン膜を形成
し、このポリシリコン膜をパタ−ニングすることにより
形成できる。
いて、シリコン基板１上の全面に、膜厚が約２００ｎｍ
のシリコン酸化膜１６を形成する。Ｐ型不純物層１５上
のシリコン酸化膜１６に開口を形成し、この開口上にエ
ミッタ電極１７を形成する。このエミッタ電極１７は、
例えばシリコン基板１上の全面にポリシリコン膜を形成
し、このポリシリコン膜をパタ−ニングすることにより
形成できる。
【００７５】次に、図２０に示すように、エミッタ電極
１７の直下のシリコン膜４（Ｐ型不純物層１５）中に、
ヒ素を、所定の条件で選択的にイオン注入する。また、
シリコン基板１上の全面に、膜厚が約７００ｎｍのシリ
コン酸化膜１８を形成する。この後、窒素雰囲気中にお
いて、温度約８５０℃の熱処理を行うと、エミッタ電極
１７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
１７の直下のシリコン膜４（Ｐ型不純物層１５）中に、
ヒ素を、所定の条件で選択的にイオン注入する。また、
シリコン基板１上の全面に、膜厚が約７００ｎｍのシリ
コン酸化膜１８を形成する。この後、窒素雰囲気中にお
いて、温度約８５０℃の熱処理を行うと、エミッタ電極
１７の直下にＮ型不純物層（エミッタ）１９が形成され
る。
【００７６】次に、図２１に示すように、Ｎチャネル型
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
ＭＯＳトランジスタのソ−ス・ドレイン領域１０上のシ
リコン酸化膜１８、Ｐチャネル型ＭＯＳトランジスタの
ソ−ス・ドレイン領域１１上のシリコン酸化膜１８並び
にバイポ−ラトランジスタのＮ+ 型不純物層７、Ｐ型不
純物層１２及びエミッタ電極１７上のシリコン酸化膜１
８に、それぞれコンタクトホ−ルを形成する。
【００７７】また、それぞれのコンタクトホ−ル上に、
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、第１実施例の製造方法と異な
り、エピタキシャルに成長させるシリコン膜４の厚さを
約２．０μｍと厚く形成している。
金属配線２０を形成すると、バイポ−ラトランジスタと
ＭＯＳトランンジスタを有する半導体装置が完成する。
上記製造方法によれば、第１実施例の製造方法と異な
り、エピタキシャルに成長させるシリコン膜４の厚さを
約２．０μｍと厚く形成している。
【００７８】従って、埋め込み高濃度不純物層を例えば
Ｎ型不純物層２のみで構成しても、Ｎチャネル型ＭＯＳ
トランジスタの直下の寄生ＮＰＮバイポ−ラトランジス
タが動作することもない。また、埋め込み高濃度不純物
層を例えばＮ型不純物層２のみで構成することにより、
Ｐ型不純物層３を形成する工程が減るため、コストの低
減に貢献できる。さらに、メモリを搭載する場合には、
ソフトエラ−を防止することができる。
Ｎ型不純物層２のみで構成しても、Ｎチャネル型ＭＯＳ
トランジスタの直下の寄生ＮＰＮバイポ−ラトランジス
タが動作することもない。また、埋め込み高濃度不純物
層を例えばＮ型不純物層２のみで構成することにより、
Ｐ型不純物層３を形成する工程が減るため、コストの低
減に貢献できる。さらに、メモリを搭載する場合には、
ソフトエラ−を防止することができる。
【００７９】また、図１５に示す工程からわかるよう
に、Ｎウェル領域６を形成するためのイオン注入工程と
コレクタイオン注入工程とを同時に実行している。従っ
て、本発明の製造方法は、コレクタイオン注入工程を独
立して行っている従来の製造方法に比べて、フォトリソ
グラフィ工程、イオン注入工程及びレジスト膜の剥離工
程をそれぞれ１つずつ減らすことができる。
に、Ｎウェル領域６を形成するためのイオン注入工程と
コレクタイオン注入工程とを同時に実行している。従っ
て、本発明の製造方法は、コレクタイオン注入工程を独
立して行っている従来の製造方法に比べて、フォトリソ
グラフィ工程、イオン注入工程及びレジスト膜の剥離工
程をそれぞれ１つずつ減らすことができる。
【００８０】また、Ｎウェル領域６を形成するためのイ
オン注入工程とコレクタイオン注入工程は、フィ−ルド
酸化膜２２を形成した後に実行している。従って、約３
２０ｋｅＶという高エネルギ−イオン注入法により、所
定の位置に不純物を注入することができ、しかもＮウェ
ル領域６及びコレクタイオン注入部１４においてプロフ
ァイルの“だれ”が生じることもない。
オン注入工程とコレクタイオン注入工程は、フィ−ルド
酸化膜２２を形成した後に実行している。従って、約３
２０ｋｅＶという高エネルギ−イオン注入法により、所
定の位置に不純物を注入することができ、しかもＮウェ
ル領域６及びコレクタイオン注入部１４においてプロフ
ァイルの“だれ”が生じることもない。
【００８１】即ち、Ｎウェル領域６においては、隣接す
る素子領域との耐圧を十分に確保でき、バイポ−ラトラ
ンジスタのエミッタ直下のコレクタの不純物濃度のみを
高濃度にできるため、コレクタ及びベ−ス間の接合容量
を不要に増やすこともない。
る素子領域との耐圧を十分に確保でき、バイポ−ラトラ
ンジスタのエミッタ直下のコレクタの不純物濃度のみを
高濃度にできるため、コレクタ及びベ−ス間の接合容量
を不要に増やすこともない。
【００８２】この点、従来の製造方法では、約１６０ｋ
ｅＶという低エネルギ−でイオン注入を行った後に、熱
拡散を行うことにより所定のプロファイルを形成してい
るため、プロファイルの制御が難しく、しかもプロファ
イルに“だれ”が生じる。
ｅＶという低エネルギ−でイオン注入を行った後に、熱
拡散を行うことにより所定のプロファイルを形成してい
るため、プロファイルの制御が難しく、しかもプロファ
イルに“だれ”が生じる。
【００８３】また、コレクタイオン注入技術により、バ
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、上述の第１実施例
と同様に、本発明の製造方法による半導体装置は、コレ
クタイオン注入工程を行わない場合の半導体装置に比べ
て、バイポ−ラトランジスタの最大遮断周波数
（ｆTmax）を１９％向上することができ、かつ、コレク
タ電流値を５８％も向上させることができる。
イポ−ラトランジスタのエミッタ直下のコレクタの不純
物濃度を高く設定いている。従って、上述の第１実施例
と同様に、本発明の製造方法による半導体装置は、コレ
クタイオン注入工程を行わない場合の半導体装置に比べ
て、バイポ−ラトランジスタの最大遮断周波数
（ｆTmax）を１９％向上することができ、かつ、コレク
タ電流値を５８％も向上させることができる。
【００８４】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によれば、次のような効果を奏する。フ
ィ−ルド酸化膜を形成した後に、Ｎウェル領域を形成す
るためのイオン注入工程とコレクタイオン注入工程とを
同時に実行しているため、製造工程を増加することな
く、コレクタイオン注入工程を実行でき、かつ、Ｎウェ
ル領域の不純物プロファイルの制御も正確に行うことが
できる。
装置の製造方法によれば、次のような効果を奏する。フ
ィ−ルド酸化膜を形成した後に、Ｎウェル領域を形成す
るためのイオン注入工程とコレクタイオン注入工程とを
同時に実行しているため、製造工程を増加することな
く、コレクタイオン注入工程を実行でき、かつ、Ｎウェ
ル領域の不純物プロファイルの制御も正確に行うことが
できる。
【図１】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図２】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図３】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図４】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図５】Ｎウェル領域及びコレクタイオン注入部の不純
物プロファイルを示す図。
物プロファイルを示す図。
【図６】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図７】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図８】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図９】本発明の第１実施例に係わる製造方法の一工程
を示す断面図。
を示す断面図。
【図１０】本発明の第１実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１１】本発明の第１実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１２】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１３】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１４】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１５】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１６】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１７】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１８】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図１９】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図２０】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図２１】本発明の第２実施例に係わる製造方法の一工
程を示す断面図。
程を示す断面図。
【図２２】従来の製造方法の一工程を示す断面図。
【図２３】従来の製造方法の一工程を示す断面図。
【図２４】従来の製造方法の一工程を示す断面図。
【図２５】従来の製造方法の一工程を示す断面図。
【図２６】従来の製造方法の一工程を示す断面図。
【図２７】従来の製造方法の一工程を示す断面図。
【図２８】従来の製造方法の一工程を示す断面図。
【図２９】従来の製造方法の一工程を示す断面図。
【図３０】従来の製造方法の一工程を示す断面図。
１ …シリコン基板、 ２ …Ｎ+ 型不純物層、 ３ …Ｐ型不純物層、 ４ …シリコン膜、 ５ …Ｐウェル領域、 ６ …Ｎウェル領域、 ７ …Ｎ+ 型不純物層（コレクタ取
り出し部）、 ８ａ …Ｐチャネル型ＭＯＳトランジ
スタの形成領域、 ８ｂ …Ｎチャネル型ＭＯＳトランジ
スタの形成領域、 ８ｃ …バイポ−ラトランジスタの形
成領域、 ９ …ゲ−ト電極、 １０，１１ …ソ−ス・ドレイン領域、 １２ …Ｐ型不純物層（外部ベ−
ス）、 １３ …レジスト膜、 １４ …コレクタイオン注入部、 １５ …Ｐ型不純物層（内部ベ−
ス）、 １６，１８，２１，２３ …シリコン酸化膜、 １７ …エミッタ電極、 １９ …Ｎ型不純物層（エミッ
タ）、 ２０ …金属配線、 ２２ …フィ−ルド酸化膜。 ２４ …ゲ−ト酸化膜。
り出し部）、 ８ａ …Ｐチャネル型ＭＯＳトランジ
スタの形成領域、 ８ｂ …Ｎチャネル型ＭＯＳトランジ
スタの形成領域、 ８ｃ …バイポ−ラトランジスタの形
成領域、 ９ …ゲ−ト電極、 １０，１１ …ソ−ス・ドレイン領域、 １２ …Ｐ型不純物層（外部ベ−
ス）、 １３ …レジスト膜、 １４ …コレクタイオン注入部、 １５ …Ｐ型不純物層（内部ベ−
ス）、 １６，１８，２１，２３ …シリコン酸化膜、 １７ …エミッタ電極、 １９ …Ｎ型不純物層（エミッ
タ）、 ２０ …金属配線、 ２２ …フィ−ルド酸化膜。 ２４ …ゲ−ト酸化膜。
Claims (6)
- 【請求項１】 ＭＯＳトランジスタとバイポ−ラトラン
ジスタを有する半導体装置の製造方法において、 半導体基板の表面領域に不純物層を形成する工程と、 前記半導体基板上に第１導電型の半導体膜を形成する工
程と、 前記半導体膜上にフィ−ルド酸化膜を形成し、第１、第
２及び第３素子領域を形成する工程と、 前記第１素子領域の前記半導体膜に第１導電型の不純物
を注入し第１導電型のウェル領域を形成すると同時に、
前記第３素子領域の前記半導体膜の一部に第１導電型の
不純物を注入し前記半導体膜の一部の不純物濃度を高く
する工程と、 前記第１素子領域に、第２導電型のＭＯＳトランジスタ
を形成し、前記第３素子領域に、前記半導体膜の一部上
にべ−ス及びエミッタを有するバイポ−ラトランジスタ
を形成する工程とを具備することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記不純物層は、前記第１及び第３素子
領域の直下が第１導電型となり、前記第２素子領域の直
下が第２導電型となるように形成されることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記不純物層は、前記第１、第２及び第
３素子領域の直下が全て第１導電型となるように形成さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項４】 前記半導体膜を形成した後、前記フィ−
ルド酸化膜を形成する前に、前記第２素子領域の前記半
導体膜に第２導電型の不純物を注入し第２導電型のウェ
ル領域を形成することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項５】 前記第２素子領域に、第１導電型のＭＯ
Ｓトランジスタを形成する工程を具備することを特徴と
する請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記不純物は、前記フィ−ルド酸化膜の
底面のレベルと同じレベルにプロファイルのピ−クが存
在するように注入されることを特徴とする請求項１に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967895A JPH08204041A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP967895A JPH08204041A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204041A true JPH08204041A (ja) | 1996-08-09 |
Family
ID=11726874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP967895A Pending JPH08204041A (ja) | 1995-01-25 | 1995-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
-
1995
- 1995-01-25 JP JP967895A patent/JPH08204041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244098A (ja) * | 2011-05-24 | 2012-12-10 | Semiconductor Components Industries Llc | 半導体装置及びその製造方法 |
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