KR920000832B1 - BiCMOS트랜지스터의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a~p도는 본 발명 BiCMOS트랜지스터의 제조방법을 설명하기 위한 수직단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 자기정합(self-aligned) NPN트랜지스터와 더블폴리실리콘 CMOS트랜지스터를 동시에 집적시킨 BiCMOS트랜지스터의 제조방법에 관한 것이다.
종래의 BiCMOS트랜지스터의 제조방법에서는 소자분리영역과 p-웰영역을 각각의 마스크로 형성하기 때문에 별도의 공정이 필요하고, NPN트랜지스터의 β제어와 폴리실리콘의 상호 연결시 RC지연시간을 줄이기 위한 에미터 폴리실리콘과 게이트 폴리실리콘의 분리가 어렵다고 하는 결점이 있었다.
본 발명은 상기한 종래 BiCMOS트랜지스터의 제조방법이 갖는 결점을 제거하고자 발명된 것으로 p형 웰 영역과 p형 절연층을 하나의 마스크로 형성하여 공정을 단순화하고, RC지연시간을 줄이기 위한 에미터 폴리실리콘과 게이트 폴리실리콘의 분리가 용이하며 나이트라이드(Nitride)를 이용하여 NPN트랜지스터의 에미터와 베이스를 자기정합(self-align)할 수 있도록 하는 BiCMOS트랜지스터의 제조방법을 제공함에 그 목적이 있다.
이하 첨부도면을 참조하여 본 발명 BiCMOS트랜지스터의 제조방법을 상세하게 설명한다.
제1a~p도는 본 발명 BiCMOS트랜지스터의 제조방법을 설명하기 위한 수직단면도로서, 결정면이 〈100〉이고 비저항이 1~5Ω·㎝인 p형 단결정실리콘기판(1)의 표면을 통상의 산화공정으로 산화하여 500Å-1,000Å정도의 제1패드산화막(2)을 형성한 후 CVD(Chemical Vapour Deposition) 방법으로 질화막층(3)을 형성하고 상기 질화막층(3)전면에 포토레지스트(101)를 도포한 후 NPN 트랜지스터가 형성될 영역 하부의 N+매몰층과 L-PNP 트랜지스터가 형성될 영역 하부의 N+매몰층을 형성하기 이한 창(4,5)을 통상의 사진식각방법으로 각각 형성한 뒤 비스(Arsenic)이온을 통상의 이온주입방법으로 이온주입한다[제1a도].
그다음 상기 포토레지스트(101)를 제거하고 이온주입된 비스를 활성하면서 선택산화를 실시하여 N+영역인 매몰증영역(6,7)을 형성함과 동시에 5,000Å~8,000Å정도 두께의 산화막(102)을 성장시킨 다음 상기 질화막(3)을 제거하고 별도의 마스크없이 기판 전면에 붕소(Boron)을 이온주입한뒤 활성화하여 N채널 MOS트랜지스터의 p매몰층영역(8a)과 소자분리를 위한 P매몰층영역(8b,8c)을 형성한다[제1b도].
이어 상기 기판 전면의 모든 산화막층(102)을 제거한 후 기판 상부 전면에 N형 에피택셜층(10)을 형성시키는 바, 에피택셜층(10) 성장시 상기 N+매몰층 영역(6,7)과 p매몰층(8a~8c)을 활성화시켜 N+매몰층(11a,11b) 및 P매몰층(12a~12c)을 형성한다[제1c도].
계속하여 상기 에피택셜층(10)의 상부 전면에 통상의 열산화방법으로 제2패드산화막층(13)을 형성하고 NPN트랜지스터의 콜렉터영역을 형성하기 위해 상기 제2패드산화막층(13)상 전면에 포토레지스트(14)를 도포하여 통상의 리쏘그라피 방법으로 NPN트랜지스터의 콜렉터창(15 ; window)을 연뒤 인(phosphorus)을 이온주입하여 N형 이온주입영역(16)을 형성한다[제1d도].
다음에는 상기 포토레지스트(14)를 제거하고 통상의 CVD방법으로 질화막층(17)을 형성한 후 상기 질화막층(17)의 전면에 포토레지스트(18)를 도포하여 통상의 사진식각방법으로 질화막층(17)중 소자의 액티브영역이 형성될 부분을 제외한 나머지 부분을 에칭하고, 이어 상기 포토레지스트(18)를 제거하며, 소자분리영역인 P+영역과 N채널 MOS트랜지스터의 웰영역을 형성하기 위해 다시 포토레지스트(18)를 도포한 후 통상의 사진식각방법으로 에칭하여 창을 형성함과 더불어 붕소를 30~50KeV의 저에너지 1E15~3E15의 도우즈(dose)인 고농도로 이온주입하여 P+소자분리영역(19a,19b)을 형성하고 다시 150~180KeV인 고에너지 1E13~5E13의 도우즈(dose)인 저농도로 이온주입하여 p-웰영역(20)을 형성한다[제1e도].
여기서 저에너지 고농도의 이온주입의 경우 상기 질화막층(17)이 노출된 부분인 p-웰영역(20)에는 이온주입 에너지가 낮아 이온주입이 되지 않으며, 고에너지 저농도의 이온주입시에 상기 질화막층(17)을 뚫고 이온이 주입되어 P-웰영역(20)을 형성하게 되며, 이때 P+소자분리영역(19a,19b)에는 추가로 이온이 주입되게 된다.
상기 P-웰영역(20) 형성후에는 포토레지스트(18)를 제거하고 통상의 열처리방법으로 P+소자분리영역(21a,21b)과 NPN트랜지스터의 콜렉터(22) 및 N채널 MOS트랜지스터의 웰영역(23)을 형성하며 상기 질화막층(17)을 산화마스크로 하여 통상의 선택적 열산화방법에 의한 6,000Å~10,000Å정도의 필드산화막층(24)을 형성한다[제1f도].
그다음 상기 질화막층(17)을 제거한뒤 질화막층 하부의 제2패드 산화막을 별도 마스크없이 에칭한 후 다시 통상의 열산화방법으로 300Å~400Å정도의 게이트산화막(25)을 형성한다[제1g도].
계속해서 P채널 MOS트랜지스터의 문턱전압(threthold voltage)조절을 위해 붕소(Boron)를 에너지 30~40KeV정도로 이온 주입한 뒤 통상의 CVD방법으로 다결정실리콘을 4,000Å~5,000Å형성하고, 통상의 As이온주입방법을 이용하여 고농도 N+타입으로 도우핑(doping)한후 상기 다결정실리콘위에 포토레지스트를 도포하고 통상의 사진식각방법으로 식각하여 p채널, N채널 MOS트랜지스터의 게이트영역(26a,26b)을 형성하고 상기 포토레지스트를 제거한다[제1h도].
그다음 N채널 MOS트랜지스터의 소오스/드레인 영역 형성을 위해 상기 기판 전면에 포토레지스트(27)를 도포한 후 통상의 포토리쏘 그라피방법으로 창(window)을 형성하고 비소(Arsenic)를 이온주입하여 N+소오스/드레인영역(28a,28b)을 형성한다[제1i도].
계속해서 상기 포토레지스트(27)를 제거하고 통상의 열처리방식으로 저온에서 산화막(103)을 500Å~1,000Å정도 형성시킨 뒤 NPN트랜지스터의 베어스영역을 형성하기 위해 포토레지스트(29)를 기판 전면에 도포한 후 통상의 포토리쏘그라피 방식으로 창(window)을 열고 붕소(Boron)를 이온주입하여 NPN트랜지스터의 베이스영역(30)을 형성한다[제1j도].
그후 상기 포토레지스트(29)를 제거하고 통상의 CVD방식으로 질화막층(31)을 기판전면에 500Å~1,000Å정도의 두께로 형성시킨 뒤 포토레지스트를 도포하고 통상의 사진식각법으로 NPN트랜지스터의 에미터영역(32)과 외부베이스(extrinsic base)영역(33), 콜렉터영역(34) 및 MOS트랜지스터의 액티브영역(35a,35b)을 식각하고 상기 포토레지스트를 제거한다[제1k도].
이어 상기 기판 전면에 포토레지스트(36)를 도포하고 P채널 MOS트랜지스터의 소오스/드레인영역(37a,37b)과 NPN트랜지스터의 외부베이스영역(38)을 형성하기 위해 통상의 사진공정으로 창(window)을 연뒤 붕소(Boron)를 이온주입하여 P+소오스/드레인영역(39a,39b)과 NPN트랜지스터의 P+외부베이스영역(40)을 형성한다[제1l도].
계속하여 상기 포토레지스트(36)을 제거하고 P+소오스/드레인영역(39a,39b)과 외부베이스영역(40)을 통상의 열처리방법으로 활성화시킨 다음 상기 기판 전면에 포토레지스트(41)을 도포하고 NPN트랜지스터의 에미터, 콜렉터 부분을 형성시키기 위하여 통상의 포토리쏘그라피방법으로 NPN트랜지스터의 에미터부분(42)과 콜렉터부분(43)의 창(window)을 연뒤 질화막층(31)을 산화막 식각 마스크로서 이용하여 산화막(103)을 식각한다[제1m도].
그다음 상기 포토레지스트(41)를 제거하고 상기 기판 전면에 통상의 CVD방법으로 다결정실리콘(44)을 2,000Å~3,000Å정도 두께로 형성시킨 뒤 비소(Arsenic)를 이온주입하고 통상의 열처리방법으로 이온주입된 비소(Arsenic)를 침투시켜 NPN트랜지스터의 에미터(45)와 콜렉터(46)를 형성시킨다[제1n도].
그후 상기 기판위에 포토레지스트를 도포하고 통상의 사진식각공정으로 NPN트랜지스터의 에미터전극(47)과 콜렉터전극(48)을 형성하고 상기 포토레지스트를 제거한다[제1o도].
이어서 통상의 CVD방법으로 산화막(49)을 형성한 후 포토레지스트를 도포하고 통상의 사진식각공정으로 콘택창을 형성한 후 포토레지스트를 제거한 다음 통상의 메탈리제이션(metalization)방법으로 최종 디바이스를 형성한다[제1p도].
이와 같은 본 발명 BiCMOS트랜지스터의 제조공정에서는 하나의 마스크를 사용 소자분리영역과 P-웰영역을 형성함으로써 소자분리영역과 p-웰영역을 각각 별도의 마스크를 사용하여 형성시키는 종래 BiCOMS트랜지스터의 제조공정에 비해 제조공정을 단순화할 수 있고, 종래 웰과 절연층을 하나의 마스크로 하는 BiCMOS공정에 비해 소자분리영역의 농도를 높일 수 있어 소자분리영역의 면적을 줄일 수 있으며, NPN트랜지스터의 전류이득제어와 폴리실리콘의 상호연결시 RC지연시간을 줄이기 위해 에미터 폴리실리콘과 게이트 폴리실리콘을 분리하여 조절할 수 있는 장점이 있다.
Claims (2)
- 하나의 칩에 바이폴라 트랜지스터와 CMOS트랜지스터가 공존하는 BiCMOS트랜지스터의 제조방법에 있어서, 기판(1)상에 통상적인 방법으로 제1패드산화막(2)과 질화막층(3)을 차례로 형성하고, 상기 질화막층(3)전면에 포토레지스트(101)를 도포한 후 NPN트랜지스터와 L-PNP트랜지스터의 N+매몰층을 형성하기 위해 통상의 사진식각법으로 창(4,5)을 형성하여 비소(Arsenic)이온을 주입하는 공정과, 상기 포토레지스트(101)를 제고하고, 이온주입된 비소를 활성화하면서 선택산화를 실시하여 N매몰층영역(6,7)을 형성함과 동시에 산화막(102)을 형성시킨 다음 상기 질화막(3)을 제거한 후 별도의 마스크없이 기판 전면에 붕소(Bron)를 이온주입한 뒤 활성화하여 P매몰층영역(8a)과 소자분리를 위한 P매몰층영역(8b,8c)를 형성하는 공정, 상기 기판 전면의 모든 산화막층(102)을 제거한 후 기판 상부 전면에 N형 에피택셜층(10)을 형성시키는 바, 에피택셜층(10)성장시 상기 N+매몰층(6,7)과 P매몰층영역(8a~8c)을 활성화시켜 N+매몰층(11a,11b)과 P매몰층(12a~12c)을 형성하는 공정, 상기 에피택셜층(10)의 상부 전면에 제2패드산화막층(13)을 형성하고 제2패드산화막층(13)상 전면에 포토레지스트(14)를 도포하여 리쏘그라피방법으로 NPN트랜지스터의 콜렉터창(15)을 연뒤 인을 이온주입하여 N형 이온주입영역(16)을 형성하는 공정, 상기 포토레지스트(14)를 제거하고 통상의 CVD방법으로 질화막층(17)을 형성한 후 상기 질화막층(17)의 전면에 포토레지스트(18)를 도포하여 통상의 사진식각방법으로 질화막층(17)중 소자의 액티브영역이 형성될 부분을 제외한 나머지 부분을 에칭하고, 이어 상기 포토레지스트(18)를 제거하고 소자분리영역인 P+영역과 N채널 MOS트랜지스터의 웰영역을 형성하기 위해 다시 포토레지스트(18)을 도포한 후 통상의 사진식각방법으로 에칭하여 창을 형성함과 더불어 붕소를 두번에 걸쳐 주입하여 P+소자분리영역(19a,19b)과 p-웰영역(20)을 형성하는 공정, 상기 P-웰영역(20) 형성후에는 포토레지스트(18)를 제거하고 통상의 열처리방법으로 p+소자분리영역(21a,21b)과 NPN트랜지스트의 콜렉터(22) 및 N채널 MOS트랜지스터의 웰영역(23)을 형성하며 상기 질화막층(17)을 산화마스크로 하여 통상의 선택적 열산화방법으로 필드산화막층(24)을 형성하는 공정, 상기 질화막층(17)을 제거한뒤 질화막층 하부의 제2패드산화막을 별도 마스크없이 에칭한 후 다시 통상의 열산화방법으로 게이트산화막(25)을 형성하는 공정, P채널 MOS트랜지스터의 문턱전압(threthold voltage)조절을 위해 붕소(Boron)를 통상의 CVD방법으로 다결정실리콘을 형성하고, 통상의 As이온주입방법을 이용하여 고농도 N+타입으로 도우핑(doping)한후 상기 다결정실리콘위에 포토레지스트를 도포하고 통상의 사진식각방법으로 식각하여 P채널, N채널 MOS트랜지스터의 게이트영역(26a,26b)을 형성하고 상기 포토레지스트를 제거하는 공정, N채널 MOS트랜지스터의 소오스/드레인영역 형성을 위해 상기 기판 전면에 포토레지스트(27)를 도포한 후 통상의 포토리쏘그라피방법으로 창(window)을 형성하고 비소(Arsenic를 이온주입하여 N+소오스/드레인영역(28a,28b)을 형성하는 공정, 상기 포토레지스트(27)를 제거하고 통상의 열처리방식으로 저온에서 산화막(103)을 형성시킨뒤 NPN트랜지스터의 베이스영역을 형성하기 위해 포토레지스트(29)를 기판 전면에 도포한 후 통상의 포토리쏘그라피방식으로 창(window)을 열고 붕소(Boron)를 이온주입하여 NPN트랜지스터의 베이스 영역(30)을 형성하는 공정, 상기 포토레지스트(29)를 제거하고 통상의 CVD방식으로 질화막층(31)을 기판 전면에 형성시킨 뒤 포토레지스트를 도포하고 통상의 사진식각방법으로 NPN트랜지스터의 에미터영역(32)과 외부베이스(extrinsic base)영역(33), 콜렉터영역(34) 및 MOS트랜지스터의 액티브영역(35a,35b)을 식각하고 상기 포토레지스트를 제거하는 공정, 상기 기판 전면에 포토레지스트(36)를 도포하고 P채널 MOS트랜지스터의 소오스/드레인영역(37a,37b)과 NPN트랜지스터의 외부베이스(38)을 형성하기 위해 통상의 사진공정으로 창(window)을 연뒤 붕소(Boron)를 이온주입하여 P+소오스/드레인영역(39a,39b)과 NPN트랜지스터의 P+외부베이스영역(40)을 형성하는 공정, 상기 포토레지스트(36)를 제거하고 P+소오스/드레인영역(39a,39b)과 외부베이스 영역(40)을 통상의 열처리방법으로 활성화시킨 다음 상기 기판 전면에 포토레지스트(41)를 도포하고 NPN트랜지스터의 에미터·콜렉터 부분을 형성시키기 위하여 통상의 포토리쏘그라피방법으로 NPN트랜지스터의 에미터부분(42)과 콜렉터부분(43)의 창(window)을 연뒤 질화막층(31)을 산화막 식각마스크로서 이용하여 산화막(103)을 식각하는 공정, 상기 포토레지스트(41)를 제거하고 상기 기판 전면에 통상의 CVD방법으로다결정실리콘(44)을 형성시킨 뒤 비소(Arsenic)를 이온주입하고 통상의 열처리방법으로 이온주입된 비소(Arsenic)를 침투시켜 NPN트랜지스터의 에미터(45)와 콜렉터(46)를 형성하는 공정, 상기 기판위에 포토레지스트를 도포하고 통상의 사진식각공정으로 NPN트랜지스터의 에미터전극(47), 콜렉터전극(48)을 형성하고 상기 포토레지스트를 제거하는 공정, 통상의 CVD방법으로 산화막(49)을 형성한 후 포토레지스트를 도포하고 통상의 사진식각공정으로 콘택창을 형성한 후 포토레지스트를 제거하는 공정 및 통상의 메탈리제이션(metalization)방법으로 최종 디바이스를 형성하는 공정으로 이루어져 소자분리영역과 웰을 동일 마스크로 형성하는 것을 특징으로 하는 BiCMOS트랜지스터의 제조방법.
- 제1항에 있어서, 소자분리영역(19a,19b)과 P-웰(20)의 형성공정은 포토레지스트(18)를 도포한 후 통상의 사진식각방법으로 에칭하여 창을 형성함과 더불어 붕소를 30~50KeV의 저에너지 1E15~3E15의 도우즈(dose)인 고농도로 이온 주입하여 P+소자분리영역(19a,19b)을 형성하고 다시 150~180KeV인 고에너지 1E13~5E13의 도우즈(dose)인 저농도로 이온 주입하는 것임을 특징으로 하는 BiCMOS트랜지스터의 제조방법.
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| KR1019880009336A KR920000832B1 (ko) | 1988-07-25 | 1988-07-25 | BiCMOS트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR900002443A KR900002443A (ko) | 1990-02-28 |
| KR920000832B1 true KR920000832B1 (ko) | 1992-01-30 |
Family
ID=19276386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880009336A KR920000832B1 (ko) | 1988-07-25 | 1988-07-25 | BiCMOS트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR920000832B1 (ko) |
-
1988
- 1988-07-25 KR KR1019880009336A patent/KR920000832B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900002443A (ko) | 1990-02-28 |
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