KR100227873B1 - 밀접하게 이격된 콘택트를 지니는 BiCMOS 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 BiCMOS 방법 및 장치에 관한 것이다. 본 발명에 따른 BiCMOS 장치는, 측벽 산화물이 형성된 데까지 연장하고 그 측벽 산화물과 콘택트하는 도핑 폴리실리콘을 피복하는 실리사이드 콘택트를 사용하여, 성능을 향상시킨다. 이미터 영역 및 게이트 영역에 있어서 실리사이드 콘택트는, 단지 그 이미터 영역과 게이트 영역에 인접하는 측벽 산화물의 두께에 의하여, 베이스 콘택트와 소오스 및 드레인 콘택트의 실리사이드 콘택트로부터 분리된다.

Description

밀접하게 이격된 콘택트를 지니는 BiCMOS 장치 및 그 제조방법
제1도는 본 발명의 일 실시예에 따른 BiCMOS 구성체의 단면도를 도시한다.
제2(a)도 내지 제2(p)도는 BiCMOS 장치의 제조방법을 도시한다.
[발명의 배경]
본 발명은, 반도체 장치 및 그 제조방법에 관한 것이다. 특히, 본 발명의 일 실시예에 따르면, 단일 기판 상에 바이폴라 장치와 상보형 금속-산화물(CMOS)반도체 장치 모두를 지니는 반도체 장치 및 그 제조방법을 제공하는 것이다.
바이폴라 및 CMOS 장치와 그 제조방법은 여러해 전에 공지된 기술이다 최근에는, 단일한 기판 상에 이러한 2 가지 타입의 장치를 사용함으로써, 이러한 2 가지 타입의 장치에 대한 이점을 동일 회로 내에 주고 있다. 바이폴라 장치 및 CMOS 장치 모드를 조합한 회로는, "BiCMOS" 라고 알려져 있다. BiCMOS 장치는, CMOS 장치의 높은 집적도 및 낮은 전력소모라는 이점과, 바이폴라 장치의 고속 성능이라는 이점 모두를 지닌다. BiCMOS 장치 및 그 제조방 법에 관한 1 가지 예는, 본원출원인에게 양도한 미국특허 제 4,764,480 호(Vora)에 기재되어 있다.
어느 정도의 성공을 거두고 있으나, BiCMOS 장치는, 아직까지는 몇 가지 한계를 지닌다. 예를 들면, BiCMOS 장치에 있어서 전기적 콘택트는 당해 장치를 사용하는데 한계가 있다. 그 1 가지 한계는, CMOS 장치의 전류 구동 능력(current drive capability)으로서, 그것은 일반적으로 소스/ 드레인 시트 저항(source/drain sheet resistance)에 의해 제한된다 바이폴라 트랜지스터의 외인적 베이스 저항(extrinsic base resistance)은, 어떤 경우에는, 바이폴라 구성의 AC성능에 있어서 중요한 요소가 된다. 다시 말하면, 콜렉터-기판 접합 용량(collector-substrate junction capacitance)은, 바이폴라 회로의 동작 속도를 떨어뜨린다 폴리실리콘-실리콘 기판 콘택트의 높은 저항(high resistivity of apolysilicon-silicon substrate contact)은, 특히 소형 장치(예컨대 서브마이크로 크기)의 성능을 제한할 수 있다. 또한, 종래 장치에 있어서 소스 및 드레인 콘 택트는, MOS 트랜지스터의 게이트로부터 바람직하지 않은 거리만큼 떨어져 있다. 또한, 접지 탭 저항(ground tap reslstance)은, 수직 퓨즈 장치에 있어서 기판으로부터의 주입 전류를 제거하는데 제한적인 요소가 될 수 있다.
상기한 내용으로부터 자명한 바와 같이, 개량된 BiCMOS 장치 및 그 제조 방법은, 성능이 개선되고 크기가 감소한 장치를 제공할 뿐만 아니라, 보다 신속하고 경제적으로 제조할 수 있는 장치를 제공하기 위한 것이다.
[발명의 개요]
본 발명에 따르면, 개량된 BiCMOS 장치 및 그 제조방법을 개시한다. 본 발명은 성능이 개선되고 크기가 감소할 뿐만 아니라, 보다 신속하고 경제적으로 제조할 수 있는 반도체 장치를 제공한다. 본 발명은 MOS 또는 CMOS 장치에 있어서 게이트 측벽에 도달할 때까지 연장하는(extending fully up to gate sidewalls)소오스 및 드레인 콘택트를 제공하고, 그에 따라 단지 게이트 측벽의 두께만이 소오스 및 드레인 콘택트를 게이트 콘택트로부터 분리한다. 몇 가지 실시예에 있어서, 본 발명은 또한, 이미터 측벽 산화물에 도달할 때까지 연장하는 베이스 콘택트를 제공한다. 바람직한 실시예에 있어서, 본 발명에 따른 방법은, 약 0.8
Figure kpo00002
또는 그보다 소형으로 설계되는 CMOS 및 바이폴라 트랜지스터를 제조할 수 있게 한다. 본 발명에 따른 장치는, 예컨대 고성능 이미터 결합논리 (ECD)스탠더드 셀 구성, 메모리 셀, 내장형 메모리를 지니는 게이트 어레이 구성 등과 함께 사용할 수 있다.
본 발명의 일 실시예에 따르면, 기판 내에 활성 영역(active region)을 형성하는 단계, 및 활성 영역이 위치하는 기판 부분 위 기판 상에 제1폴리실리콘 영역을 형성하는 단계는 포함한다. 상기 제1폴리실리콘의 영역의 측벽 상에 제1및 제2산화물 스페이서(oxide spacer)를 형성한다. 상기 산화물 스페이서에 도달할 때까지 연장하고 상기 활성 영역의 구역 내에서 상기 기판 상에 형성되는, 제2폴리실리콘 층을 형성한다. 상기 제1 및 제2폴리실리콘 층의 상부 표면 상에 내화성 금속 코팅을 하는데, 상기 제2폴리실리콘 층에 대한 코팅은 상기 스페이서에 도달할 때까지 연장한다. 상기 금속은 인접하는 폴리실리콘과 반응하여, 금속 실리사이드 층(layer of metal silicide)을 형성하는데, 이러한 금속 실리사이드 층은, 상기 제1폴리실리콘 영역의 상부 표면의 적어도 일부 및 상기 제2폴리실리콘 층의 적어도 일부를 피복하고, 또한 상기 제1및 제2스페이서에 도달할 때까지 연장한다.
본 발명의 특징 및 효과는, 첨부하는 도면을 참조하여 아래에 설명하는 본 명세서의 기재 내용에 의해 보다 쉽게 이해하게 될 것이다.
[실시예]
I. 개요
제1도는, 본 발명의 일 실시예에 따른 BiCMOS 장치의 단면을 도시한다. 본 장치는, 바이폴라 트랜지스터(2 , 제1도의 실시예에서는 NPN 트랜지 스터), n-채널 MOSFET(4 ; NMOS 트랜지스터)및 p-채널 MOSFET(6 ,PMOS 트랜지스터)를 포함한다. 이러한 장치는, 단일 기판(10)상에 형성되고, 기판(10)은 단결정체(10a ; single-crystal body)와 에피택시얼 층(11 ,epitaxial layer)을 지닌다. 제1도에 도시하는 실시예에 있어서, 단결정체는 p-도전형으로서 약 1
Figure kpo00003
1013내지 1
Figure kpo00004
1016원자수/
Figure kpo00005
사이의 도우펀트 농도를 지닌다. 공지의 기술을 사용하여, 소정의 두께를 지니는 감압 n-형 에피택시얼 층(11)을 단결정체 상에 성장시킨다. 장치는, 아래에 설명하는 바와 같이, 이러한 에피택시얼 층(11)내에 제조된다.
대부분의 실시예에서, NMOS 트랜지스터(4)는, P+터브 또는 웰(12)내 에 형성되고, PMOS 트랜지스터(6)는 n+터브 또는 웰(14)내에 형성된다. 바람직한 실시예에 있어서, n+웰(14)은 약 1
Figure kpo00006
1016내지 2
Figure kpo00007
1020원자수/
Figure kpo00008
사이의 농도로 도핑되고, p+웰(12)은 약 1
Figure kpo00009
1016내지 1
Figure kpo00010
1018원자수/
Figure kpo00011
사이의 농도로 도핑된다. 그러나, 본 발명의 기술적 범위를 일탈하지 않는다면 넓은 범위의 도펀트 농도를 사용할 수 있음은 물론이다. 웰(12)및(14)는, 단일 기판 상에 상보적인 도전형의 디바이스, 즉 장치를 형성할 수 있게 한다.
NPN 트랜지스터(2)에는, 고도로 도핑된 매몰층(16)과 콜렉터 싱크(17)가 설치되는데, 그것들은 함께, 콜렉터 콘택트(20e)와 P-형 베이스(18)아래쪽의 콜렉터(16a)사이에 저저항 접속 영역(low resistance connection region)을 제공한다. 바람직한 실시예에 있어서, 매몰층(16)과 싱크(17)는, 비소, 안티몬 등 을 사용하여 약 1
Figure kpo00012
1017내지 1
Figure kpo00013
1020원자수/
Figure kpo00014
사이의 농도, 바람직하게는 약 5
Figure kpo00015
1018내지 1
Figure kpo00016
1020원자수/
Figure kpo00017
사이 범위의 농도로 도핑된다. 콜렉터(16a)는 보다 경미하게 도핑된 n-형으로서, 그것은 베이스 영역(18)과 매몰층(16)사이에 형성된다. 이미터 영역(27a)은, 이미터 콘택트(27)로부터 그 아래쪽에 존재하는 에피택시얼층(11)내로 확산하여 형성된다.
NMOS 디바이스(4)와 PMOS 디바이스(6)는, 에피택시얼 실리콘 영역(11)내에 형성되는 영역을 포함한다. NMOS 디바이스(4)에 있어서, 2 개의 자기-정합 n 형 영역(20a, 20b)을 설치하고, 그것들은 NMOS 디바이스의 소오스 및 드레인 영역으로서 작용한다. PMOS 디바이스(6)에 있어서, 2 개의 자기-정합 p 형 주입 영역(20c, 20d)을 설치하고, 그것들은 PMOS 디바이스의 소오스 및 드레인 영역으로서 작용한다.
p+ 채널 스톱(19, 19'; p+ channel stop)을, 트랜지스터 및 인접하는 디바이스 사이에 설치하여, 그 매몰층(16)또는 웰(14)을 인접하는 디바이스와 단락시킬 수 있는 전류의 누설을 방지한다 NMOS 트랜지스터(4)와 PMOS 트랜지스터(6)사이, 싱크(17)와 베이스(18)사이, NPN과 NMOS 트랜지스터 사이, 및 제1도에 도시하는 트랜지스터와 인접하는 트랜지스터 사이에는, 각각, 산화물 분리 영역(22a, 22b, 22c, 22d, 22e ; oxide isolation region)을 설치하여 디바이스를 분리하는데, 그것은, 일반적으로 SiO2이다. 이러한 구성을 위에서 바 라본다면, 이러한 산화물 분리 영역은, 상호 결합하여 활성 디바이스 구역 주위에 환상 밴드(annular band)를 형성한다
본 장치의 표면을 따라서 다결정 실리콘(폴리실리콘)영역을 설치하는데, 즉 저항(24), p+베이스 콘택트(26), 저항(2B)의 단부 콘택트 부분으로도 기능 하는 부분(26'), 이미터 콘택트(27), n+콜렉터 콘택트/NMOS 드레인 콘택트(20e), NMOS 소오스 콘택트(28), NMOS 게이트(30), p+소오스 콘택트(32), PMOS 게이트(34), PMOS 드레인 콘택트(36)와 웰 탭(36a)을 형성한다. 이러한 폴리실리콘 영역은, 아래에 설명하는 바와 같이, 2 가지 개별적으로 디포지트하는 폴리실리콘 층으로부터 형성된다.
얇은 게이트 산화물 층(38, 40)을, NMOS와 PMOS 트랜지스터 게이트 아래에 설치하고, 또한 측벽 산화물(42)을 NMOS와 PMOS 게이트 측면 상에 설치한다. 바람직한 실시예에 있어서, NMOS 게이트는, 고도로 도핑된 n+폴리 실리콘으로 형성되는 반면, PMOS 게이트는 n+ 또는 p+ 폴리실리콘으로 형성되는데, 이 경우 n+가 바람직하다. 왜냐하면, n+는 매몰 채널 장치를 제공하지만, p+는 표면 채널 장치를 제공하기 때문이다. 측벽 산화물(44)을, 또한, 바이폴라 이미터(27)의 측벽 상에 설치한다. 제1도에 도시하는 실시예에 있어서, PMOS 드레인 콘택트(36)는 P+ 도핑되고 n+ 도핑되는 폴리실리콘 영역(36a)에 인접한다. 여기에서 n+ 도핑되는 폴리실리콘 영역(36a)은 PMOS 드레인 콘택트(36)에 도달할 때까지 연장한다.
내화성 금속 실리사이드 콘택트(46a-46b)는 p+ 바이폴라 트랜지스터 베이스 콘택트(26)상에 형성된다. 상기 실리사이드 콘택트의 일부(46a, 46a')는, 베이스 콘택트(26, 26')의 상부 부분을 피복하고, 또한 이미터(27)의 측벽 산화물(44)에 도달할 때까지 연장하여 콘택트한다. 부분(46b)은 또한 베이스 콘택트(26')의 측벽을 피복한다. 또 다른 실리사이드 콘택트(48)를, 측벽 스페이서 산화물 영역(44)사이 이미터(27)의 상부 부분을 따라 설치한다. 따라서, 대단히 폭이 좁은 측벽 산화물(44)의 두께(일반적으로 약 0.2
Figure kpo00018
이하)만이 베이스 콘택트(46a)로부터 이미터 콘택트(48)를 분리하고 있는 것이다.
마찬가지로, 콜렉터 콘텍터(20e)는, 그 상부 표면상을 실리사이드(35a)로 피복하고 그 측벽은 실리사이드(35b)로 피복한다. NMOS 소오스 콘택트(28)는, 그 상부 표면을 실리사이드(54b)로 피복하고 그 측벽 상을 실리사이드(54b')로 피복한다. NMOS 게이트(30)는, 그 상부 표면을 측벽 산화물(42) 사이에서 연장하는 실리사이드(50)로 피복한다. p+소오스 콘택트(32)는, 그 상부 표면을 실리사이드(54c)로 피복하고 그 측벽 표면을 실리사이드(54c')로 피복 한다. PMOS 게이트(34)는, 그 상부 표면을 측벽 산화물(42)사이에서 연장하 는 실리사이드(52)로 피복한다. p+ 드레인 콘택트(36)및 n+ 웰 탭(36a)은, 그 상부 표면을 실리사이드(54d)로 피복한다.
이미터(27)에 대한 콘택트와 마찬가지로, NMOS 및 PMOS 게이트에 대한 각각의 실리사이드 콘택트(50, 52)는, 단지 측벽 산화물로부터 측벽 산화물까지만 연장할 뿐이다. 반대로, NMOS 및 PMOS 트랜지스터 콘택트에 대한 실리 사이드 콘택트(54a, 54b, 54b', 54c, 54c', 54d)는, 게이트(30, 34)의 측벽 산화 (42, 42')에 도달할 때까지 연장하여 상기 산화물과 론택트한다. 콜렉터 콘택트(20e)에 대한 실리사이드 콘택트(35b)는, 상기 콘택트의 측벽을 필드 산화 물 영역(22b)에 도달할 때까지 피복하고, 또한 콜렉터(20e)의 상부 표면(35)은 콜렉터 콘택트 상부 표면 실리사이드(35a)로 피복하여 NMOS 콜렉터 실리사이드(54a)와 연속적으로 되게 한다. 본 명세서에 도시하는 내화성 금속 콘택트는, 인접하는 폴리실리콘 콘택트의 저항을 감소시키고, 그에 따라 장치의 동작 속도를 증가시킨다.
본 구성체는, 또한, 두꺼운(약 0.8
Figure kpo00019
, 바람직하게는 약 1.3
Figure kpo00020
)산화물 층(56)을 포함하는데, 그것은 본 장치의 디바이스를 상호 접속용의 금속층(58)으로부터 절연시킨다.
II. BiCMOS 장치의 제조 시퀀스
제2(a)도 내지 제2(p)도는, 제1도에 도시하는 BiCMOS 장치의 제조 방법의 시퀸스를 도시한다. 특히, 제2(a)도는, 그 제조 방법의 최초 단계에 있어서 본 장치의 개략적인 단면을 도시한다. 이러한 단계에 도달하기 위하여, 기판(10)은, 비소, 안티몬 등으로 n+웰(14)과 npn 매몰층(16)을 동시에 형성하기 위하여 마스크된다. 영역(14, 16)을 형성하기 위하여 사용되는 주입 에너지는, 약 50 keV 내지 200 keV 사이의 값으로, 바람직하게는 약 70 keV 내지 80keV 범위의 값이며, 영역(14, 16)의 도펀트 농도는 약 1
Figure kpo00021
1016내지 2
Figure kpo00022
1020원자수/
Figure kpo00023
사이의 값으로, 바람직한 범위는 1
Figure kpo00024
1019내지 1
Figure kpo00025
1020원자수/
Figure kpo00026
사이의 값이다.
n+영역(14, 16)을 형성한 후, p+채널 스톱(19)과 NMOS 웰(12)을 동시적으로 형성하기 위하여 본 장치를 마스크한다. 영역(19, 12)을 형성하기 위하여 사용하는 주입 에너지는, 바람직하게는, 약 10 내지 200 keV 사이의 값으로, 바람직하게는, 약 50 내지 150 keV 범위의 값이고, 그에 따라 p+ 매몰층의 도펀트 농도는 약 1
Figure kpo00027
1016내지 1
Figure kpo00028
1018원자수/
Figure kpo00029
사이의 값이다. p+영역은, 바람직하게는, 붕소로 도핑한다.
그런 다음, 매몰층/채널 스톱 마스크를 제거하고, 또한 약 1.1
Figure kpo00030
의 두께를 지니는 진성 n형 에피택시얼 층을 본 장치의 표면에 걸쳐 성장시킨다 그런 다음, 필드 산화물 영역(22a, 22b, 22c, 226)을 획정하기 위하여, 본 장치 위에 포토레지스트 마스크를 형성한다. 상기 산화물 영역은, 수정형(modified)측벽 마스크 분리(SWAMI; sidewall masked isolation)프로세스를 사용하여 형성한다. 이러한 SWAMI 프로세스는, 예컨대 Chin 등의 IEEE Transactions on Electron Devices, Vol. ED-29, No.4 1982년 4월, 페이지 536-540 에 기재되어 있다. 몇 가지 실시예에 있어서, 이러한 프로세스는 본원 출원인의 또 다른 특허 출원(대리인 번호 8332-237)에 기재된 바와 같이 수정한다. 그런 다음, 상기 기판을 고도로 가압한 산화 분위기(highly pressurized oxidation environment)중에서 산화시키고, 필요한 필드 산화물을 성장시킨다.
그 후, 약 250Å의 두께를 지니도록 성장시킨 스크린 산화물 층을 본 장치의 표면 상에 형성하고, 마스크를 형성하여 싱크 영역(17)만을 노출시킨다. 약 1
Figure kpo00031
1014내지 1
Figure kpo00032
1016사이의 도우즈(dose)에서 약 100 내지 190 keV 사이의 주입 에너지를 사용하여 싱크 주입을 행하는 것이 바람직하다. 이 경우에, 도펀트로서 인을 사용하는 것이 바람직하다. 그 결과 얻어지는 싱크 영역(17)에 있어서 도펀트 농도는, 약 1
Figure kpo00033
1019내지 1
Figure kpo00034
1020원자수/
Figure kpo00035
사이의 값이다. 그런 다음, 상기 싱크 마스크를 제거하고, 또한 별도의 마스크/이온 주입을 수행하며, PMOS 트랜지스터의 웰 및 채널 영역을 도펀트로서 인을 사용하여 약 1
Figure kpo00036
1016내지 1
Figure kpo00037
1017원자수/
Figure kpo00038
사이의 농도로 도핑한다. 바람직한 실시예에 있어서, PMOS 채널 영역용으로 사용하는 주입 에너지는 약 50 내지 180 keV 사이의 값이다. 그 결과 얻어지는 채널 영역에 있어서 정미(net)의 도펀트 농도는 약 1
Figure kpo00039
1016내지 1
Figure kpo00040
1020원자수/
Figure kpo00041
사이의 값이다. 그런 다음, 질소 분위기에서 종래의 열 사이클에서 가열함으로써, 상기 싱크 및 n-웰을 어닐(anneal)하고 드라이브-인(drive-in)시킨다.
그 후, 본 장치의 표면 상에 마스크를 형성하고, NMOS 및 PMOS 트랜지스터 영역만을 노출시킨다. 이러한 마스크는, 제2(b)도에 도시하는 바와 같이, 드레스홀드 전압 주입(threshold voltage implant)을 위하여 사용된다. 이러한 주입은 필요에 따라 NMOS 및 PMOS 트랜지스터의 드레스홀드 전압을 조절하기 위하여 사용되는 것으로, 일반적으로는, 약 ｜0.5｜ 및 ｜1.0｜V 사이의 값으로 설정된다. 바람직한 실시예에 있어서, 이러한 드레스흘드 전압 주입은, 약 30내지 100 keV 사이의 에너지, 바람직하게는 약 50 keV의 에너지에서, 약 1
Figure kpo00042
1012내지 1
Figure kpo00043
1013사이의 도우즈로 붕소를 주입하여 수행한다. 이러한 드레스홀드 전압 주입은, MOS 트랜지스터의 드레스홀드를 설정한다. 상기 붕소 및 매몰층으로부터 상향-확산(up-diffusing)하는 p+는, NMOS 트랜지스터에 대한 웰 분포를 설정한다. n-웰 주입과 관련하여 이러한 드레스홀드 전압 주입은, PMOS 트랜지스터에 대한 드레스홀드 전압을 설정한다. 바람직한 실시예에 있어서, 이러한 전압 주입은, 궁극적으로, NMOS 트랜지스터에 대하여 약 0.7 내지 0.9 V의 드레스흘드 전압을 주고, PMOS 트랜지스터에 대하여 -0.8 내지 -1.0 V의 드레스홀드 전압을 준다.
그런 다음, 상기 스크린 산화물을 벗겨내고, 당업자에게 공지인 기술을 사용하여, 얇은(100 내지 200 Å의 오더(order), 바람직하게는 135 내지 164 Å의 오더)게이트 산화물 층(59)을 성장시킨다. 그런 다음, 얇은(100 내지 1000 Å의 오더, 바람직하게는 400 내지 600 Å의 오더)폴리실리콘 층(60)을, 얇은 게이트 산화물 층 상에 디포지트하고, 마스크(62)를 상기 폴리실리콘 층상에 성장 시켜 NMOS 및 PMOS 게이트를 획정한다. 플라즈마 에칭을 수행하여, NMOS 및 PMOS 게이트의 상측 부분을 제외한 본 장치의 모든 영역에서 바람직하지 않은 폴리실리콘 제거하여 제2(c)도에 도시하는 바와 같은 구성이 되게 한다. 그런 다음, 습식 에칭(wet etch)을 사용하여 아래쪽에 존재하는 산화물을 제거한다. 그런 다음, 상기 마스크를 종래 기술을 사용하여 제거한다. 게이트 산화물을 보호함으로써 보다 적은 결함을 지니는 MOS 게이트(59a 59b)를 제공할 수 있다. 왜냐하면, 이러한 게이트는, 직접적으로 포토레지스트에 노출되지 않기 때문이다.
제2(d)도는 본 방법에 따른 다음 차례의 시퀸스를 도시한다. 약 1000 내지 4000 Å의 두께, 바람직하게는 약 3200 Å의 두께를 지니는 또 다른 진성 폴리실리콘(64)층을 본 장치의 표면에 디포지트하고, 폴리실리콘 층(64)을 열산화하여 캡(cap)산화물 층(66)을 형성한다. 그런 다음, 디바이스를 포토레지스트로 마스크하여, 적어도 바이폴라 트랜지스터의 베이스 영역과 엷게 도핑된 저항 영역을 노출시킨다. 몇 가지 실시예에 있어서, NMOS 및 PMOS 트랜지스터만이 이러한 마스크에 의해 보호된다 그런 다음, 베이스 주입을 수행하고, 베이스를 어닐링한다. 바람직한 실시예에 있어서, 이러한 베이스 주입은, 약 30 내지 100 keV 사이의 에너지를 사용하는 것으로, 약 30 내지 50 keV 사이의 주입 에너지 및 약 3
Figure kpo00044
1013내지 8
Figure kpo00045
1013사이의 도우즈가 바람직하다. 본 구성체를 약 45 분 동안 950℃ 온도에서 가열하여 어닐링을 수행한다. 그 결과 약 1000 내지 2000 Å 사이의 두께를 지니고, 약 1
Figure kpo00046
1018내지 1
Figure kpo00047
1019원자수/
Figure kpo00048
사이의 도펀트 농도, 바람직하게는 약 5
Figure kpo00049
1018원자수/
Figure kpo00050
의 도펀트 농도를 지니는 P-형 베이스 영역을 얻는다.
그 후, 제2(e)도에 도시하는 바와 같이, 궁극적으로 바이폴라 이미터 콘택트, NMOS 게이트 및 PMOS 게이트로 사용되는 영역(68a, 68b, 68c)을 노출하는 마스크를 형성한다. 이러한 영역(68a, 68b, 68c)은, 100 keV의 에너지에서 비소 주입을 사용하여 약 5
Figure kpo00051
1019내지 1
Figure kpo00052
1020원자수/
Figure kpo00053
사이의 농도로 n+ 도핑 한다. 상기한 바와 같이, 상기 NMOS 및 PMOS 게이트는, n+ 또는 p+의 어느 것이 될 수 있으므로, 그에 따라 n+ 또는 p+ 마스크를 사용하여 주입할 수 있다. 설명의 편의상, 이하 NMOS 및 PMOS 게이트는 n+ 도핑된 것으로 설명한 다.
제2(f)도에서, 약 1000 내지 1200 Å 사이의 두께를 지니는 질화물 층(69)을, 그 아래쪽에 존재하는 실리콘의 언더컷(undercut)을 방지하기 위하여 디포지트한다. 그런 다음, 폴리실리콘 층(64)을, 약 10 내지 20 분 동안 850 내지 950℃의 온도에서 어닐링한다.
그런 다음, 바이폴라 트랜지스터의 콜렉터와 NMOS 및 PMOS 트랜지스터의 게이트를 획정하기 위하여 질화물 표면 상에 마스크를 형성한다. 염소를 사용하는 건식 에칭(dry etch)을 수행하여, 제2(g)에 도시하는 구성을 얻는다. 상기 마스크를 제거하고, 포토레지스트 마스크를 형성하여 NMOS 트랜지스터의 소오스 및 드레인 영역을 노출시킨다. 엷게 도핑되는 드레인(LDD)주입을 수행하고, 그 소오스와 드레인을, 예컨대, 인 또는 비소 등과 같은 n-형 도펀트로 엷게 주입시킨다. 이 경우, 약 20 내지 100 keV 사이의 주입 에너지, 바람직하게 는 약 20 내지 50 keV 사이의 주입 에너지를 사용한다. 이러한 주입의 결과, NMOS 트랜지스터의 소오스 및 드레인 영역(72)내 정미의 도펀트 농도는 약 1
Figure kpo00054
1017내지 1
Figure kpo00055
1019원자수/사이 값이 된다. 마찬가지로, 제2(g)도에 도시하는 바와 같이, 예컨대, BF2또는 B+등과 같은 도펀트를 사용하는 p-형 LDD를, PMOS 트랜지스터의 소오스 및 드레인과 바이폴라 트랜지스터의 베이스 영역만을 마스크에 의해 노출시킨 상태에서, 바이폴라 트랜지스터 및 PMOS 트랜지스터의 표면에 걸쳐 실시한다. 제2(h)도에 도시하는 바와 같이, 한층 진하게 도핑 된 p-영역(74)이, 바이폴라 트랜지스터의 베이스 내에 형성되고, 한층 진하게 도핑된 p-영역(76)이, 제2(h)도에 도시하는 바와 같이, PMOS 트랜지스터의 게이트 주위에 형성된다. 그 결과, 영역(74, 76)내 정미의 도펀트 농도는, 약 5
Figure kpo00057
1017내지 1
Figure kpo00058
1019원자수/
Figure kpo00059
사이의 값이 된다 이 경우 주입 에너지는, 약 10 내지 60 keV 사이인 것이 바람직하다. B+를 도펀트로 사용하는 경우, 보다 낮은 범위의 주입 에너지를 사용한다.
그런 다음, 저온 산화물(LTO)디포지션을 실시한다 다음으로, 종래의 수단을 사용하여 이러한 산화물을 에칭 백(etch back)하고, 게이트 및 이미터의 노출된 측면 상에 스페이서 산화물(48, 42, 42')을 잔존시킨다.
제2(i)도에 도시하는 바와 같이, 본 구성체상에 제2폴리실리콘 층(80)을 디포지트한다. 이러한 층(80)의 두께는, 바람직하게는, 제2폴리실리콘 층(64; 제2(d)도 참조)의 두께보다 두껍지 않아야 한다. 즉 약 4000 Å 이하인 것이 바람직하다. 폴리실리콘 층(80)의 상부에 평탄화 층(82)을 디포지트한다. 이러한 평탄화층(82)은, 다수 공지되어 있는 평탄화 물질의 어느 것으로도 할 수 있는데, 예컨대 스핀 포토레지스트를 사용할 수 있다 제2(i)도에 도시하는 바와 같이, 평탄화층은, 높아진 이미터 및 게이트 상에서는 한층 얇고 다른 영역에서는 비교적 두껍다. 폴리실리콘 층(80)및 평탄화층(82)을, 건식 에칭하여 제2(j)도 에 도시하는 구성을 만든다. 이 경우, 폴리실리콘은 이미터 및 게이트의 주위에서 노출되고, 다른 구역에서는 피복된 상태를 유지한다. 폴리실리콘 영역도, 이미터와 게이트를 둘러싸는 영역에서 노출된다. 노출된 폴리실리콘(80)을 습식 에칭하여, 노출된 영역에 있어서 폴리실리콘을 제거하고 산화물 측벽을 노출시켜, 제2(k)도에 도시하는 구성을 만든다 그런 다음, 평탄화 층(82)을 제거하여 제2(1)도에 도시하는 구성을 만든다. 또 다른 실시예에서는, 평탄화층(82)을, 폴리실리콘의 습식 에칭 전에, 제2(j)도에 도시하는 구성으로부터 제거한다.
마스크를 형성하여, 영역(84a, 84b, 84c, 846, 84e)을 노출시킨다(제2(m)도). 그런 다음, 이러한 영역을, 약 1
Figure kpo00060
1017내지 1
Figure kpo00061
1020원자수/
Figure kpo00062
사이의 농도로 p+ 도핑하는데, 바람직하게는, 붕소를 사용하여 약 1
Figure kpo00063
1019원자수/
Figure kpo00064
의 도펀트 농도로 도핑한다. p+ 마스크를 제거하고, 본 장치의 표면 상에 또 다른 마스크를 형성하여 영역(86a, 86b, 86c)을 노출시킨다(제2(m)도). 이러한 영역(86)을, 약 100 keV의 주입 에너지를 사용하여, 약 1
Figure kpo00065
1018내지 1
Figure kpo00066
1020원자수/
Figure kpo00067
사이의 농도로, 바람직하게는, 비소를 사용하여 약 1
Figure kpo00068
1019내지 1
Figure kpo00069
1020원자수/
Figure kpo00070
도펀트 농도로 n+ 도핑시킨다. 부가적인 마스킹 및 주입을 실시하여, 예컨대, 폴리-저항을 형성하기 위한 p-영역(88)을 형성할 수 있다. 상기 프로세스는, n+ 도핑 영역을 형성하기 전에 p+ 도핑 영역을 형성하는 단계를 포함하지만, p+ 도핑 영역을 형성하기 전에 n+ 도핑 영역을 형성하는 것 또한 마찬가지로 가능하다. 이러한 도핑 영역을 형성한 후에, 상기 폴리실리콘을, 약 10 분 내지 20 분 동안 약 850 내지 950℃의 온도에서 가열함으로써 어닐링 한다.
그런 다음, 바람직한 도핑 폴리실리콘 영역을 보호하기 위하여 본 장치 위에 또 다른 마스크를 형성하고, 본 장치를 염소 또는 브롬을 사용하여 에칭하며, 폴리실리콘을 패턴 형성하여, 제2(n)도에 도시하는 구성을 만든다.
다음으로, 예컨대 저항 위와 같이 실리사이드를 형성하는 것이 바람직하지 않은 영역 위 본 장치의 표면 상에 스크린 산화물 층을 형성한다. 예를 들면, 티탄, 몰리브덴, 탄탈, 텅스텐 등과 칼은 내화성 금속으로 이루어지는 금속층을 본 장치의 표면에 걸쳐 디포지트한다. 당업자에게 공지되어 있는 수단을 사용하여, 상기 금속층을, 바람직하게는 신속 열 어닐링(RTA; rapid thermal anneal)을 사용하여 약 10 초 동안 약 750℃의 온도로 가열하여, 필요한 만큼 폴리실리콘에 인접하는 층을 접착시키는 초기량의 실리사이드를 형성한다. 이러한 반응에 있어서, 내화성 금속은, SiO2와 반응하지 않는다. 미반응 금속, 즉 임의의 산화물과 콘택트하는 주요 금속을, 예컨대, H2O2또는 NH3OH를 사용하여 제거한다. 본 장치를 다시 가열하여, 두 번째 실리사이드 반응을 일으키고, 내화성 금속 및 인접하는 폴리실리콘과 에피택시얼 실리콘 사이의 반응을 완료시킨다. 이러한 반응은, 바람직하게는, 상기한 바와 같이, 2단계로 수행한다. 왜냐하면, 하나의 단계 또는 펄스에서 내화성 금속을 반응시키는 것은, 내화성 금속이 측벽 산화물 층과 바람직하지 않은 반응을 일으키는 경우가 있기 때문이다 그 결과 얻어지는 구조를 제2(o)도에 도시한다. 제2(o)도에 도시하는 바와 같이, 실리사이드 층(46a)은, 바이폴라 장치에 있어서 측벽 산화물(44)에 도달할 때까지 연장하여 그 측벽 산화물과 콘택트한다. 마찬가지로, 실리사이드 층(54a, 54b, 54c, 546)도 또한, MOS 장치의 측벽 산화물 층(42, 42')에 도달할 때까지 연장하여 그 측벽 산화물 층과 콘택트한다.
제2(p)도에 도시하는 바와 같이, 종래 기술의 방법으로, 산화물 층(56)을 디포지트하고 또한 마스크하여, 그 안에 콘택트 구멍(contact hole)을 형성한다. 금속(58)을 본 장치의 표면 상에 디포지트하고, 마스크하며, 선택된 영역으로부터 에칭하여, 제1도에 도시하는 장치를 구성한다.
이상, 본 발명의 구체적 실시 태양에 대해서 상세하게 설명하였으나, 이는 단지 예시적인 의미로 개시한 것일 뿐, 제한적으로 해석하지 않는다. 본 발명은 그 기술적 범위를 일탈하지 않는 범위에서 여러 가지 가능한 변형을 포함함은 물론이다. 예를 들면, 상기 특정한 실시예에 있어서 특정한 p형 및 n형을 지니는 영역에 대하여 설명하였으나, 이러한 도전형은 용이하게 반대로도 할 수 있다.
또한, 상기한 실시예에 있어서, 특정의 도펀트 농도를 지니는 경우에 대하여 설명하였으나, 이러한 도펀트 농도의 범위는 적용 상태에 따라 용이하게 다른 것으로 할 수 있다. 또한 상기한 실시예는 특히 BiCMOS 장치에 대하여 설명하였으나, 본 발명은, 예컨대 바이폴라 트랜지스터, MOSFET, 또는 그 다른 장치의 제조에 대해서도 적용할 수 있다. 따라서, 본 발명의 보호 범위는 상기 상세한 설명을 기준으로 결정되는 것이 아니라 특허 청구의 범위 및 그 균등물 전체에 의하여 결정된다.

Claims (5)

  1. 트랜지스터 장치를 제조하는 방법에 있어서, 상기 방법은 : 실리콘 기판을 제공하는 단계; 상기 기판 내의 적어도 제1매몰 도핑층을 형성하는 단계; 상기 기판의 표면 상에 제1폴리실리콘 층을 형성하는 단계; 상기 제1폴리실리콘 층의 선택된 부분을 제거하여 상기 층을 패턴 형성하고 상기 제1매몰층 상부 구역 내 상기 기판 상에 제1폴리실리콘 영역을 제공하며, 상기 제1폴리실리콘 영역은 상부 표면과 제1 및 제2측벽면을 지니게 하는 단계; 상기 제1폴리실리콘 영역을 도핑하는 단계; 상기 기판을 어닐링하는 단계; 전계 효과 디바이스에 대한 소오스 및 드레인 영역을 형성하기 위하여 상기 기판의 부분에 대하여 주입하는 단계; 상기 기판의 실질적인 전체 표면 및 상기 제1폴리실리콘의 영역 상에 스페이서 산화물을 디포지트하는 단계; 상기 산화물을 건식 에칭하여 상기 산화물의 선택된 부분을 제거하고, 상기 제1폴리실리콘 영역의 상기 제1 및 제2측벽에 인접하는 산화물층을 잔존시키는 단계; 상기 기판의 전체 표면 및 상기 주입 단계를 실행한 상기 제1폴리실리콘 영역 상에 걸쳐 실질적으로 제2폴리실리콘 층을 디포지트하는 단계; 평탄화층을 디포지트하는 단계; 상기 디포지트한 폴리실리콘 층 및 상기 평탄화층의 상부 표면을 건식 에칭하는 단계; 상기 디포지트한 폴리실리콘 충의 상부 표면을 습식 에칭하여 상기 제2폴리실리콘 충을 상기 제1및 제2스페이서에 도달할 때까지 연장하게 하고,상기 제2폴리실리콘 층은 단지 상기 제1및 제2스페이서 만에 의하여 상기 제1폴리실리콘 영역으로부터 분리되게 하는 단계; 상기 제2폴리실리콘 층을 마스킹하고 또한 에칭하여 선택된 부분을 제거하고, 그에 따라 평탄화 층에 대한 디포지트 단계에 이어서 소정의 패턴을 제공하는 단계; 상기 제1폴리실리콘 영역의 상기 상부 표면 및 상기 제2폴리실리콘 층의 상기 상부 표면의 적어도 일부 모두 위에 코팅을 형성하고 그 코팅을 확장하는 단계로, 상기 코팅은 내화성 금속을 포함하고, 코팅을 형성하는 상기 단계는 상기 제2폴리실리콘 층에 대한 마스킹 및 에칭 단계 후 그리고 상기 주입 단계 후에 실행하는 단계 ; 상기 금속을 인접하는 폴리실리콘과 반응시켜 상기 제1폴리실리콘 영역의 상기 상부 부분의 적어도 일부 및 상기 제2폴리실리콘 층의 적어도 일부를 피복하는 실리사이드 층을 형성하여 상기 제1및 제2스페이서에 도달할 때까지 연장하게 하는 단계 ; 및 상기 내화성 금속의 미반응 부분을 제거하는 단계; 를 포함하는 방법.
  2. 제1항에 있어서, 상기 방법은 또한, 상기 제1폴리실리콘 영역을 도핑하여 상기 제1폴리실리콘 영역을 전계 효과 트랜지스터의 게이트로 구성하는 단계를 포함하는 방법.
  3. 제1항에 있어서, 상기 방법은 또한, 상기 제2폴리실리콘 층의 선택된 부분 내로 도핑 물질을 주입하는 단계 및 상기 주입한 폴리실리콘을 어닐링하는 단계를 포함하는 방법.
  4. 제1항에 있어서, 상기 방법은 또한, 상기 제1폴리실리콘 영역의 적어도 일부 위로 질소화물 층을 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 기판은 에피택시얼 층을 포함하는 방법.
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