JPH0628266B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0628266B2 JPH0628266B2 JP61159631A JP15963186A JPH0628266B2 JP H0628266 B2 JPH0628266 B2 JP H0628266B2 JP 61159631 A JP61159631 A JP 61159631A JP 15963186 A JP15963186 A JP 15963186A JP H0628266 B2 JPH0628266 B2 JP H0628266B2
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- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に係り、特にその電極
取出し部の高密度化および半導体素子領域の微細化に好
適な半導体装置の製造方法に関する。
取出し部の高密度化および半導体素子領域の微細化に好
適な半導体装置の製造方法に関する。
半導体集積回路のパターン寸法がサブミクロンオーダま
で進展してきた現在、通常用いられるホトリソグラフイ
ーのマスク合わせ精度の大きさが半導体素子領域の微細
化、および応答の高速化を進める上での障害となってき
ている。特にMOSFETのソース／ドレイン領域は、電極取
出し（コンタクト）部の形成におけるマスク合わせ精度
で、その大きさ（面積）が決定されているため、素子の
活性領域の微細化が困難であり、高速化が図れない。
で進展してきた現在、通常用いられるホトリソグラフイ
ーのマスク合わせ精度の大きさが半導体素子領域の微細
化、および応答の高速化を進める上での障害となってき
ている。特にMOSFETのソース／ドレイン領域は、電極取
出し（コンタクト）部の形成におけるマスク合わせ精度
で、その大きさ（面積）が決定されているため、素子の
活性領域の微細化が困難であり、高速化が図れない。
例えば第５図（ａ），（ｂ）に、従来のMOSFETの断面図
および平面パターンを示す。それぞれの構成要素は、Ｐ
型半導体基板１００，フイールド酸化膜１０１、ゲート
酸化膜１０２，ゲート電極１０３，低濃度（ｎ）ドレイ
ン領域１０４、ゲート電極１０３の側壁に設けられたシ
リコン酸化膜によるスペーサ１０５、高濃度 (ｎ+)ソー
ス／ドレイン領域１０６、パツシベーシヨン膜（ＲＳＧ
膜）１０７、コンタクトホール１０８および、電極配線
層１０９から成る。このような技術を開示したものとし
て、従来、特開昭59−211277号公報、特開昭59−99774
号公報、特開昭57−159066号公報などが知られている。
および平面パターンを示す。それぞれの構成要素は、Ｐ
型半導体基板１００，フイールド酸化膜１０１、ゲート
酸化膜１０２，ゲート電極１０３，低濃度（ｎ）ドレイ
ン領域１０４、ゲート電極１０３の側壁に設けられたシ
リコン酸化膜によるスペーサ１０５、高濃度 (ｎ+)ソー
ス／ドレイン領域１０６、パツシベーシヨン膜（ＲＳＧ
膜）１０７、コンタクトホール１０８および、電極配線
層１０９から成る。このような技術を開示したものとし
て、従来、特開昭59−211277号公報、特開昭59−99774
号公報、特開昭57−159066号公報などが知られている。
上記した従来のMOSFETでは、ソース／ドレイン領域（ｎ
＋層）１０６上にある酸化膜１０２に直接、コンタクト
ホール１０８を設けて電極配線層１０９を形成するた
め、ソース／ドレイン領域１０６の面積を大きく確保す
る必要がある。すなわち、例えば第６図に示すようにパ
ツシベーシヨン膜１０７に、コンタクトホール１０８を
形成する際に、マスクの位置合わせがずれて、フイール
ド酸化膜１０１の端部にコンタクトホールが重なると、
電極配線層１０９とＰ型半導体基板１００とが接触する
ため、ソース又はドレイン領域106 と基板１００とが電
極配線層１０９で短絡されてしまう。従つて、第５図
（ｂ）に示したように、コンタクトホール１０８は、フ
イールド酸化膜１０１の内側端から、ホトリソグラフイ
ーのマスク合わせ精度以上の距離Ｄａを隔てて形成する
必要がある。また、同様に、コンタクトホール108 は、
ゲート電極１０３からも、マスク合わせ精度以上の距離
Ｄｂを隔てて形成する必要がある。このため。従来のMO
SFETのソース／ドレイン領域 (ｎ+)１０６の面積は、電
極形成に附随した領域分だけ大きく確保する必要があ
り、微細化が図れない。しかも、機能的には、ソース／
ドレイン領域１０６の寄生容量が大きくなり、素子の高
速化が図れない等の欠点があつた。
＋層）１０６上にある酸化膜１０２に直接、コンタクト
ホール１０８を設けて電極配線層１０９を形成するた
め、ソース／ドレイン領域１０６の面積を大きく確保す
る必要がある。すなわち、例えば第６図に示すようにパ
ツシベーシヨン膜１０７に、コンタクトホール１０８を
形成する際に、マスクの位置合わせがずれて、フイール
ド酸化膜１０１の端部にコンタクトホールが重なると、
電極配線層１０９とＰ型半導体基板１００とが接触する
ため、ソース又はドレイン領域106 と基板１００とが電
極配線層１０９で短絡されてしまう。従つて、第５図
（ｂ）に示したように、コンタクトホール１０８は、フ
イールド酸化膜１０１の内側端から、ホトリソグラフイ
ーのマスク合わせ精度以上の距離Ｄａを隔てて形成する
必要がある。また、同様に、コンタクトホール108 は、
ゲート電極１０３からも、マスク合わせ精度以上の距離
Ｄｂを隔てて形成する必要がある。このため。従来のMO
SFETのソース／ドレイン領域 (ｎ+)１０６の面積は、電
極形成に附随した領域分だけ大きく確保する必要があ
り、微細化が図れない。しかも、機能的には、ソース／
ドレイン領域１０６の寄生容量が大きくなり、素子の高
速化が図れない等の欠点があつた。
なお、前述した例はＮチヤネルMOSFETについてであつた
が、ＰチヤネルMOSFETにおいても全く同様である。さら
に、バイポーラトランジスタのベース領域における電極
形成においても、同様の問題があつた。
が、ＰチヤネルMOSFETにおいても全く同様である。さら
に、バイポーラトランジスタのベース領域における電極
形成においても、同様の問題があつた。
本発明の目的は、電極形成のためだけに必要な半導体領
域（MOSFETではソース／ドレイン領域、またバイポーラ
トランジスタではベース領域）を不要とすることによ
り、高集積化、高性能化（高速、高信頼化）に適した半
導体装置の製造方法を提供することにある。
域（MOSFETではソース／ドレイン領域、またバイポーラ
トランジスタではベース領域）を不要とすることによ
り、高集積化、高性能化（高速、高信頼化）に適した半
導体装置の製造方法を提供することにある。
上記目的は、ソース／ドレイン領域またはベース領域と
接し、かつゲート電極またはエミツタ電極によつて自己
整合（セルフアライン）的に分離された多結晶シリコン
膜を、これらの領域に対するコンタクト部材として設け
ることにより達成される。
接し、かつゲート電極またはエミツタ電極によつて自己
整合（セルフアライン）的に分離された多結晶シリコン
膜を、これらの領域に対するコンタクト部材として設け
ることにより達成される。
本発明者らによる検討結果では、Ａｓ，ＰまたはＳｂ等
のドナー型不純物が高濃度な添加された多結晶シリコン
のエツチング速度または酸化速度は、これらが添加され
ていない多結晶シリコン膜のそれに比べて著しく大きい
という現象を利用することで上記構造の半導体装置を実
現することができる。すなわち、本発明をＮチヤネルMO
SFETにて適用する場合には、まずゲート電極上に、ゲー
ト電極と同形状の絶縁膜およびＡｓ，Ｐ，Ｓｂなどのド
ナー型不純物イオンのいずかが高濃度に添加された導電
性膜を設ける。前記ゲート電極の側壁に厚みの制御され
た絶縁層を設けると同時に、ソース／ドレイン領域と前
記導電性膜の表面を露出させる。次に、全面に不純物が
添加されていない多結晶シリコン膜を被着し、その後、
熱処理することで前記導電性膜中に添加されている不純
物を導通性膜を上面と接する領域の多結晶シリコン膜中
に拡散させる。しかる後に、前記不純物が拡散された多
結晶シリコンのエツチング速度又は酸化速度は、前記不
純物無添加の多結晶シリコン膜に比べて著しい大きいこ
とを利用し、前記不純物が拡散された結晶シリコン膜の
みを自己整合的にエツチング除去するとともに、導電性
膜をもエツチング除去する。その結果、残された多結晶
シリコン膜を、ソース領域、ドレイン領域およびフイー
ルド酸化膜の少なくとも一部を覆うような形状、寸法に
加工することができ、所望のＮチヤネルMOSFETが得られ
る。
のドナー型不純物が高濃度な添加された多結晶シリコン
のエツチング速度または酸化速度は、これらが添加され
ていない多結晶シリコン膜のそれに比べて著しく大きい
という現象を利用することで上記構造の半導体装置を実
現することができる。すなわち、本発明をＮチヤネルMO
SFETにて適用する場合には、まずゲート電極上に、ゲー
ト電極と同形状の絶縁膜およびＡｓ，Ｐ，Ｓｂなどのド
ナー型不純物イオンのいずかが高濃度に添加された導電
性膜を設ける。前記ゲート電極の側壁に厚みの制御され
た絶縁層を設けると同時に、ソース／ドレイン領域と前
記導電性膜の表面を露出させる。次に、全面に不純物が
添加されていない多結晶シリコン膜を被着し、その後、
熱処理することで前記導電性膜中に添加されている不純
物を導通性膜を上面と接する領域の多結晶シリコン膜中
に拡散させる。しかる後に、前記不純物が拡散された多
結晶シリコンのエツチング速度又は酸化速度は、前記不
純物無添加の多結晶シリコン膜に比べて著しい大きいこ
とを利用し、前記不純物が拡散された結晶シリコン膜の
みを自己整合的にエツチング除去するとともに、導電性
膜をもエツチング除去する。その結果、残された多結晶
シリコン膜を、ソース領域、ドレイン領域およびフイー
ルド酸化膜の少なくとも一部を覆うような形状、寸法に
加工することができ、所望のＮチヤネルMOSFETが得られ
る。
以上に説明したようにして形成されたＮチヤネルMOSFET
の多結晶シリコン膜は、ゲート電極によつて自己整合的
にソース領域上の部分とドレイン領域上の部分とに分離
されており、またソース領域およびドレイン領域に自己
整合的に接続されている。このため、前記多結晶シリコ
ン膜に不純物をドーピングして低抵抗化することによ
り、これをソースおよびドレインの電極配線として利用
できる。従つて、電極配線の形成に付随して従来必要で
あつたソース／ドレイン領域の面積拡大が必要でなくな
り、従来の不都合が除去できる。
の多結晶シリコン膜は、ゲート電極によつて自己整合的
にソース領域上の部分とドレイン領域上の部分とに分離
されており、またソース領域およびドレイン領域に自己
整合的に接続されている。このため、前記多結晶シリコ
ン膜に不純物をドーピングして低抵抗化することによ
り、これをソースおよびドレインの電極配線として利用
できる。従つて、電極配線の形成に付随して従来必要で
あつたソース／ドレイン領域の面積拡大が必要でなくな
り、従来の不都合が除去できる。
本発明はＰチヤネルMOSFETに適用できるのはもちろん、
バイポーラトランジスタのベース領域の電極配線にも同
様に適用することができる。
バイポーラトランジスタのベース領域の電極配線にも同
様に適用することができる。
以下、本発明の実施例を図面を用いて説明する。
第１図は、本発明の一実施例におけるＮチヤネルMOSFET
の製造方法を製造工程順に示す断面図である。
の製造方法を製造工程順に示す断面図である。
第１図（ａ）に示すように、まずＰ型半導体基板１０上
に、選択酸化によつてフイールド酸化膜１１を形成し、
フイード酸化膜１１で囲まれた領域内に薄いゲート酸化
膜１２を形成する。次いで、全面に第１のりん（Ｐ）の
ドープされた多結晶シリコン膜を２０００Åの厚みで被
着し、その上にタングステンシリサイド (ＷＳｉ2)膜を
3000Åの厚みで重ねて被着してゲート電極１３を形成す
る。つづいて窒化珪素膜１４を５００Å被着し、さらに
その上に厚み１０００Åの多結晶シリコン膜１５を形成
する。最上層の多結晶シリコン膜１５中にＡｓを２×１
０16cm-2イオン打込みした後、写真蝕刻法により、前記
４層膜を所望形状に加工することで、ＷＳｉ２／多結晶
シリコン膜から成るゲート電極１３と、これと同一形状
の窒化珪素膜１４およびＡｓのドープされた多結晶シリ
コン膜１５を形成する。さらに、ゲート電極１３をマス
クとして、低濃度ｎ型のソース／ドレイン領域１６をイ
オン打込みによつて形成する。第１図（ｂ）に示すよう
に、全面に、ＣＶＤ法によつて酸化珪素膜を被着した
後、異方性のドライエツチング技術で、酸化珪素膜をエ
ツチングすることにより少なくともゲート電極１３の側
壁に酸化珪素から成るスペーサ１７を設ける。それと同
時に、ソース領域、ドレイン領域及び多結晶シリコン膜
１５の少なくとも上面を露出する。次に、第１図（ｃ）
に示すように、全面に、第３の多結晶シリコン膜１８を
２０００Åの厚みで被着する。その後、乾燥酸素雰囲気
中で８００℃、１０分の熱処理することにより、前記第
３の多結晶シリコン膜１８の表面に数１０Åの薄い酸化
珪素膜を形成する。次いで、窒素雰囲気中で９００℃，
３０分の熱処理を施すことにより、前記多数結晶シリコ
ン膜１５中にドーピングされたＡｓを、多結晶シリコン
膜１５と接する領域の多結晶シリコン膜１８中に拡散さ
せ、Ａｓがドーピングされた多結晶シリコン膜１８Ａを
形成する。次に、第１図（ｄ）に示すように、まず前記
多結晶シリコン膜１８，１８Ａ上の薄い酸化珪素膜をＨ
Ｆ水溶液で除去した後、ＨＦ：ＨＮＯ３：CH3COOH＝
１：３：１６のエツチヤントを用いて多結晶シリコン膜
１８，１８Ａおよび１５をエツチングする。このとき、
Ａｓがドープされた多結晶シリコン膜１８Ａ，１５だけ
がエツチングされ、ドーピングされていない多結晶シリ
コン膜１８は全くエツチングされないで残る。また、前
記エツチヤントの酸化珪素膜１７および窒化珪素膜１４
に対するエツチング速度は小さいので、この工程でゲー
ト電極１３がエツチングされることはない。次いで、乾
燥酸素雰囲気中、８００℃、１０分の熱処理することに
より多結晶シリコン膜１８上に薄い酸化珪素膜を形成す
る。その後、全面にＡｓイオン１９を１×１０16cm-2注
入し、窒素雰囲気中、９５℃、１０分の熱処理を施すこ
とにより、半導体基板１０の領域１６内に高濃度ｎ＋型
のソース／ドレイン領域２０を形成する。次に、第１図
（ｅ）に示すように、通常の写真蝕刻技術を用いて、前
記多結晶シリコン膜１８が少なくともフイールド酸化膜
１１を覆うような寸法、形状となるように、これを選択
蝕刻してソース／ドレイン電極１８Ｂを形成する。次い
で、パツシベーシヨン膜としてＰＧ膜２１を被着した
後、通常の写真蝕刻技術を用いて、前記ソース／ドレイ
ン電極１８Ｂ上のＰＳＧ膜２１にコンタクトホール２２
を形成する。最後にＡｌ−２％Ｓｉを被着した後、前述
と同様に選択蝕刻して電極配線層２３を形成すること
で、ｎチヤネルMOSFETの製造工程が終了する。なお第１
図（ｇ）は同図（ｆ）の平面パターンを示す図である。
に、選択酸化によつてフイールド酸化膜１１を形成し、
フイード酸化膜１１で囲まれた領域内に薄いゲート酸化
膜１２を形成する。次いで、全面に第１のりん（Ｐ）の
ドープされた多結晶シリコン膜を２０００Åの厚みで被
着し、その上にタングステンシリサイド (ＷＳｉ2)膜を
3000Åの厚みで重ねて被着してゲート電極１３を形成す
る。つづいて窒化珪素膜１４を５００Å被着し、さらに
その上に厚み１０００Åの多結晶シリコン膜１５を形成
する。最上層の多結晶シリコン膜１５中にＡｓを２×１
０16cm-2イオン打込みした後、写真蝕刻法により、前記
４層膜を所望形状に加工することで、ＷＳｉ２／多結晶
シリコン膜から成るゲート電極１３と、これと同一形状
の窒化珪素膜１４およびＡｓのドープされた多結晶シリ
コン膜１５を形成する。さらに、ゲート電極１３をマス
クとして、低濃度ｎ型のソース／ドレイン領域１６をイ
オン打込みによつて形成する。第１図（ｂ）に示すよう
に、全面に、ＣＶＤ法によつて酸化珪素膜を被着した
後、異方性のドライエツチング技術で、酸化珪素膜をエ
ツチングすることにより少なくともゲート電極１３の側
壁に酸化珪素から成るスペーサ１７を設ける。それと同
時に、ソース領域、ドレイン領域及び多結晶シリコン膜
１５の少なくとも上面を露出する。次に、第１図（ｃ）
に示すように、全面に、第３の多結晶シリコン膜１８を
２０００Åの厚みで被着する。その後、乾燥酸素雰囲気
中で８００℃、１０分の熱処理することにより、前記第
３の多結晶シリコン膜１８の表面に数１０Åの薄い酸化
珪素膜を形成する。次いで、窒素雰囲気中で９００℃，
３０分の熱処理を施すことにより、前記多数結晶シリコ
ン膜１５中にドーピングされたＡｓを、多結晶シリコン
膜１５と接する領域の多結晶シリコン膜１８中に拡散さ
せ、Ａｓがドーピングされた多結晶シリコン膜１８Ａを
形成する。次に、第１図（ｄ）に示すように、まず前記
多結晶シリコン膜１８，１８Ａ上の薄い酸化珪素膜をＨ
Ｆ水溶液で除去した後、ＨＦ：ＨＮＯ３：CH3COOH＝
１：３：１６のエツチヤントを用いて多結晶シリコン膜
１８，１８Ａおよび１５をエツチングする。このとき、
Ａｓがドープされた多結晶シリコン膜１８Ａ，１５だけ
がエツチングされ、ドーピングされていない多結晶シリ
コン膜１８は全くエツチングされないで残る。また、前
記エツチヤントの酸化珪素膜１７および窒化珪素膜１４
に対するエツチング速度は小さいので、この工程でゲー
ト電極１３がエツチングされることはない。次いで、乾
燥酸素雰囲気中、８００℃、１０分の熱処理することに
より多結晶シリコン膜１８上に薄い酸化珪素膜を形成す
る。その後、全面にＡｓイオン１９を１×１０16cm-2注
入し、窒素雰囲気中、９５℃、１０分の熱処理を施すこ
とにより、半導体基板１０の領域１６内に高濃度ｎ＋型
のソース／ドレイン領域２０を形成する。次に、第１図
（ｅ）に示すように、通常の写真蝕刻技術を用いて、前
記多結晶シリコン膜１８が少なくともフイールド酸化膜
１１を覆うような寸法、形状となるように、これを選択
蝕刻してソース／ドレイン電極１８Ｂを形成する。次い
で、パツシベーシヨン膜としてＰＧ膜２１を被着した
後、通常の写真蝕刻技術を用いて、前記ソース／ドレイ
ン電極１８Ｂ上のＰＳＧ膜２１にコンタクトホール２２
を形成する。最後にＡｌ−２％Ｓｉを被着した後、前述
と同様に選択蝕刻して電極配線層２３を形成すること
で、ｎチヤネルMOSFETの製造工程が終了する。なお第１
図（ｇ）は同図（ｆ）の平面パターンを示す図である。
以上に説明した製造方法を用いることにより、ソース領
域およびドレイン領域２０は、自己整合的に形成された
ソース／ドレイン電極１８Ｂにより、フイールド酸化膜
１１の上にまで延長されており、少なくともフイード酸
化膜１１上において（ソース／ドレイン領域２０上にの
みではなく）コンタクトホール２２が形成できる。その
ため、従来コンタクトホールの形成のためのみに必要と
されていた、広面積のソース／ドレイン領域が必要でな
くなる。従つて、MOSFETの微細化が容易に達成できる。
しかも、ソース／ドレイン領域の面積の減少に伴なつ
て、その寄生容量も大幅に小さくできるので、素子の高
速化が達成できる。また電極配線層２３とソース／ドレ
イン領域１６，２０との接続が多結晶シリコン膜（ソー
ス／ドレイン電極）１８Ｂを介して成されるので、電極
配線層に含まれるＡｌ原子の浸入などによる接合特性の
劣化が防止できる。更に、高濃度のｎ型ソース／ドレイ
ン領域２０の形成は、多結晶シリコン膜１８Ｂ中からＡ
ｓの拡散により成されるため、その拡散深さを十分に浅
くすることが可能であり、このため短チヤネル効果（ド
レイン領域の空乏層がソース領域と連なつて空間電荷制
限の大電流が流れる、すなわちパンチスルーを起こすこ
と）に強いMOSFETを実現することができる。
域およびドレイン領域２０は、自己整合的に形成された
ソース／ドレイン電極１８Ｂにより、フイールド酸化膜
１１の上にまで延長されており、少なくともフイード酸
化膜１１上において（ソース／ドレイン領域２０上にの
みではなく）コンタクトホール２２が形成できる。その
ため、従来コンタクトホールの形成のためのみに必要と
されていた、広面積のソース／ドレイン領域が必要でな
くなる。従つて、MOSFETの微細化が容易に達成できる。
しかも、ソース／ドレイン領域の面積の減少に伴なつ
て、その寄生容量も大幅に小さくできるので、素子の高
速化が達成できる。また電極配線層２３とソース／ドレ
イン領域１６，２０との接続が多結晶シリコン膜（ソー
ス／ドレイン電極）１８Ｂを介して成されるので、電極
配線層に含まれるＡｌ原子の浸入などによる接合特性の
劣化が防止できる。更に、高濃度のｎ型ソース／ドレイ
ン領域２０の形成は、多結晶シリコン膜１８Ｂ中からＡ
ｓの拡散により成されるため、その拡散深さを十分に浅
くすることが可能であり、このため短チヤネル効果（ド
レイン領域の空乏層がソース領域と連なつて空間電荷制
限の大電流が流れる、すなわちパンチスルーを起こすこ
と）に強いMOSFETを実現することができる。
なお本実施例では、多結晶シリコン膜１５中にドーピン
グする不純物としてＡｓを用いる場合について説明した
が、Ｐ，Ｓｂ又は他のドナー型不純物であつても、十分
大きな増速エツチングが観測され、本発明の効果を奏す
ることが確認できた。また、多結晶シリコン膜１８Ａ，
１５のエツチング液として、ＨＦ：ＨＮＯ３：CH3COOH
＝１：３：１６のエツチヤントを用いた例について説明
したが他の組成のエツチヤントであつてもよい。さら
に、ウエツトエチツチングのみならず、ドライエツチン
グ（ＲＩＥや塩素系ガスを用いた光励起エツチング）に
おいても前記増速エツチングが可能であり、本発明の効
果を奏することができる。
グする不純物としてＡｓを用いる場合について説明した
が、Ｐ，Ｓｂ又は他のドナー型不純物であつても、十分
大きな増速エツチングが観測され、本発明の効果を奏す
ることが確認できた。また、多結晶シリコン膜１８Ａ，
１５のエツチング液として、ＨＦ：ＨＮＯ３：CH3COOH
＝１：３：１６のエツチヤントを用いた例について説明
したが他の組成のエツチヤントであつてもよい。さら
に、ウエツトエチツチングのみならず、ドライエツチン
グ（ＲＩＥや塩素系ガスを用いた光励起エツチング）に
おいても前記増速エツチングが可能であり、本発明の効
果を奏することができる。
本発明は、ＰチヤネルMOSFETに適用しても、バイポーラ
トランジスタに適用しても全く同様の効果を確認でき
た。
トランジスタに適用しても全く同様の効果を確認でき
た。
次に、本発明の第２の実施例について説明する。第２図
は本発明によるＮチヤネルMOSFETの製造方法を製造工程
順に示す断面図である。第２図（ａ）に、まずＰ型半導
体基板３０上に、第１の実施例と同様に、フイールド酸
化膜３１を形成し、フイールド酸化膜３１で囲まれた領
域内に薄いゲート酸化膜３２を形成する。次いで、全面
に第１の多結晶シリコン膜を２０００Åの膜厚で被着
し、その上にＭｏＳｉ２膜を３０００Å被着してゲート
電極３３を形成する。次いで、酸化珪素膜３４を５００
Å被着し、さらにその上に厚み１０００ÅのＰのドープ
された第２の多結晶シリコン膜３５を形成する。次に、
最上層の第２多結晶シリコン膜３５中にＡｓを１×１０
16cm-2イオン打込みした後、写真蝕刻法により、前記４
層膜を所望形状に加工する。その結果、ＭｏＳｉ２／多
結晶シリコン膜から成るゲート電極３３と、これと同一
形状の酸化珪素膜３４およびＡｓのドープされた多結晶
シリコン膜３５を形成する。さらにゲート電極３３をマ
スクとして、低濃度ｎ型のソース／ドレイン領域３６を
イオン注入により形成する。次に、第２図（ｂ）に示す
ように、全面にＣＶＤ法による酸化珪素膜を被着した
後、異方性のドライエツチング技術で酸化珪素膜をエツ
チングすることにより、少なくともゲート電極３３の側
壁に酸化珪素から成るスペーサ３７を設ける。それと同
時に、ソース領域、ドレイン領域３６，３６及び多結晶
シリコン膜３５の少なくとも上面を露出させる。次に、
第２図（ｃ）に示すように、第３の多結晶シリコン膜３
８を、２０００Åの厚みで全面に被着した後に、乾燥酸
素雰囲気中で８００℃，１０分の熱処理をすることによ
り、前記第２の多結晶シリコン膜３８の表面に数１０Å
の薄い酸化珪素膜を形成する。次いで、窒素雰囲気中で
９００℃，３００分の熱処理を施こし、前記多結晶シリ
コン膜３５中にドーピングされていたＡｓを、多結晶シ
リコン膜３５の少なくとも上面と接する領域の多結晶シ
リコン３８Ａ中に拡散させ、Ａｓがドーピングされた多
結晶シリコン膜３８Ａを、多結晶シリコン膜３５の直上
に形成する。次に第２図（ｄ）に示すように、まずＨ２
／Ｏ２＝１．６／１の混合ガスを燃焼させた水蒸気中で
７５０℃，６０分の熱処理を施こすと、Ａｓがドープさ
れた多結晶シリコン膜３８Ａ上には約２０００Åの酸化
珪素膜４０が成長し、一方、ドープされていない多結晶
シリコン膜３８上には約２５０Åの酸化珪素膜３９が成
長する。次いで第２図（ｅ）に示すように、ＨＦ水溶液
で前記酸化珪素膜３９を除去した後、全面にＭｏを５０
０Åの厚みで被着する。次いで窒素雰囲気中で６００
℃、３０分の熱処理を施こし、Ｍｏと多結晶シリコン３
８の上層部を反応させた後、酸化珪素膜４０上の未反応
Ｍｏを王水で除去することにより、酸化珪素膜４０上を
除く表面部分に、自己整合的にMoSi２４１を形成する。
さらに、乾燥酸素雰囲気中で８００℃、１０分間の熱処
理を施こし、前記MoSi２４１上に薄い酸化珪素膜を形成
し、全面にＡｓイオン４２を１×１０16cm-2注入し、窒
素雰囲気中で９５℃、１０分の熱処理することで、半導
体基板３０内に高濃度ｎ型ソース／ドレイン領域４３を
形成する。次に、第２図（ｆ）に示すように、まず酸化
珪素膜４０およびMoSi２４１上の薄い酸化珪素膜をそれ
ぞれＨＦ水溶液でエツチング除去した後、７０℃に熱し
たＫＯＨ水溶液／イソプロピルアルコール混合液を用い
て、前記多結晶シリコン膜３８Ａ，３５をエツチング除
去する。このとき、多結晶シリコン膜３８上のMoSi２４
１は、前記エツチヤントによつては全く溶解されない。
また、ゲート電極３３上の酸化珪素膜３４およびスペー
サ３７も前記エツチヤントによつては全く溶解されない
ので、ゲート電極３３がエツチングされることはない。
次いで通常の写真蝕刻法を用いて、前記多結晶シリコン
膜３８およびMoSi２４１を、少なくともその一部がフイ
ールド酸化膜３１上にまで延在するように選択蝕刻し、
ソース／ドレイン電極４４を形成する。次に第２図
（ｇ）に示すように、パツシベーシヨン膜としてＰＳＧ
膜４５を全面に被着した後、通常の写真蝕刻法を用い
て、前記ソース／ドレイン電極４４上にコンタクトホー
ル４６を形成する。次に、Ａｌ−２％Ｓｉを全面に被着
した後、前述と同様に選択蝕刻して電極配線層４７を形
成することで、ＮチヤネルMOSFETの製造工程が終了す
る。なお、第２図（ｈ）は同図（ｇ）の平面パターンを
示す図である。
は本発明によるＮチヤネルMOSFETの製造方法を製造工程
順に示す断面図である。第２図（ａ）に、まずＰ型半導
体基板３０上に、第１の実施例と同様に、フイールド酸
化膜３１を形成し、フイールド酸化膜３１で囲まれた領
域内に薄いゲート酸化膜３２を形成する。次いで、全面
に第１の多結晶シリコン膜を２０００Åの膜厚で被着
し、その上にＭｏＳｉ２膜を３０００Å被着してゲート
電極３３を形成する。次いで、酸化珪素膜３４を５００
Å被着し、さらにその上に厚み１０００ÅのＰのドープ
された第２の多結晶シリコン膜３５を形成する。次に、
最上層の第２多結晶シリコン膜３５中にＡｓを１×１０
16cm-2イオン打込みした後、写真蝕刻法により、前記４
層膜を所望形状に加工する。その結果、ＭｏＳｉ２／多
結晶シリコン膜から成るゲート電極３３と、これと同一
形状の酸化珪素膜３４およびＡｓのドープされた多結晶
シリコン膜３５を形成する。さらにゲート電極３３をマ
スクとして、低濃度ｎ型のソース／ドレイン領域３６を
イオン注入により形成する。次に、第２図（ｂ）に示す
ように、全面にＣＶＤ法による酸化珪素膜を被着した
後、異方性のドライエツチング技術で酸化珪素膜をエツ
チングすることにより、少なくともゲート電極３３の側
壁に酸化珪素から成るスペーサ３７を設ける。それと同
時に、ソース領域、ドレイン領域３６，３６及び多結晶
シリコン膜３５の少なくとも上面を露出させる。次に、
第２図（ｃ）に示すように、第３の多結晶シリコン膜３
８を、２０００Åの厚みで全面に被着した後に、乾燥酸
素雰囲気中で８００℃，１０分の熱処理をすることによ
り、前記第２の多結晶シリコン膜３８の表面に数１０Å
の薄い酸化珪素膜を形成する。次いで、窒素雰囲気中で
９００℃，３００分の熱処理を施こし、前記多結晶シリ
コン膜３５中にドーピングされていたＡｓを、多結晶シ
リコン膜３５の少なくとも上面と接する領域の多結晶シ
リコン３８Ａ中に拡散させ、Ａｓがドーピングされた多
結晶シリコン膜３８Ａを、多結晶シリコン膜３５の直上
に形成する。次に第２図（ｄ）に示すように、まずＨ２
／Ｏ２＝１．６／１の混合ガスを燃焼させた水蒸気中で
７５０℃，６０分の熱処理を施こすと、Ａｓがドープさ
れた多結晶シリコン膜３８Ａ上には約２０００Åの酸化
珪素膜４０が成長し、一方、ドープされていない多結晶
シリコン膜３８上には約２５０Åの酸化珪素膜３９が成
長する。次いで第２図（ｅ）に示すように、ＨＦ水溶液
で前記酸化珪素膜３９を除去した後、全面にＭｏを５０
０Åの厚みで被着する。次いで窒素雰囲気中で６００
℃、３０分の熱処理を施こし、Ｍｏと多結晶シリコン３
８の上層部を反応させた後、酸化珪素膜４０上の未反応
Ｍｏを王水で除去することにより、酸化珪素膜４０上を
除く表面部分に、自己整合的にMoSi２４１を形成する。
さらに、乾燥酸素雰囲気中で８００℃、１０分間の熱処
理を施こし、前記MoSi２４１上に薄い酸化珪素膜を形成
し、全面にＡｓイオン４２を１×１０16cm-2注入し、窒
素雰囲気中で９５℃、１０分の熱処理することで、半導
体基板３０内に高濃度ｎ型ソース／ドレイン領域４３を
形成する。次に、第２図（ｆ）に示すように、まず酸化
珪素膜４０およびMoSi２４１上の薄い酸化珪素膜をそれ
ぞれＨＦ水溶液でエツチング除去した後、７０℃に熱し
たＫＯＨ水溶液／イソプロピルアルコール混合液を用い
て、前記多結晶シリコン膜３８Ａ，３５をエツチング除
去する。このとき、多結晶シリコン膜３８上のMoSi２４
１は、前記エツチヤントによつては全く溶解されない。
また、ゲート電極３３上の酸化珪素膜３４およびスペー
サ３７も前記エツチヤントによつては全く溶解されない
ので、ゲート電極３３がエツチングされることはない。
次いで通常の写真蝕刻法を用いて、前記多結晶シリコン
膜３８およびMoSi２４１を、少なくともその一部がフイ
ールド酸化膜３１上にまで延在するように選択蝕刻し、
ソース／ドレイン電極４４を形成する。次に第２図
（ｇ）に示すように、パツシベーシヨン膜としてＰＳＧ
膜４５を全面に被着した後、通常の写真蝕刻法を用い
て、前記ソース／ドレイン電極４４上にコンタクトホー
ル４６を形成する。次に、Ａｌ−２％Ｓｉを全面に被着
した後、前述と同様に選択蝕刻して電極配線層４７を形
成することで、ＮチヤネルMOSFETの製造工程が終了す
る。なお、第２図（ｈ）は同図（ｇ）の平面パターンを
示す図である。
以上に説明した製造方法を用いることにより、第１実施
例に関したのと全く同様の理由で従来の不都合が除去で
き、素子の高集積、高性能、高信頼度が達成できる。
例に関したのと全く同様の理由で従来の不都合が除去で
き、素子の高集積、高性能、高信頼度が達成できる。
なお、本実施例では、多結晶シリコン膜３５中にドーピ
ングする不純物にＡｓを用いた場合を説明したが、Ｐ，
Ｓｂ等の不純物を用いても、本発明の目的とする効果を
奏することが確認できた。また、ゲート電極３３および
ソース／ドレイン電極上にMoSi２を用いたが、他のシリ
サイドを用いてもよい。さらにゲート電極上の多結晶シ
リコン膜３８Ａ，３５のエツチングに、ＫＯＨ水溶液系
のエツチヤントを用いるものとしたが、例えばヒドラジ
ン水溶液、水酸化アモニウムなどのアルカリ水溶液を用
いても、あるいは、塩素系ガスによる光励起エツチング
法等他のエツチング法を用いても、本発明の効果を達成
できる。
ングする不純物にＡｓを用いた場合を説明したが、Ｐ，
Ｓｂ等の不純物を用いても、本発明の目的とする効果を
奏することが確認できた。また、ゲート電極３３および
ソース／ドレイン電極上にMoSi２を用いたが、他のシリ
サイドを用いてもよい。さらにゲート電極上の多結晶シ
リコン膜３８Ａ，３５のエツチングに、ＫＯＨ水溶液系
のエツチヤントを用いるものとしたが、例えばヒドラジ
ン水溶液、水酸化アモニウムなどのアルカリ水溶液を用
いても、あるいは、塩素系ガスによる光励起エツチング
法等他のエツチング法を用いても、本発明の効果を達成
できる。
本発明の第１および第２実施例は、ＰチヤネルMOSFETお
よびバイポーラトランジスタに適用しても、全く同様の
効果を奏することができることが確認できた。
よびバイポーラトランジスタに適用しても、全く同様の
効果を奏することができることが確認できた。
次に本発明の第３の実施例について説明する。第３図
は、本発明をバイポーラトランジスタのエミツタ及びベ
ース領域の製造に適用した場合の製造工程を順に示す断
面図である。第３図（ａ）に示すように、まずｐ型半導
体基板５０上に高濃度ｎ型同電層（ｎ+層）５１を形成
し、エピタキシヤル成長法により低濃度ｎ型導電層（ｎ
−層）５２を形成し、次いで選択酸化により、フイール
ド酸化膜５３を形成する。次に、フイールド酸化膜５３
で囲まれた領域内に薄い酸化珪素膜を形成した後、Ｂを
イオン注入することで、ベース層となるｐ型導電層領域
５４を形成する。次に、前記薄い酸化珪素膜をＨＦ水溶
液でエツチングし、除去する。次に第３図（ｂ）に示す
ように、まず全面に第１の多結晶シリコン膜を2000Å被
着し、その多結晶シリコン膜中にＡｓイオンを注入す
る。その後、第１の多結晶シリコン膜上に2000Åのチタ
ンシリサイド(ＴｉＳｉ2)膜と1000Åの窒化珪素膜を被
着する。次に、前記1000Åの厚みの窒化珪素膜上に第２
の多結晶シリコン膜を1500Åの厚みで被着した後に、乾
燥した酸素雰囲気中で８００℃、１０分の熱処理を施こ
し、前記第２の多結晶シリコン膜上に数１０Åの酸化珪
素膜を形成する。次に、前記第２の多結晶シリコン膜中
にＡｓイオンを１．５×１０16cm-2注入する。その後、
窒素雰囲気中で所望の熱処理を施こすことにより、前記
第１および第２の多結晶シリコン膜中に注入したＡｓを
該膜の厚み方向にほぼ均一に拡散させる。次に、写真蝕
刻法により、前記４層膜を所望形状に加工することで、
TiSi２／多結晶シリコン膜から成るエミツタ電極５５
と、これと同一形状の窒化珪素膜５６および第２多結晶
シリコン膜５７を形成する。次に第３図（ｃ）に示すよ
うに、全面に、ＣＶＤ法によって酸化珪素膜を被着した
後、異方性のドライエツチング技術で、該酸化珪素膜を
エツチングすることにより、少なくともエミツタ電極５
５を側壁に酸化珪素膜から成るスペーサ５８を設ける。
それと同時に、外部ベース領域および多結晶シリコン膜
５７の少なくとも上面を露出させる。次に第３図（ｄ）
に示すように、全面に第３の多結晶シリコン膜５９を30
00Åの厚みで被着した後に、乾燥酸素雰囲気中で８００
℃、１０分の熱処理を施こし、前記第３の多結晶シリコ
ン膜５９の表面に数１０Åの酸化珪素膜を形成する。次
いで、窒素雰囲気中で９００℃、３０分程度の熱処理を
施こし、前記多結晶シリコン膜５７中にドーピングされ
たＡｓを、多結晶シリコン膜５７と接する領域の多結晶
シリコン膜５９中に拡散させ、Ａｓがドーピングされた
多結晶シリコン膜５９Ａを形成する。一方、これと同時
に、エミツタ電極５５中にドーピングされたＡｓを拡散
させることにより、Ｐ型導電層領域５４内に高濃度ｎ型
導電層から成るエミツタ領域６０を形成する。次に第３
図（ｅ）に示すように、まず前記多結晶シリコン膜５
９，５９Ａ上の薄い酸化珪素膜をＨＦ水溶液で除去した
後、塩素ガス (Ｃｌ2)を例えば低圧水銀ランプにより、
ラジカルに分解する方法を用いて、前記多結晶シリコン
膜５９，５９Ａおよび５７をエツチングする。このと
き、Ａｓがドーピングされた多結晶シリコン膜５９Ａお
よび５７は、Ａｓがドーピングされてない多結晶シリコ
ン膜５９に比べ１０倍以上のエツチング速度を有するた
め、多結晶シリコン膜５９Ａおよび５７を選択的にエツ
チング除去できる。前記塩素ラジカルは、酸化珪素膜５
８および窒化珪素膜５６を全くエツチングしないので、
この工程でエミツタ電極５５がエツチングされることは
ない。次いで、乾燥酸素雰囲気中、８００℃，１０分の
熱処理を施すことにより、多結晶シリコン膜５９上に薄
い酸化珪素膜を形成し、その後、全面にＢイオン６１を
１０ＫｅＶの加速エネルギーで３×１０15cm-2注入し、
窒素雰囲気中９００℃，２０分程度の熱処理を施こすこ
とにより、多結晶シリコン膜５９と接するＰ型導電領域
５４内に高濃度Ｐ型導電層（外部ベース領域）６２を形
成する。なお、このとき前記窒化珪素膜５６がＢイオン
の注入マスクとして機能するので、エミツタ電極５５中
にＢイオンが注入されることはない。次に第３図（ｆ）
に示すように、通常の写真蝕刻法を用いて、前記多結晶
シリコン膜５９が少なくとも、フイールド酸化膜５３を
覆うような寸法、形状となるように、これを選択蝕刻し
て、ベース電極６０Ｂを形成する。次いで第３図（ｇ）
に示すように、パツシベーシヨン膜として、ＰＳＧ膜６
３を被着した後、通常の写真蝕刻法を用いて、前記ベー
ス電極上のＰＳＧ膜およびエミツタ電極上のＰＳＧ膜／
窒化珪素膜に開孔を設けて、コンタクトホール６４を形
成する。最後にＡｌ−２％Ｓｉを被着した後、前述と同
様に選択蝕刻して電極配線層６５を形成することで、バ
イポーラトランジスタの製造工程が終了する。なお第３
図（ｈ）は同図（ｇ）の平面パターンを示す図である。
は、本発明をバイポーラトランジスタのエミツタ及びベ
ース領域の製造に適用した場合の製造工程を順に示す断
面図である。第３図（ａ）に示すように、まずｐ型半導
体基板５０上に高濃度ｎ型同電層（ｎ+層）５１を形成
し、エピタキシヤル成長法により低濃度ｎ型導電層（ｎ
−層）５２を形成し、次いで選択酸化により、フイール
ド酸化膜５３を形成する。次に、フイールド酸化膜５３
で囲まれた領域内に薄い酸化珪素膜を形成した後、Ｂを
イオン注入することで、ベース層となるｐ型導電層領域
５４を形成する。次に、前記薄い酸化珪素膜をＨＦ水溶
液でエツチングし、除去する。次に第３図（ｂ）に示す
ように、まず全面に第１の多結晶シリコン膜を2000Å被
着し、その多結晶シリコン膜中にＡｓイオンを注入す
る。その後、第１の多結晶シリコン膜上に2000Åのチタ
ンシリサイド(ＴｉＳｉ2)膜と1000Åの窒化珪素膜を被
着する。次に、前記1000Åの厚みの窒化珪素膜上に第２
の多結晶シリコン膜を1500Åの厚みで被着した後に、乾
燥した酸素雰囲気中で８００℃、１０分の熱処理を施こ
し、前記第２の多結晶シリコン膜上に数１０Åの酸化珪
素膜を形成する。次に、前記第２の多結晶シリコン膜中
にＡｓイオンを１．５×１０16cm-2注入する。その後、
窒素雰囲気中で所望の熱処理を施こすことにより、前記
第１および第２の多結晶シリコン膜中に注入したＡｓを
該膜の厚み方向にほぼ均一に拡散させる。次に、写真蝕
刻法により、前記４層膜を所望形状に加工することで、
TiSi２／多結晶シリコン膜から成るエミツタ電極５５
と、これと同一形状の窒化珪素膜５６および第２多結晶
シリコン膜５７を形成する。次に第３図（ｃ）に示すよ
うに、全面に、ＣＶＤ法によって酸化珪素膜を被着した
後、異方性のドライエツチング技術で、該酸化珪素膜を
エツチングすることにより、少なくともエミツタ電極５
５を側壁に酸化珪素膜から成るスペーサ５８を設ける。
それと同時に、外部ベース領域および多結晶シリコン膜
５７の少なくとも上面を露出させる。次に第３図（ｄ）
に示すように、全面に第３の多結晶シリコン膜５９を30
00Åの厚みで被着した後に、乾燥酸素雰囲気中で８００
℃、１０分の熱処理を施こし、前記第３の多結晶シリコ
ン膜５９の表面に数１０Åの酸化珪素膜を形成する。次
いで、窒素雰囲気中で９００℃、３０分程度の熱処理を
施こし、前記多結晶シリコン膜５７中にドーピングされ
たＡｓを、多結晶シリコン膜５７と接する領域の多結晶
シリコン膜５９中に拡散させ、Ａｓがドーピングされた
多結晶シリコン膜５９Ａを形成する。一方、これと同時
に、エミツタ電極５５中にドーピングされたＡｓを拡散
させることにより、Ｐ型導電層領域５４内に高濃度ｎ型
導電層から成るエミツタ領域６０を形成する。次に第３
図（ｅ）に示すように、まず前記多結晶シリコン膜５
９，５９Ａ上の薄い酸化珪素膜をＨＦ水溶液で除去した
後、塩素ガス (Ｃｌ2)を例えば低圧水銀ランプにより、
ラジカルに分解する方法を用いて、前記多結晶シリコン
膜５９，５９Ａおよび５７をエツチングする。このと
き、Ａｓがドーピングされた多結晶シリコン膜５９Ａお
よび５７は、Ａｓがドーピングされてない多結晶シリコ
ン膜５９に比べ１０倍以上のエツチング速度を有するた
め、多結晶シリコン膜５９Ａおよび５７を選択的にエツ
チング除去できる。前記塩素ラジカルは、酸化珪素膜５
８および窒化珪素膜５６を全くエツチングしないので、
この工程でエミツタ電極５５がエツチングされることは
ない。次いで、乾燥酸素雰囲気中、８００℃，１０分の
熱処理を施すことにより、多結晶シリコン膜５９上に薄
い酸化珪素膜を形成し、その後、全面にＢイオン６１を
１０ＫｅＶの加速エネルギーで３×１０15cm-2注入し、
窒素雰囲気中９００℃，２０分程度の熱処理を施こすこ
とにより、多結晶シリコン膜５９と接するＰ型導電領域
５４内に高濃度Ｐ型導電層（外部ベース領域）６２を形
成する。なお、このとき前記窒化珪素膜５６がＢイオン
の注入マスクとして機能するので、エミツタ電極５５中
にＢイオンが注入されることはない。次に第３図（ｆ）
に示すように、通常の写真蝕刻法を用いて、前記多結晶
シリコン膜５９が少なくとも、フイールド酸化膜５３を
覆うような寸法、形状となるように、これを選択蝕刻し
て、ベース電極６０Ｂを形成する。次いで第３図（ｇ）
に示すように、パツシベーシヨン膜として、ＰＳＧ膜６
３を被着した後、通常の写真蝕刻法を用いて、前記ベー
ス電極上のＰＳＧ膜およびエミツタ電極上のＰＳＧ膜／
窒化珪素膜に開孔を設けて、コンタクトホール６４を形
成する。最後にＡｌ−２％Ｓｉを被着した後、前述と同
様に選択蝕刻して電極配線層６５を形成することで、バ
イポーラトランジスタの製造工程が終了する。なお第３
図（ｈ）は同図（ｇ）の平面パターンを示す図である。
以上に説明した製造方法を用いることにより、外部ベー
ス領域６２は、自己整合的に形成されたベース電極６０
Ｂにより、フイールド酸化膜５３の上にまで延長されて
おり、少なくともフイールド酸化膜５３上において（外
部ベース領域６２上のみだけではなく）コンタクトホー
ル６４が形成できるので、従来のようなコンタクトホー
ルの形成のためのみに必要とされていた、広面積の外部
ベース領域が必要でなくなる。従つて、バイポーラトラ
ンジスタのベース領域の微細化が容易に達成でき、この
ためベース−コレクタ（ｎ+層５１）間の接合容量が大
幅に低減できるので、素子の高速動作が達成できる。ま
た、第３図（ｆ）に示す如く、外部ベース領域の面積を
必要以上に増すことなく、容易に外部ベースをエミツタ
電極５５（エミツタ領域６０）の周辺（本図では３面）
から引き出すことができるので、ベース抵抗を十分小さ
くすることができる。その結果、素子の高速動作が達成
できる。
ス領域６２は、自己整合的に形成されたベース電極６０
Ｂにより、フイールド酸化膜５３の上にまで延長されて
おり、少なくともフイールド酸化膜５３上において（外
部ベース領域６２上のみだけではなく）コンタクトホー
ル６４が形成できるので、従来のようなコンタクトホー
ルの形成のためのみに必要とされていた、広面積の外部
ベース領域が必要でなくなる。従つて、バイポーラトラ
ンジスタのベース領域の微細化が容易に達成でき、この
ためベース−コレクタ（ｎ+層５１）間の接合容量が大
幅に低減できるので、素子の高速動作が達成できる。ま
た、第３図（ｆ）に示す如く、外部ベース領域の面積を
必要以上に増すことなく、容易に外部ベースをエミツタ
電極５５（エミツタ領域６０）の周辺（本図では３面）
から引き出すことができるので、ベース抵抗を十分小さ
くすることができる。その結果、素子の高速動作が達成
できる。
なお本実施例では、多結晶シリコン膜５７中にドーピン
グする不純物としてＡｓを用いる場合について説明した
が、Ｐ，Ｓｂまたは他のドナー型不純物であつても、十
分大きな増速エツチングが観測され、本発明の効果を奏
することが確認できた。また、本実施例では、エミツタ
電極５５をフイールド酸化膜５３上に引き上げて、コン
タクトホールおよび電極配線層を形成する場合について
説明したが、例えば第４図（ａ）および（ｂ）に示すよ
うに、エミツタ領域６０の直上のエミツタ電極５５上に
コンタクトホールおよび電極配線層を形成することもで
きる。
グする不純物としてＡｓを用いる場合について説明した
が、Ｐ，Ｓｂまたは他のドナー型不純物であつても、十
分大きな増速エツチングが観測され、本発明の効果を奏
することが確認できた。また、本実施例では、エミツタ
電極５５をフイールド酸化膜５３上に引き上げて、コン
タクトホールおよび電極配線層を形成する場合について
説明したが、例えば第４図（ａ）および（ｂ）に示すよ
うに、エミツタ領域６０の直上のエミツタ電極５５上に
コンタクトホールおよび電極配線層を形成することもで
きる。
本発明によれば、MOSFETのソース／ドレイン領域上、或
いはバイポーラの外部ベース領域上に、多結晶シリコン
電極を自己整合的に設けることができるので、前記ソー
ス／ドレイン領域及びベース領域の面積を十分に微細化
できる。この結果、素子の高集積化が容易であり、寄生
容量、寄生抵抗が大幅に低減でき、素子の高速化が達成
できる。
いはバイポーラの外部ベース領域上に、多結晶シリコン
電極を自己整合的に設けることができるので、前記ソー
ス／ドレイン領域及びベース領域の面積を十分に微細化
できる。この結果、素子の高集積化が容易であり、寄生
容量、寄生抵抗が大幅に低減でき、素子の高速化が達成
できる。
第１図は、本発明の実施例であるｎチヤネルMOSFETの製
造方法を製造工程順に示す断面図及び平面パターン図、
第２図は、本発明の他の実施例であるｎチヤネルMOSFET
の製造方法を製造工程順に示す断面図及び平面パターン
図、第３図及び第４図は、本発明の実施例であるバイポ
ーラトランジスタの製造方法を製造工程順に示す断面図
及び平面パターン図、第５図は、従来法により製造した
MOSFETの断面図及びその平面パターン図、第６図は、従
来法の欠点を説明するためのMOSFETの断面図及びその平
面パターン図である。 １１……フイールド酸化膜、１８，１８Ａ，１８Ｂ……
多結晶シリコン膜（ソース／ドレイン電極）、１３……
ゲート電極、２２……コンタクトホール、２３……電極
配線層（Ａｌ・Ｓｉ）、３１……フイールド酸化膜、３
３……ゲート電極、４４……ＷＳｉ２／多結晶シリコン
膜（ソース／ドレイン電極）、４６……コンタクトホー
ル、４７……電極配線層（Ａｌ・Ｓｉ）、５３……フイ
ールド酸化膜、５５……エミツタ電極、５９Ｂ……多結
晶シリコン膜（ベース電極）、６４……コンタクトホー
ル、６５……電極配線層（Ａｌ・Ｓｉ）。
造方法を製造工程順に示す断面図及び平面パターン図、
第２図は、本発明の他の実施例であるｎチヤネルMOSFET
の製造方法を製造工程順に示す断面図及び平面パターン
図、第３図及び第４図は、本発明の実施例であるバイポ
ーラトランジスタの製造方法を製造工程順に示す断面図
及び平面パターン図、第５図は、従来法により製造した
MOSFETの断面図及びその平面パターン図、第６図は、従
来法の欠点を説明するためのMOSFETの断面図及びその平
面パターン図である。 １１……フイールド酸化膜、１８，１８Ａ，１８Ｂ……
多結晶シリコン膜（ソース／ドレイン電極）、１３……
ゲート電極、２２……コンタクトホール、２３……電極
配線層（Ａｌ・Ｓｉ）、３１……フイールド酸化膜、３
３……ゲート電極、４４……ＷＳｉ２／多結晶シリコン
膜（ソース／ドレイン電極）、４６……コンタクトホー
ル、４７……電極配線層（Ａｌ・Ｓｉ）、５３……フイ
ールド酸化膜、５５……エミツタ電極、５９Ｂ……多結
晶シリコン膜（ベース電極）、６４……コンタクトホー
ル、６５……電極配線層（Ａｌ・Ｓｉ）。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】互いに隣接し、同じ主面に露出する１導電
型および反対導電型の半導体領域を有する半導体基板上
の、前記１導電型半導体基板上に、下層に第１導電性膜
から成る第１電極と、中間層に絶縁膜と、上層にｎ型の
不純物が添加された第２導電性膜の３層膜を設けてこれ
を所望形状に加工する工程と、前記第１電極の側壁を覆
うように絶縁層を形成する工程と、前記第１電極の側壁
に設けられた絶縁層、第２導電性膜、反対導電型半導体
領域および前記反対導電型半導体領域の輪郭の少なくと
も一部を規定するフイールド絶縁層を覆うように多結晶
シリコン膜を設ける工程と、熱処理して前記第２導電性
膜と接する領域の多結晶シリコン膜中に、前記第２導電
性膜中の不純物を拡散する工程と、その後に酸化性雰囲
気中で熱処理することにより、前記不純物が拡散された
領域の多結晶シリコン膜上に厚い酸化珪素膜を形成する
と共に、不純物が拡散されていない領域の多結晶シリコ
ン膜上に薄い酸化珪素膜を形成する工程と、前記厚い酸
化珪素膜をマスクとして、前記薄い酸化珪素膜を除去し
た後、露出した多結晶シリコン膜上に高融点金属の珪化
膜および窒化珪素膜の少なくとも一方を形成する工程
と、前記厚い酸化珪素膜を除去した後、高融点金属珪化
膜および窒化珪素膜の少なくとも一方をマスクとして、
前記不純物が拡散された領域の多結晶シリコン膜と前記
第２導電性膜を、エッチングして除去し、前記反対導電
型半導体領域に接続された第２電極を形成する工程とを
含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１電極は前記第１導電型半導体領域
にオーミック接続されたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 - 【請求項３】前記第１電極は前記第１導電型半導体領域
から絶縁して形成されていることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159631A JPH0628266B2 (ja) | 1986-07-09 | 1986-07-09 | 半導体装置の製造方法 |
| EP87101113A EP0252206B1 (en) | 1986-07-09 | 1987-01-27 | Method of fabricating semiconductor structure |
| DE8787101113T DE3780369T2 (de) | 1986-07-09 | 1987-01-27 | Verfahren zum herstellen einer halbleiterstruktur. |
| US07/013,252 US4735916A (en) | 1986-07-09 | 1987-02-10 | Method of fabricating bipolar transistors and insulated gate field effect transistors having doped polycrystalline silicon conductors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159631A JPH0628266B2 (ja) | 1986-07-09 | 1986-07-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6316673A JPS6316673A (ja) | 1988-01-23 |
| JPH0628266B2 true JPH0628266B2 (ja) | 1994-04-13 |
Family
ID=15697933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159631A Expired - Lifetime JPH0628266B2 (ja) | 1986-07-09 | 1986-07-09 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4735916A (ja) |
| EP (1) | EP0252206B1 (ja) |
| JP (1) | JPH0628266B2 (ja) |
| DE (1) | DE3780369T2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2193036B (en) * | 1986-07-24 | 1990-05-02 | Mitsubishi Electric Corp | Method of fabricating a semiconductor integrated circuit device |
| JPS63184364A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| GB2202370B (en) * | 1987-02-27 | 1990-02-21 | British Telecomm | Self-aligned bipolar fabrication process |
| US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
| US4826782A (en) * | 1987-04-17 | 1989-05-02 | Tektronix, Inc. | Method of fabricating aLDD field-effect transistor |
| JPS63268258A (ja) * | 1987-04-24 | 1988-11-04 | Nec Corp | 半導体装置 |
| US4829025A (en) * | 1987-10-02 | 1989-05-09 | Advanced Micro Devices, Inc. | Process for patterning films in manufacture of integrated circuit structures |
| US5017995A (en) * | 1987-11-27 | 1991-05-21 | Nec Corporation | Self-aligned Bi-CMOS device having high operation speed and high integration density |
| US5225355A (en) * | 1988-02-26 | 1993-07-06 | Fujitsu Limited | Gettering treatment process |
| JP2727557B2 (ja) * | 1988-03-25 | 1998-03-11 | ソニー株式会社 | 半導体装置の製造方法 |
| EP0346543A1 (en) * | 1988-06-15 | 1989-12-20 | BRITISH TELECOMMUNICATIONS public limited company | Bipolar transistor |
| KR900001034A (ko) * | 1988-06-27 | 1990-01-31 | 야마무라 가쯔미 | 반도체장치 |
| JPH0223648A (ja) * | 1988-07-12 | 1990-01-25 | Seiko Epson Corp | 半導体装置 |
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| JP2918205B2 (ja) * | 1988-11-09 | 1999-07-12 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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