JPS63184364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63184364A JPS63184364A JP62015223A JP1522387A JPS63184364A JP S63184364 A JPS63184364 A JP S63184364A JP 62015223 A JP62015223 A JP 62015223A JP 1522387 A JP1522387 A JP 1522387A JP S63184364 A JPS63184364 A JP S63184364A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は半導体装置とその製造方法に関し、バイポー
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだICに適用される。
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだICに適用される。
(従来の技術)
高周波、高速性を目的とするバイポーラトランジスタに
おける性能向上のための最近の焦点は、エミッタ・ベー
ス、ベース・コレクタの寄生容量の低減とベース抵抗の
低減のための微細化と自己整合技術に向けられている。
おける性能向上のための最近の焦点は、エミッタ・ベー
ス、ベース・コレクタの寄生容量の低減とベース抵抗の
低減のための微細化と自己整合技術に向けられている。
倒えば、337 (SuperSelfaligned
Process Technology) トラン
ジスタ。
Process Technology) トラン
ジスタ。
RIE (Reactive Ion Etching
)活用セルファライントランジスタ、 PSA (Po
lysilicon Self−Aligned)トラ
ンジスタ、 APSA(Advanced PSA)
I−ランジスタ。
)活用セルファライントランジスタ、 PSA (Po
lysilicon Self−Aligned)トラ
ンジスタ、 APSA(Advanced PSA)
I−ランジスタ。
BEST (Base Emitter Self−A
ligned Technology)トランジスタ、
5ICO3(Sidetiall Ba5e Con
L、actStructure) トランジスタ等に見
られるように、多結晶シリコン層を用いてのベース電極
引出し、エミッタ電極およびエミッタ領域拡散源を形成
する。
ligned Technology)トランジスタ、
5ICO3(Sidetiall Ba5e Con
L、actStructure) トランジスタ等に見
られるように、多結晶シリコン層を用いてのベース電極
引出し、エミッタ電極およびエミッタ領域拡散源を形成
する。
すなわち、SSTトランジスタは第4図に製造方法を示
すものにおいて、101a、 101b、 101cは
いずれもSiO2層、102a、102bはいずれもS
ia Na層、 103Bはボロンがドープされた多結
晶シリコン層、 103Asはヒ素がドープされた多結
晶シリコン層、104Eはエミッタ電極、 1’04B
はベース電極、 104Cはコレクタ電極を夫々示し、
多結晶シリコン層103Bによるベース電極引出し、多
結晶シリコン層103Asによるエミッタ電極とエミッ
タ領域105Eが形成されている。なお、105Bはベ
ース領域、 105Cはコレクタ領域である。
すものにおいて、101a、 101b、 101cは
いずれもSiO2層、102a、102bはいずれもS
ia Na層、 103Bはボロンがドープされた多結
晶シリコン層、 103Asはヒ素がドープされた多結
晶シリコン層、104Eはエミッタ電極、 1’04B
はベース電極、 104Cはコレクタ電極を夫々示し、
多結晶シリコン層103Bによるベース電極引出し、多
結晶シリコン層103Asによるエミッタ電極とエミッ
タ領域105Eが形成されている。なお、105Bはベ
ース領域、 105Cはコレクタ領域である。
次に、RIEにより形成されるセルファライントランジ
スタは第5図に製造方法によって示されるものにおいて
、113Bはボロンがドープされた多結晶シリコン層、
111はCVD (Chemical VaporDe
position) Sin、層で、この2層膜を形成
しておきエミッタマスクでSin、層と多結晶シリコン
層をRIE を施したのち、ぶつ硝酸系のエツチング液
(IF : HNO,: CH,C00H= 1 :
3 : 8)でドープされた多結晶シリコン層113B
をサイドエツチングする。ついで表面を酸化したのちS
in2層にRIEを施してエミッタの開孔を設ける。
スタは第5図に製造方法によって示されるものにおいて
、113Bはボロンがドープされた多結晶シリコン層、
111はCVD (Chemical VaporDe
position) Sin、層で、この2層膜を形成
しておきエミッタマスクでSin、層と多結晶シリコン
層をRIE を施したのち、ぶつ硝酸系のエツチング液
(IF : HNO,: CH,C00H= 1 :
3 : 8)でドープされた多結晶シリコン層113B
をサイドエツチングする。ついで表面を酸化したのちS
in2層にRIEを施してエミッタの開孔を設ける。
次に、多結晶シリコンを用いたセルファライントランジ
スタの一例のPSAトランジスタを示す第6図において
、多結晶シリコン層123Bはベース領域125Bを引
出し、多結晶シリコン層123Asはエミッタ領域12
5Eを引出し、多結晶シリコン層123Cはコレクタ領
域125Cを夫々引出し、かつ上記各多結晶シリコン層
123E、 、123Cは各領域に不純物をドープしエ
ミッタ領域125E、コレクタ領域125Cを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
スタの一例のPSAトランジスタを示す第6図において
、多結晶シリコン層123Bはベース領域125Bを引
出し、多結晶シリコン層123Asはエミッタ領域12
5Eを引出し、多結晶シリコン層123Cはコレクタ領
域125Cを夫々引出し、かつ上記各多結晶シリコン層
123E、 、123Cは各領域に不純物をドープしエ
ミッタ領域125E、コレクタ領域125Cを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
次に、上記PSAプロセスを高速トランジスタ用に改良
したプロセスのAPSA )−ランジスタを第7図に示
す。このトランジスタは上記SSTトランジスタにおけ
ると同様にエミッタ領域135Eの周辺にP+ベース領
域135Bを形成し、そこから多結晶シリコン層133
Bでベース電極を引出しているが、エミッタとベースコ
ンタクトはマスクで規定している。
したプロセスのAPSA )−ランジスタを第7図に示
す。このトランジスタは上記SSTトランジスタにおけ
ると同様にエミッタ領域135Eの周辺にP+ベース領
域135Bを形成し、そこから多結晶シリコン層133
Bでベース電極を引出しているが、エミッタとベースコ
ンタクトはマスクで規定している。
なお、 134E、 134B、 134Gは夫々金属
のエミッタ電極層、ベース電極層、コレクタ電極層を示
す。
のエミッタ電極層、ベース電極層、コレクタ電極層を示
す。
次に、上記BEST トランジスタは第8図にその製進
方法が示されるように、アイシレージョンの酸化層14
6に全面被着させた多結晶シリコン層143に5i1N
4142を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
方法が示されるように、アイシレージョンの酸化層14
6に全面被着させた多結晶シリコン層143に5i1N
4142を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
次に、5ICOSトランジスタは第9図に示すように、
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板150に第1のSi
O,層151a、第1のSi3N、層152a。
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板150に第1のSi
O,層151a、第1のSi3N、層152a。
ボロンドープ多結晶シリコン層153.第2のSL、
N。
N。
層152b、第2のSin7層151bの順に積層して
形成された5層にエミツタ領域155E形成予定部を残
してドライエツチングで除去し、さらにシリコンにエツ
チングを施しa図の如くなる。ついで表面を酸化させて
5i1N、層を被着したのちドライエツチングで底面の
Sii N4Mを除去して撰択酸化を施し溝の底部に厚
いSin、層を形成する。側面のSi、N4層を除去し
全面に多結晶シリコン層(ドープ)163を被着したの
ち、平坦化を施しベース領域165Bを導出させる。
形成された5層にエミツタ領域155E形成予定部を残
してドライエツチングで除去し、さらにシリコンにエツ
チングを施しa図の如くなる。ついで表面を酸化させて
5i1N、層を被着したのちドライエツチングで底面の
Sii N4Mを除去して撰択酸化を施し溝の底部に厚
いSin、層を形成する。側面のSi、N4層を除去し
全面に多結晶シリコン層(ドープ)163を被着したの
ち、平坦化を施しベース領域165Bを導出させる。
成上の如く、PSAトランジスタ、APSA トランジ
スタの他はすべてRIE技術を活用する複雑、かつトリ
ツキ・プロセスであり、各プロセスステップ毎の制御を
厳しく、かつ、歩留の悪いものとしている。SST ト
ランジスタを例にとると、ベース領域105B形成から
エミッタ領域105E形成までの所要マスク数が2枚で
、一般のバイポーラトランジスタで所要とされる4〜5
枚に比し極端に少く、微細レジストパターン形成の回数
を減らし、コストパフォーマンスを目標にしている。た
だし、特開昭60−81862号公報に記載の技術では
かなり複雑な工程を強いられている。また、このように
自己整合プロセスでのさらに1つの製造ポイントは第1
0図および特開昭60−72268号公報に記載されて
いるように、ベース引出電極173B (第10図)と
エミッタ形成およびエミッタ取出電極173Eを分離す
る絶縁層171の形成にある。この絶縁層171の形成
は選択酸化もしくはCVD−8in2をRIEによる側
壁残しく側壁171a)という複雑な工程をとっている
。
スタの他はすべてRIE技術を活用する複雑、かつトリ
ツキ・プロセスであり、各プロセスステップ毎の制御を
厳しく、かつ、歩留の悪いものとしている。SST ト
ランジスタを例にとると、ベース領域105B形成から
エミッタ領域105E形成までの所要マスク数が2枚で
、一般のバイポーラトランジスタで所要とされる4〜5
枚に比し極端に少く、微細レジストパターン形成の回数
を減らし、コストパフォーマンスを目標にしている。た
だし、特開昭60−81862号公報に記載の技術では
かなり複雑な工程を強いられている。また、このように
自己整合プロセスでのさらに1つの製造ポイントは第1
0図および特開昭60−72268号公報に記載されて
いるように、ベース引出電極173B (第10図)と
エミッタ形成およびエミッタ取出電極173Eを分離す
る絶縁層171の形成にある。この絶縁層171の形成
は選択酸化もしくはCVD−8in2をRIEによる側
壁残しく側壁171a)という複雑な工程をとっている
。
なお、第10図における175Eはエミッタ領域。
175B、 177はベース領域、176は5in2層
である。
である。
(発明が解決しようとする問題点)
上記従来の半導体装置とその製造方法によれば、構造的
には一応所望の電気的特性は得られるが、その構造は成
上の如く、例えば製造に用いられるマスクの数が多く工
程が複雑で製造コストが高くつくという重大な問題があ
る。
には一応所望の電気的特性は得られるが、その構造は成
上の如く、例えば製造に用いられるマスクの数が多く工
程が複雑で製造コストが高くつくという重大な問題があ
る。
この発明は上記問題点に鑑みてこれを改良する構造の半
導体装置とその製造方法を提供する。
導体装置とその製造方法を提供する。
〔発明の構成〕 。
(問題点を解決するための手段)
この発明にかかる半導体装置の製造方法は、複数の絶縁
層領域で分離された一導電型半必体領域の半導体基板を
用意する工程と、上記一導電型半導体領域上に酸化シリ
コン層、窒化シリコン層。
層領域で分離された一導電型半必体領域の半導体基板を
用意する工程と、上記一導電型半導体領域上に酸化シリ
コン層、窒化シリコン層。
−g電型高不純物濃度の第1の多結晶半導体層を順次被
着しこれらをエミッタ領域形成予定域上にパターニング
する工程と、全面に第2の多結晶半導体層を被着しパタ
ーニングを施す工程と、加熱を施し一方で上記イオン注
入により添加された反対導電型不純物を一導電型半尊体
領域に拡散させて上記絶縁層領域に接続しエミッタ領域
形成予定域との間に第1の反対導電型領域を形成すると
ともに上記第1の多結晶半導体層の不純物をこの第1の
多結晶半導体層が接する第2の多結晶半導体層に拡散さ
せる工程と、上記加熱により表面に生成した酸化シリコ
ン層を除去したのち、上記第2の多結晶半導体層の全部
と上記第1の多結晶半導体層の第1導電型の部分を溶除
する工程と、上記窒化シリコン層を利用して熱酸化を施
し第1の多結晶半導体層十に酸化シリコン層を窒化シリ
コン層直下の酸化シリコン層よりも遥かに厚く形成する
工程と、上記窒化シリコン層を除去し露出した一導電型
半導体領域上面に第3の多結晶半導体層を被着しこれに
パターニングを施しさらに反対導電型不純物のイオン注
入を施し加熱して上記反対導電型不純物?拡散させて上
記第1の反対導電型領域に接続し活性ベース領域である
第2の反対導電型領域を形成する工程と、上記第3の多
結晶半導体層に一導電型不純物をイオン注入し加熱を施
して上記第2の反対導電型領域の一部にエミッタ領域で
ある一導電型領域を形成する工程を含むものである。
着しこれらをエミッタ領域形成予定域上にパターニング
する工程と、全面に第2の多結晶半導体層を被着しパタ
ーニングを施す工程と、加熱を施し一方で上記イオン注
入により添加された反対導電型不純物を一導電型半尊体
領域に拡散させて上記絶縁層領域に接続しエミッタ領域
形成予定域との間に第1の反対導電型領域を形成すると
ともに上記第1の多結晶半導体層の不純物をこの第1の
多結晶半導体層が接する第2の多結晶半導体層に拡散さ
せる工程と、上記加熱により表面に生成した酸化シリコ
ン層を除去したのち、上記第2の多結晶半導体層の全部
と上記第1の多結晶半導体層の第1導電型の部分を溶除
する工程と、上記窒化シリコン層を利用して熱酸化を施
し第1の多結晶半導体層十に酸化シリコン層を窒化シリ
コン層直下の酸化シリコン層よりも遥かに厚く形成する
工程と、上記窒化シリコン層を除去し露出した一導電型
半導体領域上面に第3の多結晶半導体層を被着しこれに
パターニングを施しさらに反対導電型不純物のイオン注
入を施し加熱して上記反対導電型不純物?拡散させて上
記第1の反対導電型領域に接続し活性ベース領域である
第2の反対導電型領域を形成する工程と、上記第3の多
結晶半導体層に一導電型不純物をイオン注入し加熱を施
して上記第2の反対導電型領域の一部にエミッタ領域で
ある一導電型領域を形成する工程を含むものである。
(作 用)
この発明にかかる半導体装置の製造方法は特にエミッタ
領域形成用の開口部の形成にあたり、N型とP型の多結
晶シリコンの選択エツチング性を利用して従来の複雑な
工程を簡略化するものである。これを第1図c、dによ
って説明すると、第2の多結晶シリコン層にこれに隣接
した第1の多結晶シリコン層の高濃度添加不純物を拡散
させ、この第1の多結晶シリコン層側に添加した不純物
が第2の多結晶シリコン中へ拡散して支配的な性質を示
すことに基づいて選択エツチング液で処理を施し、第1
の多結晶シリコン層の末端部とエミッタ電極との間隙を
所望に設定できるものである。
領域形成用の開口部の形成にあたり、N型とP型の多結
晶シリコンの選択エツチング性を利用して従来の複雑な
工程を簡略化するものである。これを第1図c、dによ
って説明すると、第2の多結晶シリコン層にこれに隣接
した第1の多結晶シリコン層の高濃度添加不純物を拡散
させ、この第1の多結晶シリコン層側に添加した不純物
が第2の多結晶シリコン中へ拡散して支配的な性質を示
すことに基づいて選択エツチング液で処理を施し、第1
の多結晶シリコン層の末端部とエミッタ電極との間隙を
所望に設定できるものである。
(実施例)
以下、この発明にかかる半導体装置の製造方法の一実施
例につき第1図ないし第3図を参照して説明する。
例につき第1図ないし第3図を参照して説明する。
第1図はバイポーラトランジスタの製造を工程順に示す
。まず、N型シリコン基体のコレクタ領域11がN型で
0.2〜2Ωmの比抵抗値に設定され、かつ、その一方
の主面側に部分的に埋込まれたSin7層12を形成す
る。ついでその一方の主面」−にSun、層13を熱酸
化により300〜1000人厚に形成する。この実施例
では上記Sin2層13上に配設される5ixNs膜の
ストレスを考慮して500人に制御して形成した。つい
でSi3N4膜14を800〜1000人、第1の多結
晶シリコン層15を3000〜4000人厚に形成し、
その後加速エネルギ30KeV 、 ドーズ量I X
11016ato/dN型不純物のAsをイオン注入
で添加したのち、乾燥O7気雰囲気中900℃で30分
間アニール処理して均一のAs添加層とした。その際、
この第1の多結晶シリコン層15上にSin、層23が
約300〜500への膜厚に成長した。このSin2層
23は次の工程のレジストパターニング工程でのレジス
トと基板との密着性を保持するのに有効である。ついで
上記sio。
。まず、N型シリコン基体のコレクタ領域11がN型で
0.2〜2Ωmの比抵抗値に設定され、かつ、その一方
の主面側に部分的に埋込まれたSin7層12を形成す
る。ついでその一方の主面」−にSun、層13を熱酸
化により300〜1000人厚に形成する。この実施例
では上記Sin2層13上に配設される5ixNs膜の
ストレスを考慮して500人に制御して形成した。つい
でSi3N4膜14を800〜1000人、第1の多結
晶シリコン層15を3000〜4000人厚に形成し、
その後加速エネルギ30KeV 、 ドーズ量I X
11016ato/dN型不純物のAsをイオン注入
で添加したのち、乾燥O7気雰囲気中900℃で30分
間アニール処理して均一のAs添加層とした。その際、
この第1の多結晶シリコン層15上にSin、層23が
約300〜500への膜厚に成長した。このSin2層
23は次の工程のレジストパターニング工程でのレジス
トと基板との密着性を保持するのに有効である。ついで
上記sio。
層23上にレジストパターンを残したのちRIEにて上
記積層層のSin2層13.5i1N4層14.第1の
多結晶シリコン層15. Sin2層23をパターニン
グする(第1図a)。
記積層層のSin2層13.5i1N4層14.第1の
多結晶シリコン層15. Sin2層23をパターニン
グする(第1図a)。
次に、上記Sin2層23をN H4F液で除去したの
ち、第2の多結晶シリコン層16を4000〜5000
人厚に形成し、レジストパターンを用いて所定のパター
ンに形成する。この多結晶シリコン層の加工はRIE法
、またはドライケミカルエツチング法によって行なう。
ち、第2の多結晶シリコン層16を4000〜5000
人厚に形成し、レジストパターンを用いて所定のパター
ンに形成する。この多結晶シリコン層の加工はRIE法
、またはドライケミカルエツチング法によって行なう。
ついで上記多結晶シリコン層16−ヒにSin2層33
を形成する。このSin7層33は後に施される熱処理
における不純物の不所望飛散を防ぐキャップとして20
0〜500人の膜厚に900℃の低温酸化性雰囲気中で
形成する。また、上記Sin、層33は多結晶シリコン
層16のパターニングに形成するとシリコン基板との密
着性向上に有効である。ついで上面全面にボロンを加速
エネルギ30〜35KeV、 ドーズ量lX1014
−2X10”atom/ciイオン注入添加する(第1
図b)。
を形成する。このSin7層33は後に施される熱処理
における不純物の不所望飛散を防ぐキャップとして20
0〜500人の膜厚に900℃の低温酸化性雰囲気中で
形成する。また、上記Sin、層33は多結晶シリコン
層16のパターニングに形成するとシリコン基板との密
着性向上に有効である。ついで上面全面にボロンを加速
エネルギ30〜35KeV、 ドーズ量lX1014
−2X10”atom/ciイオン注入添加する(第1
図b)。
上記ボロンの添加はBSG (ボロンシリケートガラス
)を被着しこれから拡散させて形成する、またはボロン
添加多結晶シリコン形成法にて形成する等でもよいが、
濃度の制御性の面でイオン注入法が優れる。
)を被着しこれから拡散させて形成する、またはボロン
添加多結晶シリコン形成法にて形成する等でもよいが、
濃度の制御性の面でイオン注入法が優れる。
次に、不活性ガス雰囲気中で900〜1000℃の熱処
理を施し第1の多結晶シリコン層15に接した第2の多
結晶シリコン層16〜N型不純物Asを拡散させて、第
2の多結晶シリコン層16の一部をN型領域26にする
。この熱処理工程で十記第2の多結晶シリコン層16中
に添加されたボロンがシリコン基体中に拡散してトラン
ジスタのベース電極導出拡散領域18を形成する(第1
図C)。
理を施し第1の多結晶シリコン層15に接した第2の多
結晶シリコン層16〜N型不純物Asを拡散させて、第
2の多結晶シリコン層16の一部をN型領域26にする
。この熱処理工程で十記第2の多結晶シリコン層16中
に添加されたボロンがシリコン基体中に拡散してトラン
ジスタのベース電極導出拡散領域18を形成する(第1
図C)。
次に、上記Sin7層33を除去したのち、第2の多結
晶シリコン層16中のN型領域26と第1の多結晶シリ
コン層15をKOH液で溶除する(第1図d)。
晶シリコン層16中のN型領域26と第1の多結晶シリ
コン層15をKOH液で溶除する(第1図d)。
次に、上記Si、N4層14を利用して第2の多結晶シ
リコン層16士に熱酸化によるSun、層43を形成す
る。このSin2層43は後の工程でエミッタ領域形成
予定域上のS j、O7層13を除去する際充分に残る
構造とするためS i O、、層13の4倍の層厚の2
000Å以上に形成する(第1図e)。
リコン層16士に熱酸化によるSun、層43を形成す
る。このSin2層43は後の工程でエミッタ領域形成
予定域上のS j、O7層13を除去する際充分に残る
構造とするためS i O、、層13の4倍の層厚の2
000Å以上に形成する(第1図e)。
成上の局所酸化法によって形成されるSin2層43の
形状を第2図に、さらにその要部を示す第2図の破線内
で囲まれた部分を拡大して第3図に夫々示す。これらの
図によっても明らかなように、SL、 N、層14の端
の部分ではSin2層43がこの5i1N。
形状を第2図に、さらにその要部を示す第2図の破線内
で囲まれた部分を拡大して第3図に夫々示す。これらの
図によっても明らかなように、SL、 N、層14の端
の部分ではSin2層43がこの5i1N。
層の下方に食い込むため、ベース電極の一部となるドー
プされた多結晶シリコン層16の端部と、後の工程で開
口されるエミッタ領域の間に好適な隙間が得られる厚い
S i O、、層53(層厚t、第3図)で形成できる
。
プされた多結晶シリコン層16の端部と、後の工程で開
口されるエミッタ領域の間に好適な隙間が得られる厚い
S i O、、層53(層厚t、第3図)で形成できる
。
次に、CDE法によ、すSi、 N4層14を除去し、
その後Sun、層13(層厚500人)をN84F液で
除去してエミッタ領域形成のための開口部19を形成す
る。なお、第2の多結晶シリコン層16上のSin2層
43は層厚が2000Å以上に設けられて充分に厚いた
め、1000Å以上の層厚が確保されて残る(第1図f
)。
その後Sun、層13(層厚500人)をN84F液で
除去してエミッタ領域形成のための開口部19を形成す
る。なお、第2の多結晶シリコン層16上のSin2層
43は層厚が2000Å以上に設けられて充分に厚いた
め、1000Å以上の層厚が確保されて残る(第1図f
)。
次に、−ヒ記開ロ部19を被覆しSin、層43上にか
かる多結晶シリコンM20を形成し、ボロンをイオン注
入する(第1図g)。
かる多結晶シリコンM20を形成し、ボロンをイオン注
入する(第1図g)。
次に、加熱を施して上記多結晶シリコン層20のボロン
をシリコン基板(コレクタ領域)に添加し、活性ベース
領域28を形成する。ついでイオン注入によってAsを
加速エネルギ40〜60KeV、 ドーズ量1、X1
0”5〜IlX1016ato/cnVで上記多結品シ
リコン層20に添加する(第1図h)。
をシリコン基板(コレクタ領域)に添加し、活性ベース
領域28を形成する。ついでイオン注入によってAsを
加速エネルギ40〜60KeV、 ドーズ量1、X1
0”5〜IlX1016ato/cnVで上記多結品シ
リコン層20に添加する(第1図h)。
次に900〜1000℃に加熱を施し、上記活性ベース
領域28の上部にエミッタ領域21を形成する(第1図
i)。
領域28の上部にエミッタ領域21を形成する(第1図
i)。
上記工程は次に示す文献:
)1. Park他、 High−3peed Sel
f−AlignedPolysilicon Emit
ter/Ba5e Bipolar DevicesU
sjng Boron and Ar5enic Di
ffusion ThroughPolysilj、c
on : Extended Abstracts o
f the 18thConference on 5
olid 5tate Devj、ces andMa
terials、 Tokyo、 1986. pp7
29−731に記載された技術と同様の拡散形態をとり
うるので、活性ベース領域28が層厚約1500人、エ
ミッタ領域21が層厚約500人に形成され、fTが1
−OGHz以上に形成できる。
f−AlignedPolysilicon Emit
ter/Ba5e Bipolar DevicesU
sjng Boron and Ar5enic Di
ffusion ThroughPolysilj、c
on : Extended Abstracts o
f the 18thConference on 5
olid 5tate Devj、ces andMa
terials、 Tokyo、 1986. pp7
29−731に記載された技術と同様の拡散形態をとり
うるので、活性ベース領域28が層厚約1500人、エ
ミッタ領域21が層厚約500人に形成され、fTが1
−OGHz以上に形成できる。
この発明にかかる半導体装置の製造方法により、従来の
セルファラインの複雑な工程に要した最少のマスク枚数
と同じ数のマスクを用いてf7が10GHz以上の高周
波特性を有するバイポーラトランジスタおよびバイポー
ラ集積回路を形成することが可能となった。
セルファラインの複雑な工程に要した最少のマスク枚数
と同じ数のマスクを用いてf7が10GHz以上の高周
波特性を有するバイポーラトランジスタおよびバイポー
ラ集積回路を形成することが可能となった。
第1図a −iはこの発明にかかる一実施例の半導体装
置の製造方法を工程順に示すいずれも断面図、第2図は
上記第1図で示したこの発明にかかる一実施例の半導体
装置の製造方法の要部をさらに説明するための断面図、
第3図は第2図の一部を拡大して示す断面図、第4図a
、b、c、dはRIEにより形成されるセルファライン
トランジスタの製造方法を工程順に示すいずれも断面図
、第5図a、bはPSA トランジスタの断面図、第6
図はAPSA トランジスタの断面図、第7図はBES
Tトランジスタの製造方法を工程順に示すいずれも断面
図、第8図a、bは5ICOSトランジスタの製造方法
を工程順に示すいずれも断面図、第9図a〜dは従来の
トランジスタの製造方法を示すいずれ ID − も断面図、第10図は従来のトランジスタの側壁を説明
するための断面図である。 11−−一−−シリコン基体のコレクタ領域12−−−
−−5in2層(埋込) 13、23.33.43−−−−−5iOz層14−−
一−−−5i−4N、層 15、16−−−−−多結晶シリコン層(P型)26−
−−−−多結晶シリコン層(N型)18、28−−−−
−ベース領域 21−−一−−エミッタ領域
置の製造方法を工程順に示すいずれも断面図、第2図は
上記第1図で示したこの発明にかかる一実施例の半導体
装置の製造方法の要部をさらに説明するための断面図、
第3図は第2図の一部を拡大して示す断面図、第4図a
、b、c、dはRIEにより形成されるセルファライン
トランジスタの製造方法を工程順に示すいずれも断面図
、第5図a、bはPSA トランジスタの断面図、第6
図はAPSA トランジスタの断面図、第7図はBES
Tトランジスタの製造方法を工程順に示すいずれも断面
図、第8図a、bは5ICOSトランジスタの製造方法
を工程順に示すいずれも断面図、第9図a〜dは従来の
トランジスタの製造方法を示すいずれ ID − も断面図、第10図は従来のトランジスタの側壁を説明
するための断面図である。 11−−一−−シリコン基体のコレクタ領域12−−−
−−5in2層(埋込) 13、23.33.43−−−−−5iOz層14−−
一−−−5i−4N、層 15、16−−−−−多結晶シリコン層(P型)26−
−−−−多結晶シリコン層(N型)18、28−−−−
−ベース領域 21−−一−−エミッタ領域
Claims (1)
- 複数の絶縁層領域で分離された一導電型半導体領域の半
導体基板を用意する工程と、上記一導電型半導体領域上
に酸化シリコン層、窒化シリコン層、一導電型高不純物
濃度の第1の多結晶半導体層を順次被着しこれらをエミ
ッタ領域形成予定域上にパターニングする工程と、全面
に第2の多結晶半導体層を被着しパターニングを施す工
程と、加熱を施し一方で上記イオン注入により添加され
た反対導電型不純物を一導電型半導体領域に拡散させて
上記絶縁層領域に接続しエミッタ領域形成予定域との間
に第1の反対導電型領域を形成するとともに上記第1の
多結晶半導体層の不純物をこの第1の多結晶半導体層が
接する第2の多結晶半導体層に拡散させる工程と、上記
加熱により表面に生成した酸化シリコン層を除去したの
ち、上記第2の多結晶半導体層の全部と上記第1の多結
晶半導体層の第1導電型の部分を溶除する工程と、上記
窒化シリコン層を利用して熱酸化を施し第1の多結晶半
導体層上に酸化シリコン層を窒化シリコン層直下の酸化
シリコン層よりも遥かに厚く形成する工程と、上記窒化
シリコン層を除去し露出した一導電型半導体領域上面に
第3の多結晶半導体層を被着しこれにパターニングを施
しさらに反対導電型不純物のイオン注入を施し加熱して
上記反対導電型不純物を拡散させて上記第1の反対導電
型領域に接続し活性ベース領域である第2の反対導電型
領域を形成する工程と、上記第3の多結晶半導体層に一
導電型不純物をイオン注入し加熱を施して上記第2の反
対導電型領域の一部にエミッタ領域である一導電型領域
を形成する工程を含む半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015223A JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
US07/148,332 US4879252A (en) | 1987-01-27 | 1988-01-25 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62015223A JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63184364A true JPS63184364A (ja) | 1988-07-29 |
Family
ID=11882867
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62015223A Withdrawn JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4879252A (ja) |
JP (1) | JPS63184364A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
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JPH04335529A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | 半導体装置の製造方法 |
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ZA200603719B (en) * | 2003-11-06 | 2007-09-26 | Celgene Corp | Methods of using and compositions comprising a JNK inhibitor for the treatment and management of asbestos-related diseases and disorders |
EP1827422A2 (en) * | 2004-11-23 | 2007-09-05 | Celgene Corporation | Jnk inhibitors for the treatment of cns injury |
Family Cites Families (15)
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---|---|---|---|---|
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JPS54140464A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Manufacture of semiconductor device |
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