JPS63184364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63184364A JPS63184364A JP62015223A JP1522387A JPS63184364A JP S63184364 A JPS63184364 A JP S63184364A JP 62015223 A JP62015223 A JP 62015223A JP 1522387 A JP1522387 A JP 1522387A JP S63184364 A JPS63184364 A JP S63184364A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- conductivity type
- polycrystalline silicon
- silicon layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims description 39
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 58
- 238000000034 method Methods 0.000 abstract description 33
- 229910052796 boron Inorganic materials 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 10
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 10
- 239000000377 silicon dioxide Substances 0.000 abstract description 10
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 10
- 229910052682 stishovite Inorganic materials 0.000 abstract description 10
- 229910052905 tridymite Inorganic materials 0.000 abstract description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 9
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 238000005530 etching Methods 0.000 abstract description 5
- LDDQLRUQCUTJBB-UHFFFAOYSA-N ammonium fluoride Chemical compound [NH4+].[F-] LDDQLRUQCUTJBB-UHFFFAOYSA-N 0.000 abstract description 2
- 238000001020 plasma etching Methods 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/914—Doping
- Y10S438/924—To facilitate selective etching
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置とその製造方法に関し、バイポー
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだＩＣに適用される。
ラトランジスタのベース・エミッタ領域とその導出構造
を改良し、特に高速、高周波バイポーラトランジスタと
これを複数個作り込んだＩＣに適用される。
（従来の技術）
高周波、高速性を目的とするバイポーラトランジスタに
おける性能向上のための最近の焦点は、エミッタ・ベー
ス、ベース・コレクタの寄生容量の低減とベース抵抗の
低減のための微細化と自己整合技術に向けられている。
おける性能向上のための最近の焦点は、エミッタ・ベー
ス、ベース・コレクタの寄生容量の低減とベース抵抗の
低減のための微細化と自己整合技術に向けられている。
倒えば、３３７ （ＳｕｐｅｒＳｅｌｆａｌｉｇｎｅｄ
Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ） トラン
ジスタ。
Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ） トラン
ジスタ。
ＲＩＥ （Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ
）活用セルファライントランジスタ、 ＰＳＡ （Ｐｏ
ｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）トラ
ンジスタ、 ＡＰＳＡ（Ａｄｖａｎｃｅｄ ＰＳＡ）
Ｉ−ランジスタ。
）活用セルファライントランジスタ、 ＰＳＡ （Ｐｏ
ｌｙｓｉｌｉｃｏｎ Ｓｅｌｆ−Ａｌｉｇｎｅｄ）トラ
ンジスタ、 ＡＰＳＡ（Ａｄｖａｎｃｅｄ ＰＳＡ）
Ｉ−ランジスタ。
ＢＥＳＴ （Ｂａｓｅ Ｅｍｉｔｔｅｒ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｔｅｃｈｎｏｌｏｇｙ）トランジスタ、
５ＩＣＯ３（Ｓｉｄｅｔｉａｌｌ Ｂａ５ｅ Ｃｏｎ
Ｌ、ａｃｔＳｔｒｕｃｔｕｒｅ） トランジスタ等に見
られるように、多結晶シリコン層を用いてのベース電極
引出し、エミッタ電極およびエミッタ領域拡散源を形成
する。
ｌｉｇｎｅｄ Ｔｅｃｈｎｏｌｏｇｙ）トランジスタ、
５ＩＣＯ３（Ｓｉｄｅｔｉａｌｌ Ｂａ５ｅ Ｃｏｎ
Ｌ、ａｃｔＳｔｒｕｃｔｕｒｅ） トランジスタ等に見
られるように、多結晶シリコン層を用いてのベース電極
引出し、エミッタ電極およびエミッタ領域拡散源を形成
する。
すなわち、ＳＳＴトランジスタは第４図に製造方法を示
すものにおいて、１０１ａ、 １０１ｂ、 １０１ｃは
いずれもＳｉＯ２層、１０２ａ、１０２ｂはいずれもＳ
ｉａ Ｎａ層、 １０３Ｂはボロンがドープされた多結
晶シリコン層、 １０３Ａｓはヒ素がドープされた多結
晶シリコン層、１０４Ｅはエミッタ電極、 １’０４Ｂ
はベース電極、 １０４Ｃはコレクタ電極を夫々示し、
多結晶シリコン層１０３Ｂによるベース電極引出し、多
結晶シリコン層１０３Ａｓによるエミッタ電極とエミッ
タ領域１０５Ｅが形成されている。なお、１０５Ｂはベ
ース領域、 １０５Ｃはコレクタ領域である。
すものにおいて、１０１ａ、 １０１ｂ、 １０１ｃは
いずれもＳｉＯ２層、１０２ａ、１０２ｂはいずれもＳ
ｉａ Ｎａ層、 １０３Ｂはボロンがドープされた多結
晶シリコン層、 １０３Ａｓはヒ素がドープされた多結
晶シリコン層、１０４Ｅはエミッタ電極、 １’０４Ｂ
はベース電極、 １０４Ｃはコレクタ電極を夫々示し、
多結晶シリコン層１０３Ｂによるベース電極引出し、多
結晶シリコン層１０３Ａｓによるエミッタ電極とエミッ
タ領域１０５Ｅが形成されている。なお、１０５Ｂはベ
ース領域、 １０５Ｃはコレクタ領域である。
次に、ＲＩＥにより形成されるセルファライントランジ
スタは第５図に製造方法によって示されるものにおいて
、１１３Ｂはボロンがドープされた多結晶シリコン層、
１１１はＣＶＤ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ） Ｓｉｎ、層で、この２層膜を形成
しておきエミッタマスクでＳｉｎ、層と多結晶シリコン
層をＲＩＥ を施したのち、ぶつ硝酸系のエツチング液
（ＩＦ ： ＨＮＯ，： ＣＨ，Ｃ００Ｈ＝ １ ：
３ ： ８）でドープされた多結晶シリコン層１１３Ｂ
をサイドエツチングする。ついで表面を酸化したのちＳ
ｉｎ２層にＲＩＥを施してエミッタの開孔を設ける。
スタは第５図に製造方法によって示されるものにおいて
、１１３Ｂはボロンがドープされた多結晶シリコン層、
１１１はＣＶＤ （Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅ
ｐｏｓｉｔｉｏｎ） Ｓｉｎ、層で、この２層膜を形成
しておきエミッタマスクでＳｉｎ、層と多結晶シリコン
層をＲＩＥ を施したのち、ぶつ硝酸系のエツチング液
（ＩＦ ： ＨＮＯ，： ＣＨ，Ｃ００Ｈ＝ １ ：
３ ： ８）でドープされた多結晶シリコン層１１３Ｂ
をサイドエツチングする。ついで表面を酸化したのちＳ
ｉｎ２層にＲＩＥを施してエミッタの開孔を設ける。
次に、多結晶シリコンを用いたセルファライントランジ
スタの一例のＰＳＡトランジスタを示す第６図において
、多結晶シリコン層１２３Ｂはベース領域１２５Ｂを引
出し、多結晶シリコン層１２３Ａｓはエミッタ領域１２
５Ｅを引出し、多結晶シリコン層１２３Ｃはコレクタ領
域１２５Ｃを夫々引出し、かつ上記各多結晶シリコン層
１２３Ｅ、 、１２３Ｃは各領域に不純物をドープしエ
ミッタ領域１２５Ｅ、コレクタ領域１２５Ｃを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
スタの一例のＰＳＡトランジスタを示す第６図において
、多結晶シリコン層１２３Ｂはベース領域１２５Ｂを引
出し、多結晶シリコン層１２３Ａｓはエミッタ領域１２
５Ｅを引出し、多結晶シリコン層１２３Ｃはコレクタ領
域１２５Ｃを夫々引出し、かつ上記各多結晶シリコン層
１２３Ｅ、 、１２３Ｃは各領域に不純物をドープしエ
ミッタ領域１２５Ｅ、コレクタ領域１２５Ｃを形成する
拡散源に用いて、トランジスタ面積の縮小とセルファラ
イン化を行なっている。
次に、上記ＰＳＡプロセスを高速トランジスタ用に改良
したプロセスのＡＰＳＡ ）−ランジスタを第７図に示
す。このトランジスタは上記ＳＳＴトランジスタにおけ
ると同様にエミッタ領域１３５Ｅの周辺にＰ＋ベース領
域１３５Ｂを形成し、そこから多結晶シリコン層１３３
Ｂでベース電極を引出しているが、エミッタとベースコ
ンタクトはマスクで規定している。
したプロセスのＡＰＳＡ ）−ランジスタを第７図に示
す。このトランジスタは上記ＳＳＴトランジスタにおけ
ると同様にエミッタ領域１３５Ｅの周辺にＰ＋ベース領
域１３５Ｂを形成し、そこから多結晶シリコン層１３３
Ｂでベース電極を引出しているが、エミッタとベースコ
ンタクトはマスクで規定している。
なお、 １３４Ｅ、 １３４Ｂ、 １３４Ｇは夫々金属
のエミッタ電極層、ベース電極層、コレクタ電極層を示
す。
のエミッタ電極層、ベース電極層、コレクタ電極層を示
す。
次に、上記ＢＥＳＴ トランジスタは第８図にその製進
方法が示されるように、アイシレージョンの酸化層１４
６に全面被着させた多結晶シリコン層１４３に５ｉ１Ｎ
４１４２を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
方法が示されるように、アイシレージョンの酸化層１４
６に全面被着させた多結晶シリコン層１４３に５ｉ１Ｎ
４１４２を用いて選択酸化を施す際にエミッタとベース
コンタクトの位置決めを行なうものである。
次に、５ＩＣＯＳトランジスタは第９図に示すように、
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板１５０に第１のＳｉ
Ｏ，層１５１ａ、第１のＳｉ３Ｎ、層１５２ａ。
ベースの取出しを多結晶シリコン層を用いベース領域の
側面から行なっている。その製造方法としては、エピタ
キシャル成長を施したシリコン基板１５０に第１のＳｉ
Ｏ，層１５１ａ、第１のＳｉ３Ｎ、層１５２ａ。
ボロンドープ多結晶シリコン層１５３．第２のＳＬ、
Ｎ。
Ｎ。
層１５２ｂ、第２のＳｉｎ７層１５１ｂの順に積層して
形成された５層にエミツタ領域１５５Ｅ形成予定部を残
してドライエツチングで除去し、さらにシリコンにエツ
チングを施しａ図の如くなる。ついで表面を酸化させて
５ｉ１Ｎ、層を被着したのちドライエツチングで底面の
Ｓｉｉ Ｎ４Ｍを除去して撰択酸化を施し溝の底部に厚
いＳｉｎ、層を形成する。側面のＳｉ、Ｎ４層を除去し
全面に多結晶シリコン層（ドープ）１６３を被着したの
ち、平坦化を施しベース領域１６５Ｂを導出させる。
形成された５層にエミツタ領域１５５Ｅ形成予定部を残
してドライエツチングで除去し、さらにシリコンにエツ
チングを施しａ図の如くなる。ついで表面を酸化させて
５ｉ１Ｎ、層を被着したのちドライエツチングで底面の
Ｓｉｉ Ｎ４Ｍを除去して撰択酸化を施し溝の底部に厚
いＳｉｎ、層を形成する。側面のＳｉ、Ｎ４層を除去し
全面に多結晶シリコン層（ドープ）１６３を被着したの
ち、平坦化を施しベース領域１６５Ｂを導出させる。
成上の如く、ＰＳＡトランジスタ、ＡＰＳＡ トランジ
スタの他はすべてＲＩＥ技術を活用する複雑、かつトリ
ツキ・プロセスであり、各プロセスステップ毎の制御を
厳しく、かつ、歩留の悪いものとしている。ＳＳＴ ト
ランジスタを例にとると、ベース領域１０５Ｂ形成から
エミッタ領域１０５Ｅ形成までの所要マスク数が２枚で
、一般のバイポーラトランジスタで所要とされる４〜５
枚に比し極端に少く、微細レジストパターン形成の回数
を減らし、コストパフォーマンスを目標にしている。た
だし、特開昭６０−８１８６２号公報に記載の技術では
かなり複雑な工程を強いられている。また、このように
自己整合プロセスでのさらに１つの製造ポイントは第１
０図および特開昭６０−７２２６８号公報に記載されて
いるように、ベース引出電極１７３Ｂ （第１０図）と
エミッタ形成およびエミッタ取出電極１７３Ｅを分離す
る絶縁層１７１の形成にある。この絶縁層１７１の形成
は選択酸化もしくはＣＶＤ−８ｉｎ２をＲＩＥによる側
壁残しく側壁１７１ａ）という複雑な工程をとっている
。
スタの他はすべてＲＩＥ技術を活用する複雑、かつトリ
ツキ・プロセスであり、各プロセスステップ毎の制御を
厳しく、かつ、歩留の悪いものとしている。ＳＳＴ ト
ランジスタを例にとると、ベース領域１０５Ｂ形成から
エミッタ領域１０５Ｅ形成までの所要マスク数が２枚で
、一般のバイポーラトランジスタで所要とされる４〜５
枚に比し極端に少く、微細レジストパターン形成の回数
を減らし、コストパフォーマンスを目標にしている。た
だし、特開昭６０−８１８６２号公報に記載の技術では
かなり複雑な工程を強いられている。また、このように
自己整合プロセスでのさらに１つの製造ポイントは第１
０図および特開昭６０−７２２６８号公報に記載されて
いるように、ベース引出電極１７３Ｂ （第１０図）と
エミッタ形成およびエミッタ取出電極１７３Ｅを分離す
る絶縁層１７１の形成にある。この絶縁層１７１の形成
は選択酸化もしくはＣＶＤ−８ｉｎ２をＲＩＥによる側
壁残しく側壁１７１ａ）という複雑な工程をとっている
。
なお、第１０図における１７５Ｅはエミッタ領域。
１７５Ｂ、 １７７はベース領域、１７６は５ｉｎ２層
である。
である。
（発明が解決しようとする問題点）
上記従来の半導体装置とその製造方法によれば、構造的
には一応所望の電気的特性は得られるが、その構造は成
上の如く、例えば製造に用いられるマスクの数が多く工
程が複雑で製造コストが高くつくという重大な問題があ
る。
には一応所望の電気的特性は得られるが、その構造は成
上の如く、例えば製造に用いられるマスクの数が多く工
程が複雑で製造コストが高くつくという重大な問題があ
る。
この発明は上記問題点に鑑みてこれを改良する構造の半
導体装置とその製造方法を提供する。
導体装置とその製造方法を提供する。
〔発明の構成〕 。
（問題点を解決するための手段）
この発明にかかる半導体装置の製造方法は、複数の絶縁
層領域で分離された一導電型半必体領域の半導体基板を
用意する工程と、上記一導電型半導体領域上に酸化シリ
コン層、窒化シリコン層。
層領域で分離された一導電型半必体領域の半導体基板を
用意する工程と、上記一導電型半導体領域上に酸化シリ
コン層、窒化シリコン層。
−ｇ電型高不純物濃度の第１の多結晶半導体層を順次被
着しこれらをエミッタ領域形成予定域上にパターニング
する工程と、全面に第２の多結晶半導体層を被着しパタ
ーニングを施す工程と、加熱を施し一方で上記イオン注
入により添加された反対導電型不純物を一導電型半尊体
領域に拡散させて上記絶縁層領域に接続しエミッタ領域
形成予定域との間に第１の反対導電型領域を形成すると
ともに上記第１の多結晶半導体層の不純物をこの第１の
多結晶半導体層が接する第２の多結晶半導体層に拡散さ
せる工程と、上記加熱により表面に生成した酸化シリコ
ン層を除去したのち、上記第２の多結晶半導体層の全部
と上記第１の多結晶半導体層の第１導電型の部分を溶除
する工程と、上記窒化シリコン層を利用して熱酸化を施
し第１の多結晶半導体層十に酸化シリコン層を窒化シリ
コン層直下の酸化シリコン層よりも遥かに厚く形成する
工程と、上記窒化シリコン層を除去し露出した一導電型
半導体領域上面に第３の多結晶半導体層を被着しこれに
パターニングを施しさらに反対導電型不純物のイオン注
入を施し加熱して上記反対導電型不純物？拡散させて上
記第１の反対導電型領域に接続し活性ベース領域である
第２の反対導電型領域を形成する工程と、上記第３の多
結晶半導体層に一導電型不純物をイオン注入し加熱を施
して上記第２の反対導電型領域の一部にエミッタ領域で
ある一導電型領域を形成する工程を含むものである。
着しこれらをエミッタ領域形成予定域上にパターニング
する工程と、全面に第２の多結晶半導体層を被着しパタ
ーニングを施す工程と、加熱を施し一方で上記イオン注
入により添加された反対導電型不純物を一導電型半尊体
領域に拡散させて上記絶縁層領域に接続しエミッタ領域
形成予定域との間に第１の反対導電型領域を形成すると
ともに上記第１の多結晶半導体層の不純物をこの第１の
多結晶半導体層が接する第２の多結晶半導体層に拡散さ
せる工程と、上記加熱により表面に生成した酸化シリコ
ン層を除去したのち、上記第２の多結晶半導体層の全部
と上記第１の多結晶半導体層の第１導電型の部分を溶除
する工程と、上記窒化シリコン層を利用して熱酸化を施
し第１の多結晶半導体層十に酸化シリコン層を窒化シリ
コン層直下の酸化シリコン層よりも遥かに厚く形成する
工程と、上記窒化シリコン層を除去し露出した一導電型
半導体領域上面に第３の多結晶半導体層を被着しこれに
パターニングを施しさらに反対導電型不純物のイオン注
入を施し加熱して上記反対導電型不純物？拡散させて上
記第１の反対導電型領域に接続し活性ベース領域である
第２の反対導電型領域を形成する工程と、上記第３の多
結晶半導体層に一導電型不純物をイオン注入し加熱を施
して上記第２の反対導電型領域の一部にエミッタ領域で
ある一導電型領域を形成する工程を含むものである。
（作 用）
この発明にかかる半導体装置の製造方法は特にエミッタ
領域形成用の開口部の形成にあたり、Ｎ型とＰ型の多結
晶シリコンの選択エツチング性を利用して従来の複雑な
工程を簡略化するものである。これを第１図ｃ、ｄによ
って説明すると、第２の多結晶シリコン層にこれに隣接
した第１の多結晶シリコン層の高濃度添加不純物を拡散
させ、この第１の多結晶シリコン層側に添加した不純物
が第２の多結晶シリコン中へ拡散して支配的な性質を示
すことに基づいて選択エツチング液で処理を施し、第１
の多結晶シリコン層の末端部とエミッタ電極との間隙を
所望に設定できるものである。
領域形成用の開口部の形成にあたり、Ｎ型とＰ型の多結
晶シリコンの選択エツチング性を利用して従来の複雑な
工程を簡略化するものである。これを第１図ｃ、ｄによ
って説明すると、第２の多結晶シリコン層にこれに隣接
した第１の多結晶シリコン層の高濃度添加不純物を拡散
させ、この第１の多結晶シリコン層側に添加した不純物
が第２の多結晶シリコン中へ拡散して支配的な性質を示
すことに基づいて選択エツチング液で処理を施し、第１
の多結晶シリコン層の末端部とエミッタ電極との間隙を
所望に設定できるものである。
（実施例）
以下、この発明にかかる半導体装置の製造方法の一実施
例につき第１図ないし第３図を参照して説明する。
例につき第１図ないし第３図を参照して説明する。
第１図はバイポーラトランジスタの製造を工程順に示す
。まず、Ｎ型シリコン基体のコレクタ領域１１がＮ型で
０．２〜２Ωｍの比抵抗値に設定され、かつ、その一方
の主面側に部分的に埋込まれたＳｉｎ７層１２を形成す
る。ついでその一方の主面」−にＳｕｎ、層１３を熱酸
化により３００〜１０００人厚に形成する。この実施例
では上記Ｓｉｎ２層１３上に配設される５ｉｘＮｓ膜の
ストレスを考慮して５００人に制御して形成した。つい
でＳｉ３Ｎ４膜１４を８００〜１０００人、第１の多結
晶シリコン層１５を３０００〜４０００人厚に形成し、
その後加速エネルギ３０ＫｅＶ 、 ドーズ量Ｉ Ｘ
１１０１６ａｔｏ／ｄＮ型不純物のＡｓをイオン注入
で添加したのち、乾燥Ｏ７気雰囲気中９００℃で３０分
間アニール処理して均一のＡｓ添加層とした。その際、
この第１の多結晶シリコン層１５上にＳｉｎ、層２３が
約３００〜５００への膜厚に成長した。このＳｉｎ２層
２３は次の工程のレジストパターニング工程でのレジス
トと基板との密着性を保持するのに有効である。ついで
上記ｓｉｏ。
。まず、Ｎ型シリコン基体のコレクタ領域１１がＮ型で
０．２〜２Ωｍの比抵抗値に設定され、かつ、その一方
の主面側に部分的に埋込まれたＳｉｎ７層１２を形成す
る。ついでその一方の主面」−にＳｕｎ、層１３を熱酸
化により３００〜１０００人厚に形成する。この実施例
では上記Ｓｉｎ２層１３上に配設される５ｉｘＮｓ膜の
ストレスを考慮して５００人に制御して形成した。つい
でＳｉ３Ｎ４膜１４を８００〜１０００人、第１の多結
晶シリコン層１５を３０００〜４０００人厚に形成し、
その後加速エネルギ３０ＫｅＶ 、 ドーズ量Ｉ Ｘ
１１０１６ａｔｏ／ｄＮ型不純物のＡｓをイオン注入
で添加したのち、乾燥Ｏ７気雰囲気中９００℃で３０分
間アニール処理して均一のＡｓ添加層とした。その際、
この第１の多結晶シリコン層１５上にＳｉｎ、層２３が
約３００〜５００への膜厚に成長した。このＳｉｎ２層
２３は次の工程のレジストパターニング工程でのレジス
トと基板との密着性を保持するのに有効である。ついで
上記ｓｉｏ。
層２３上にレジストパターンを残したのちＲＩＥにて上
記積層層のＳｉｎ２層１３．５ｉ１Ｎ４層１４．第１の
多結晶シリコン層１５． Ｓｉｎ２層２３をパターニン
グする（第１図ａ）。
記積層層のＳｉｎ２層１３．５ｉ１Ｎ４層１４．第１の
多結晶シリコン層１５． Ｓｉｎ２層２３をパターニン
グする（第１図ａ）。
次に、上記Ｓｉｎ２層２３をＮ Ｈ４Ｆ液で除去したの
ち、第２の多結晶シリコン層１６を４０００〜５０００
人厚に形成し、レジストパターンを用いて所定のパター
ンに形成する。この多結晶シリコン層の加工はＲＩＥ法
、またはドライケミカルエツチング法によって行なう。
ち、第２の多結晶シリコン層１６を４０００〜５０００
人厚に形成し、レジストパターンを用いて所定のパター
ンに形成する。この多結晶シリコン層の加工はＲＩＥ法
、またはドライケミカルエツチング法によって行なう。
ついで上記多結晶シリコン層１６−ヒにＳｉｎ２層３３
を形成する。このＳｉｎ７層３３は後に施される熱処理
における不純物の不所望飛散を防ぐキャップとして２０
０〜５００人の膜厚に９００℃の低温酸化性雰囲気中で
形成する。また、上記Ｓｉｎ、層３３は多結晶シリコン
層１６のパターニングに形成するとシリコン基板との密
着性向上に有効である。ついで上面全面にボロンを加速
エネルギ３０〜３５ＫｅＶ、 ドーズ量ｌＸ１０１４
−２Ｘ１０”ａｔｏｍ／ｃｉイオン注入添加する（第１
図ｂ）。
を形成する。このＳｉｎ７層３３は後に施される熱処理
における不純物の不所望飛散を防ぐキャップとして２０
０〜５００人の膜厚に９００℃の低温酸化性雰囲気中で
形成する。また、上記Ｓｉｎ、層３３は多結晶シリコン
層１６のパターニングに形成するとシリコン基板との密
着性向上に有効である。ついで上面全面にボロンを加速
エネルギ３０〜３５ＫｅＶ、 ドーズ量ｌＸ１０１４
−２Ｘ１０”ａｔｏｍ／ｃｉイオン注入添加する（第１
図ｂ）。
上記ボロンの添加はＢＳＧ （ボロンシリケートガラス
）を被着しこれから拡散させて形成する、またはボロン
添加多結晶シリコン形成法にて形成する等でもよいが、
濃度の制御性の面でイオン注入法が優れる。
）を被着しこれから拡散させて形成する、またはボロン
添加多結晶シリコン形成法にて形成する等でもよいが、
濃度の制御性の面でイオン注入法が優れる。
次に、不活性ガス雰囲気中で９００〜１０００℃の熱処
理を施し第１の多結晶シリコン層１５に接した第２の多
結晶シリコン層１６〜Ｎ型不純物Ａｓを拡散させて、第
２の多結晶シリコン層１６の一部をＮ型領域２６にする
。この熱処理工程で十記第２の多結晶シリコン層１６中
に添加されたボロンがシリコン基体中に拡散してトラン
ジスタのベース電極導出拡散領域１８を形成する（第１
図Ｃ）。
理を施し第１の多結晶シリコン層１５に接した第２の多
結晶シリコン層１６〜Ｎ型不純物Ａｓを拡散させて、第
２の多結晶シリコン層１６の一部をＮ型領域２６にする
。この熱処理工程で十記第２の多結晶シリコン層１６中
に添加されたボロンがシリコン基体中に拡散してトラン
ジスタのベース電極導出拡散領域１８を形成する（第１
図Ｃ）。
次に、上記Ｓｉｎ７層３３を除去したのち、第２の多結
晶シリコン層１６中のＮ型領域２６と第１の多結晶シリ
コン層１５をＫＯＨ液で溶除する（第１図ｄ）。
晶シリコン層１６中のＮ型領域２６と第１の多結晶シリ
コン層１５をＫＯＨ液で溶除する（第１図ｄ）。
次に、上記Ｓｉ、Ｎ４層１４を利用して第２の多結晶シ
リコン層１６士に熱酸化によるＳｕｎ、層４３を形成す
る。このＳｉｎ２層４３は後の工程でエミッタ領域形成
予定域上のＳ ｊ、Ｏ７層１３を除去する際充分に残る
構造とするためＳ ｉ Ｏ、、層１３の４倍の層厚の２
０００Å以上に形成する（第１図ｅ）。
リコン層１６士に熱酸化によるＳｕｎ、層４３を形成す
る。このＳｉｎ２層４３は後の工程でエミッタ領域形成
予定域上のＳ ｊ、Ｏ７層１３を除去する際充分に残る
構造とするためＳ ｉ Ｏ、、層１３の４倍の層厚の２
０００Å以上に形成する（第１図ｅ）。
成上の局所酸化法によって形成されるＳｉｎ２層４３の
形状を第２図に、さらにその要部を示す第２図の破線内
で囲まれた部分を拡大して第３図に夫々示す。これらの
図によっても明らかなように、ＳＬ、 Ｎ、層１４の端
の部分ではＳｉｎ２層４３がこの５ｉ１Ｎ。
形状を第２図に、さらにその要部を示す第２図の破線内
で囲まれた部分を拡大して第３図に夫々示す。これらの
図によっても明らかなように、ＳＬ、 Ｎ、層１４の端
の部分ではＳｉｎ２層４３がこの５ｉ１Ｎ。
層の下方に食い込むため、ベース電極の一部となるドー
プされた多結晶シリコン層１６の端部と、後の工程で開
口されるエミッタ領域の間に好適な隙間が得られる厚い
Ｓ ｉ Ｏ、、層５３（層厚ｔ、第３図）で形成できる
。
プされた多結晶シリコン層１６の端部と、後の工程で開
口されるエミッタ領域の間に好適な隙間が得られる厚い
Ｓ ｉ Ｏ、、層５３（層厚ｔ、第３図）で形成できる
。
次に、ＣＤＥ法によ、すＳｉ、 Ｎ４層１４を除去し、
その後Ｓｕｎ、層１３（層厚５００人）をＮ８４Ｆ液で
除去してエミッタ領域形成のための開口部１９を形成す
る。なお、第２の多結晶シリコン層１６上のＳｉｎ２層
４３は層厚が２０００Å以上に設けられて充分に厚いた
め、１０００Å以上の層厚が確保されて残る（第１図ｆ
）。
その後Ｓｕｎ、層１３（層厚５００人）をＮ８４Ｆ液で
除去してエミッタ領域形成のための開口部１９を形成す
る。なお、第２の多結晶シリコン層１６上のＳｉｎ２層
４３は層厚が２０００Å以上に設けられて充分に厚いた
め、１０００Å以上の層厚が確保されて残る（第１図ｆ
）。
次に、−ヒ記開ロ部１９を被覆しＳｉｎ、層４３上にか
かる多結晶シリコンＭ２０を形成し、ボロンをイオン注
入する（第１図ｇ）。
かる多結晶シリコンＭ２０を形成し、ボロンをイオン注
入する（第１図ｇ）。
次に、加熱を施して上記多結晶シリコン層２０のボロン
をシリコン基板（コレクタ領域）に添加し、活性ベース
領域２８を形成する。ついでイオン注入によってＡｓを
加速エネルギ４０〜６０ＫｅＶ、 ドーズ量１、Ｘ１
０”５〜ＩｌＸ１０１６ａｔｏ／ｃｎＶで上記多結品シ
リコン層２０に添加する（第１図ｈ）。
をシリコン基板（コレクタ領域）に添加し、活性ベース
領域２８を形成する。ついでイオン注入によってＡｓを
加速エネルギ４０〜６０ＫｅＶ、 ドーズ量１、Ｘ１
０”５〜ＩｌＸ１０１６ａｔｏ／ｃｎＶで上記多結品シ
リコン層２０に添加する（第１図ｈ）。
次に９００〜１０００℃に加熱を施し、上記活性ベース
領域２８の上部にエミッタ領域２１を形成する（第１図
ｉ）。
領域２８の上部にエミッタ領域２１を形成する（第１図
ｉ）。
上記工程は次に示す文献：
）１． Ｐａｒｋ他、 Ｈｉｇｈ−３ｐｅｅｄ Ｓｅｌ
ｆ−ＡｌｉｇｎｅｄＰｏｌｙｓｉｌｉｃｏｎ Ｅｍｉｔ
ｔｅｒ／Ｂａ５ｅ Ｂｉｐｏｌａｒ ＤｅｖｉｃｅｓＵ
ｓｊｎｇ Ｂｏｒｏｎ ａｎｄ Ａｒ５ｅｎｉｃ Ｄｉ
ｆｆｕｓｉｏｎ ＴｈｒｏｕｇｈＰｏｌｙｓｉｌｊ、ｃ
ｏｎ ： Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏ
ｆ ｔｈｅ １８ｔｈＣｏｎｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｊ、ｃｅｓ ａｎｄＭａ
ｔｅｒｉａｌｓ、 Ｔｏｋｙｏ、 １９８６． ｐｐ７
２９−７３１に記載された技術と同様の拡散形態をとり
うるので、活性ベース領域２８が層厚約１５００人、エ
ミッタ領域２１が層厚約５００人に形成され、ｆＴが１
−ＯＧＨｚ以上に形成できる。
ｆ−ＡｌｉｇｎｅｄＰｏｌｙｓｉｌｉｃｏｎ Ｅｍｉｔ
ｔｅｒ／Ｂａ５ｅ Ｂｉｐｏｌａｒ ＤｅｖｉｃｅｓＵ
ｓｊｎｇ Ｂｏｒｏｎ ａｎｄ Ａｒ５ｅｎｉｃ Ｄｉ
ｆｆｕｓｉｏｎ ＴｈｒｏｕｇｈＰｏｌｙｓｉｌｊ、ｃ
ｏｎ ： Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏ
ｆ ｔｈｅ １８ｔｈＣｏｎｆｅｒｅｎｃｅ ｏｎ ５
ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｊ、ｃｅｓ ａｎｄＭａ
ｔｅｒｉａｌｓ、 Ｔｏｋｙｏ、 １９８６． ｐｐ７
２９−７３１に記載された技術と同様の拡散形態をとり
うるので、活性ベース領域２８が層厚約１５００人、エ
ミッタ領域２１が層厚約５００人に形成され、ｆＴが１
−ＯＧＨｚ以上に形成できる。
この発明にかかる半導体装置の製造方法により、従来の
セルファラインの複雑な工程に要した最少のマスク枚数
と同じ数のマスクを用いてｆ７が１０ＧＨｚ以上の高周
波特性を有するバイポーラトランジスタおよびバイポー
ラ集積回路を形成することが可能となった。
セルファラインの複雑な工程に要した最少のマスク枚数
と同じ数のマスクを用いてｆ７が１０ＧＨｚ以上の高周
波特性を有するバイポーラトランジスタおよびバイポー
ラ集積回路を形成することが可能となった。
第１図ａ −ｉはこの発明にかかる一実施例の半導体装
置の製造方法を工程順に示すいずれも断面図、第２図は
上記第１図で示したこの発明にかかる一実施例の半導体
装置の製造方法の要部をさらに説明するための断面図、
第３図は第２図の一部を拡大して示す断面図、第４図ａ
、ｂ、ｃ、ｄはＲＩＥにより形成されるセルファライン
トランジスタの製造方法を工程順に示すいずれも断面図
、第５図ａ、ｂはＰＳＡ トランジスタの断面図、第６
図はＡＰＳＡ トランジスタの断面図、第７図はＢＥＳ
Ｔトランジスタの製造方法を工程順に示すいずれも断面
図、第８図ａ、ｂは５ＩＣＯＳトランジスタの製造方法
を工程順に示すいずれも断面図、第９図ａ〜ｄは従来の
トランジスタの製造方法を示すいずれ ＩＤ − も断面図、第１０図は従来のトランジスタの側壁を説明
するための断面図である。 １１−−一−−シリコン基体のコレクタ領域１２−−−
−−５ｉｎ２層（埋込） １３、２３．３３．４３−−−−−５ｉＯｚ層１４−−
一−−−５ｉ−４Ｎ、層 １５、１６−−−−−多結晶シリコン層（Ｐ型）２６−
−−−−多結晶シリコン層（Ｎ型）１８、２８−−−−
−ベース領域 ２１−−一−−エミッタ領域
置の製造方法を工程順に示すいずれも断面図、第２図は
上記第１図で示したこの発明にかかる一実施例の半導体
装置の製造方法の要部をさらに説明するための断面図、
第３図は第２図の一部を拡大して示す断面図、第４図ａ
、ｂ、ｃ、ｄはＲＩＥにより形成されるセルファライン
トランジスタの製造方法を工程順に示すいずれも断面図
、第５図ａ、ｂはＰＳＡ トランジスタの断面図、第６
図はＡＰＳＡ トランジスタの断面図、第７図はＢＥＳ
Ｔトランジスタの製造方法を工程順に示すいずれも断面
図、第８図ａ、ｂは５ＩＣＯＳトランジスタの製造方法
を工程順に示すいずれも断面図、第９図ａ〜ｄは従来の
トランジスタの製造方法を示すいずれ ＩＤ − も断面図、第１０図は従来のトランジスタの側壁を説明
するための断面図である。 １１−−一−−シリコン基体のコレクタ領域１２−−−
−−５ｉｎ２層（埋込） １３、２３．３３．４３−−−−−５ｉＯｚ層１４−−
一−−−５ｉ−４Ｎ、層 １５、１６−−−−−多結晶シリコン層（Ｐ型）２６−
−−−−多結晶シリコン層（Ｎ型）１８、２８−−−−
−ベース領域 ２１−−一−−エミッタ領域
Claims (1)
- 複数の絶縁層領域で分離された一導電型半導体領域の半
導体基板を用意する工程と、上記一導電型半導体領域上
に酸化シリコン層、窒化シリコン層、一導電型高不純物
濃度の第１の多結晶半導体層を順次被着しこれらをエミ
ッタ領域形成予定域上にパターニングする工程と、全面
に第２の多結晶半導体層を被着しパターニングを施す工
程と、加熱を施し一方で上記イオン注入により添加され
た反対導電型不純物を一導電型半導体領域に拡散させて
上記絶縁層領域に接続しエミッタ領域形成予定域との間
に第１の反対導電型領域を形成するとともに上記第１の
多結晶半導体層の不純物をこの第１の多結晶半導体層が
接する第２の多結晶半導体層に拡散させる工程と、上記
加熱により表面に生成した酸化シリコン層を除去したの
ち、上記第２の多結晶半導体層の全部と上記第１の多結
晶半導体層の第１導電型の部分を溶除する工程と、上記
窒化シリコン層を利用して熱酸化を施し第１の多結晶半
導体層上に酸化シリコン層を窒化シリコン層直下の酸化
シリコン層よりも遥かに厚く形成する工程と、上記窒化
シリコン層を除去し露出した一導電型半導体領域上面に
第３の多結晶半導体層を被着しこれにパターニングを施
しさらに反対導電型不純物のイオン注入を施し加熱して
上記反対導電型不純物を拡散させて上記第１の反対導電
型領域に接続し活性ベース領域である第２の反対導電型
領域を形成する工程と、上記第３の多結晶半導体層に一
導電型不純物をイオン注入し加熱を施して上記第２の反
対導電型領域の一部にエミッタ領域である一導電型領域
を形成する工程を含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015223A JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
| US07/148,332 US4879252A (en) | 1987-01-27 | 1988-01-25 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62015223A JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184364A true JPS63184364A (ja) | 1988-07-29 |
Family
ID=11882867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62015223A Withdrawn JPS63184364A (ja) | 1987-01-27 | 1987-01-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4879252A (ja) |
| JP (1) | JPS63184364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278436A (ja) * | 1989-04-25 | 1991-12-10 | Matsushita Electron Corp | 半導体装置とその製造方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5159424A (en) * | 1988-12-10 | 1992-10-27 | Canon Kabushiki Kaisha | Semiconductor device having a high current gain and a higher ge amount at the base region than at the emitter and collector region, and photoelectric conversion apparatus using the device |
| FR2650122B1 (fr) * | 1989-07-21 | 1991-11-08 | Motorola Semiconducteurs | Dispositif semi-conducteur a haute tension et son procede de fabrication |
| US5289024A (en) * | 1990-08-07 | 1994-02-22 | National Semiconductor Corporation | Bipolar transistor with diffusion compensation |
| US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
| US5137840A (en) * | 1990-10-24 | 1992-08-11 | International Business Machines Corporation | Vertical bipolar transistor with recessed epitaxially grown intrinsic base region |
| JPH04335529A (ja) * | 1991-05-10 | 1992-11-24 | Sony Corp | 半導体装置の製造方法 |
| US5274267A (en) * | 1992-01-31 | 1993-12-28 | International Business Machines Corporation | Bipolar transistor with low extrinsic base resistance and low noise |
| US5541121A (en) * | 1995-01-30 | 1996-07-30 | Texas Instruments Incorporated | Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer |
| US7429599B2 (en) * | 2000-12-06 | 2008-09-30 | Signal Pharmaceuticals, Llc | Methods for treating or preventing an inflammatory or metabolic condition or inhibiting JNK |
| JP4402953B2 (ja) * | 2001-09-18 | 2010-01-20 | パナソニック株式会社 | 半導体装置の製造方法 |
| US20040087642A1 (en) * | 2002-10-24 | 2004-05-06 | Zeldis Jerome B. | Methods of using and compositions comprising a JNK inhibitor for the treatment, prevention, management and/or modification of pain |
| US20050019366A1 (en) * | 2002-12-31 | 2005-01-27 | Zeldis Jerome B. | Drug-coated stents and methods of use therefor |
| ZA200603719B (en) * | 2003-11-06 | 2007-09-26 | Celgene Corp | Methods of using and compositions comprising a JNK inhibitor for the treatment and management of asbestos-related diseases and disorders |
| EP1827422A2 (en) * | 2004-11-23 | 2007-09-05 | Celgene Corporation | Jnk inhibitors for the treatment of cns injury |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1501114A (en) * | 1974-04-25 | 1978-02-15 | Rca Corp | Method of making a semiconductor device |
| US4026733A (en) * | 1975-10-29 | 1977-05-31 | Intel Corporation | Process for defining polycrystalline silicon patterns |
| US4057895A (en) * | 1976-09-20 | 1977-11-15 | General Electric Company | Method of forming sloped members of N-type polycrystalline silicon |
| US4092209A (en) * | 1976-12-30 | 1978-05-30 | Rca Corp. | Silicon implanted and bombarded with phosphorus ions |
| US4090915A (en) * | 1977-08-12 | 1978-05-23 | Rca Corporation | Forming patterned polycrystalline silicon |
| JPS54140464A (en) * | 1978-04-24 | 1979-10-31 | Hitachi Ltd | Manufacture of semiconductor device |
| US4239559A (en) * | 1978-04-21 | 1980-12-16 | Hitachi, Ltd. | Method for fabricating a semiconductor device by controlled diffusion between adjacent layers |
| US4157269A (en) * | 1978-06-06 | 1979-06-05 | International Business Machines Corporation | Utilizing polysilicon diffusion sources and special masking techniques |
| US4201603A (en) * | 1978-12-04 | 1980-05-06 | Rca Corporation | Method of fabricating improved short channel MOS devices utilizing selective etching and counterdoping of polycrystalline silicon |
| DE2946963A1 (de) * | 1979-11-21 | 1981-06-04 | Siemens AG, 1000 Berlin und 8000 München | Schnelle bipolare transistoren |
| US4431460A (en) * | 1982-03-08 | 1984-02-14 | International Business Machines Corporation | Method of producing shallow, narrow base bipolar transistor structures via dual implantations of selected polycrystalline layer |
| DE3330895A1 (de) * | 1983-08-26 | 1985-03-14 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen |
| JPS6081862A (ja) * | 1983-10-12 | 1985-05-09 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPS62290173A (ja) * | 1986-06-09 | 1987-12-17 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JPH0628266B2 (ja) * | 1986-07-09 | 1994-04-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
-
1987
- 1987-01-27 JP JP62015223A patent/JPS63184364A/ja not_active Withdrawn
-
1988
- 1988-01-25 US US07/148,332 patent/US4879252A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03278436A (ja) * | 1989-04-25 | 1991-12-10 | Matsushita Electron Corp | 半導体装置とその製造方法 |
| JP2543224B2 (ja) * | 1989-04-25 | 1996-10-16 | 松下電子工業株式会社 | 半導体装置とその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4879252A (en) | 1989-11-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS63184364A (ja) | 半導体装置の製造方法 | |
| JPS6362270A (ja) | ポリシリコンのリボンを具備するバイポ−ラトランジスタの製造 | |
| JP3409618B2 (ja) | 半導体装置の製造方法 | |
| JPH05243264A (ja) | トランジスタの製造方法 | |
| JPH021934A (ja) | バイポーラ半導体装置の製造方法 | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| JPH0231468A (ja) | 浮遊ゲート型半導体記憶装置の製造方法 | |
| JPS6138858B2 (ja) | ||
| JPS63182860A (ja) | 半導体装置とその製造方法 | |
| JPH0313745B2 (ja) | ||
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JP2785854B2 (ja) | 半導体装置の製造方法 | |
| JP3319060B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0126186B2 (ja) | ||
| JPH0330293B2 (ja) | ||
| JP2557840B2 (ja) | 半導体装置の製造法 | |
| JP2500597B2 (ja) | 半導体装置の製造方法 | |
| JPH01117066A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH01112770A (ja) | 半導体装置の製造方法 | |
| JPH04360539A (ja) | 半導体装置の製造方法 | |
| JPH04216651A (ja) | 半導体装置の製造方法 | |
| JPH0564457B2 (ja) | ||
| JPS6247122A (ja) | 半導体装置の製造方法 | |
| JPS5987859A (ja) | 半導体装置の製造方法 | |
| JPH05211165A (ja) | 拡散層の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |