JP2500597B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2500597B2 JP2500597B2 JP12798093A JP12798093A JP2500597B2 JP 2500597 B2 JP2500597 B2 JP 2500597B2 JP 12798093 A JP12798093 A JP 12798093A JP 12798093 A JP12798093 A JP 12798093A JP 2500597 B2 JP2500597 B2 JP 2500597B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- region
- film
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にバイポ−ラトランジスタを有する半導体装
置の製造方法に関する。
に関し、特にバイポ−ラトランジスタを有する半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造法を図４〜図６
に基づいて説明する。図４は、第１の従来の半導体装置
の製造工程（第１従来例）を示す工程順断面図であり、
図５及び図６は、第２の従来の半導体装置の製造工程
（第２従来例）を示す工程順断面図である。
に基づいて説明する。図４は、第１の従来の半導体装置
の製造工程（第１従来例）を示す工程順断面図であり、
図５及び図６は、第２の従来の半導体装置の製造工程
（第２従来例）を示す工程順断面図である。
【０００３】（第１の従来の半導体装置の製造例−第１
従来例）図４は、第１の従来の半導体装置の製造工程Ａ
〜Ｄよりなる工程順断面図である。
従来例）図４は、第１の従来の半導体装置の製造工程Ａ
〜Ｄよりなる工程順断面図である。
【０００４】まず、図４工程Ａに示すように、Ｐ型半導
体基板１にＮ型半導体埋込層２を形成し、全面にＮ型エ
ピタキシャル層３を成長させる。次に、厚さ500オング
ストロ−ムのシリコン酸化膜２２、厚さ1000オングスト
ロ−ムのシリコン窒化膜２３を形成し、フォトレジスト
からなるマスク２４を形成した後、シリコン窒化膜２３
をエッチングする。
体基板１にＮ型半導体埋込層２を形成し、全面にＮ型エ
ピタキシャル層３を成長させる。次に、厚さ500オング
ストロ−ムのシリコン酸化膜２２、厚さ1000オングスト
ロ−ムのシリコン窒化膜２３を形成し、フォトレジスト
からなるマスク２４を形成した後、シリコン窒化膜２３
をエッチングする。
【０００５】続いて、図４工程Ｂに示すように、マスク
２４を除去した後、熱酸化を行い素子分離領域に厚さ1.
0μｍのシリコン酸化膜２５を形成した後、厚さ2000オ
ングストロ−ムのシリコン酸化膜２６を形成し、フォト
レジストからなるマスク２４ａを形成する。
２４を除去した後、熱酸化を行い素子分離領域に厚さ1.
0μｍのシリコン酸化膜２５を形成した後、厚さ2000オ
ングストロ−ムのシリコン酸化膜２６を形成し、フォト
レジストからなるマスク２４ａを形成する。
【０００６】次に、図４工程Ｃに示すように、ベ−ス部
のシリコン酸化膜２６を除去し、マスク２４ａを除去
し、厚さ3000オングストロ−ムの多結晶シリコン２７を
形成する。この多結晶シリコン２７にボロン等のＰ型不
純物を導入し、厚さ2000オングストロ−ムのシリコン窒
化膜２８を形成し、フォトレジストからなるマスク２４
ｂを形成する。
のシリコン酸化膜２６を除去し、マスク２４ａを除去
し、厚さ3000オングストロ−ムの多結晶シリコン２７を
形成する。この多結晶シリコン２７にボロン等のＰ型不
純物を導入し、厚さ2000オングストロ−ムのシリコン窒
化膜２８を形成し、フォトレジストからなるマスク２４
ｂを形成する。
【０００７】次に、図４工程Ｄに示すように、エミッタ
及びベ−ス形成部のシリコン窒化膜２８及び多結晶シリ
コン２７を除去し、マスク２４ｂを除去し、熱処理を行
い、ベ−ス引き出し領域１２を形成した後、ボロン等の
Ｐ型不純物をイオン注入してベ−ス領域１５を形成す
る。続いて、全面に厚さ1000オングストロ−ムのシリコ
ン窒化膜２９を成長させ、異方性エッチングにより側壁
のみにシリコン窒化膜２９を残し、厚さ2000オングスト
ロ−ムの多結晶シリコン１６をベ−ス領域１５上に成長
させる。
及びベ−ス形成部のシリコン窒化膜２８及び多結晶シリ
コン２７を除去し、マスク２４ｂを除去し、熱処理を行
い、ベ−ス引き出し領域１２を形成した後、ボロン等の
Ｐ型不純物をイオン注入してベ−ス領域１５を形成す
る。続いて、全面に厚さ1000オングストロ−ムのシリコ
ン窒化膜２９を成長させ、異方性エッチングにより側壁
のみにシリコン窒化膜２９を残し、厚さ2000オングスト
ロ−ムの多結晶シリコン１６をベ−ス領域１５上に成長
させる。
【０００８】この多結晶シリコン１６に砒素等のＮ型不
純物を導入し、熱処理により不純物を拡散させ、エミッ
タ領域１７を形成させる。上述した図４工程Ａ〜工程Ｄ
により、半導体装置（第１従来例）が製造されている。
純物を導入し、熱処理により不純物を拡散させ、エミッ
タ領域１７を形成させる。上述した図４工程Ａ〜工程Ｄ
により、半導体装置（第１従来例）が製造されている。
【０００９】（第２の従来の半導体装置の製造例−第２
従来例）図５及び図６は、第２の従来の半導体装置の製
造工程を示す図であって、このうち図５は、製造工程Ａ
〜Ｄよりなる工程順断面図であり、図６は、図５に続く
製造工程Ｅ〜Ｇの工程順断面図である。
従来例）図５及び図６は、第２の従来の半導体装置の製
造工程を示す図であって、このうち図５は、製造工程Ａ
〜Ｄよりなる工程順断面図であり、図６は、図５に続く
製造工程Ｅ〜Ｇの工程順断面図である。
【００１０】まず、図５工程Ａに示すように、Ｐ型半導
体基板１にＮ型半導体埋込層２及びＮ型エピタキシャル
層３を形成する。さらに全面に厚さ500オングストロ−
ムのシリコン酸化膜２２、厚さ1000オングストロ−ムの
シリコン窒化膜２３、厚さ1000オングストロ−ムのシリ
コン酸化膜３０を順次形成する。
体基板１にＮ型半導体埋込層２及びＮ型エピタキシャル
層３を形成する。さらに全面に厚さ500オングストロ−
ムのシリコン酸化膜２２、厚さ1000オングストロ−ムの
シリコン窒化膜２３、厚さ1000オングストロ−ムのシリ
コン酸化膜３０を順次形成する。
【００１１】次に、図５工程Ｂに示すように、フォトレ
ジスト膜からなるマスク２４を形成し、シリコン酸化膜
３０、シリコン窒化膜２３をリアクティブイオンエッチ
ング法により除去した後、弗酸溶液によりシリコン酸化
膜３０を約1.0μｍサイドエッチする。続いて、図５工
程Ｃに示すように、マスク２４を除去した後、熱酸化し
素子分離領域に厚さ約１μｍのシリコン酸化膜２５を形
成する。
ジスト膜からなるマスク２４を形成し、シリコン酸化膜
３０、シリコン窒化膜２３をリアクティブイオンエッチ
ング法により除去した後、弗酸溶液によりシリコン酸化
膜３０を約1.0μｍサイドエッチする。続いて、図５工
程Ｃに示すように、マスク２４を除去した後、熱酸化し
素子分離領域に厚さ約１μｍのシリコン酸化膜２５を形
成する。
【００１２】次に、図５工程Ｄに示すように、露出して
いるシリコン窒化膜２３を160℃に加熱したリン酸溶液
で除去し、続いて、弗酸溶液で残存するシリコン酸化膜
３０及び除去されたシリコン窒化膜２３直下のシリコン
酸化膜２２を除去してエピタキシャル層３を露出させ
る。その後、イオン注入により素子形成領域にボロンを
添加し、Ｐ型のベ−ス領域１５を形成する。
いるシリコン窒化膜２３を160℃に加熱したリン酸溶液
で除去し、続いて、弗酸溶液で残存するシリコン酸化膜
３０及び除去されたシリコン窒化膜２３直下のシリコン
酸化膜２２を除去してエピタキシャル層３を露出させ
る。その後、イオン注入により素子形成領域にボロンを
添加し、Ｐ型のベ−ス領域１５を形成する。
【００１３】次に、図６工程Ｅに示すように、厚さ5000
オングストロ−ムの多結晶シリコン２７を形成する。続
いて、エミッタ領域形成の窓となる領域にフォトレジス
ト膜からなるマスク２４ａを形成した後、イオン注入に
より高濃度のボロンを多結晶シリコン２７に添加する。
オングストロ−ムの多結晶シリコン２７を形成する。続
いて、エミッタ領域形成の窓となる領域にフォトレジス
ト膜からなるマスク２４ａを形成した後、イオン注入に
より高濃度のボロンを多結晶シリコン２７に添加する。
【００１４】次に、図６工程Ｆに示すように、前記マス
ク２４ａを除去した後、水酸化カリウム水溶液による選
択エッチングによりボロンが添加されていない領域の多
結晶シリコン２７を除去して直下のシリコン窒化膜２３
を露出させる。続いて、これを加熱し、多結晶シリコン
２７の表面に3000オングストロ−ムのシリコン酸化膜３
１を形成する。この時、多結晶シリコン２７に添加され
たボロンがエピタキシャル層３に拡散し、グラフトベ−
ス領域（ベ−ス引き出し領域１２）が形成される。
ク２４ａを除去した後、水酸化カリウム水溶液による選
択エッチングによりボロンが添加されていない領域の多
結晶シリコン２７を除去して直下のシリコン窒化膜２３
を露出させる。続いて、これを加熱し、多結晶シリコン
２７の表面に3000オングストロ−ムのシリコン酸化膜３
１を形成する。この時、多結晶シリコン２７に添加され
たボロンがエピタキシャル層３に拡散し、グラフトベ−
ス領域（ベ−ス引き出し領域１２）が形成される。
【００１５】次に、図６工程Ｇに示すように、露出して
いるシリコン窒化膜２３及びその直下のシリコン酸化膜
２２を除去し、ベ−ス領域１５に達する開口部を形成す
る。続いてエミッタ領域に砒素が添加されている多結晶
シリコン３２を2500オングストロ−ムの厚さに形成した
後、熱処理を行い、エミッタ領域１７を形成する。この
ように半導体装置（第２従来例）が製造されている。
いるシリコン窒化膜２３及びその直下のシリコン酸化膜
２２を除去し、ベ−ス領域１５に達する開口部を形成す
る。続いてエミッタ領域に砒素が添加されている多結晶
シリコン３２を2500オングストロ−ムの厚さに形成した
後、熱処理を行い、エミッタ領域１７を形成する。この
ように半導体装置（第２従来例）が製造されている。
【００１６】
【発明が解決しようとする課題】前記第１の従来の半導
体装置（第１従来例）では、素子分離領域、ベ−ス引き
出し領域、ベ−ス、エミッタ領域を形成するために３回
のフォトリソグラフィ工程を必要とするものである。ま
た、前記第２の従来の半導体装置（第２従来例）では、
同じく素子分離領域、ベ−ス引き出し領域、ベ−ス、エ
ミッタ領域を形成するために２回のフォトリソグラフィ
工程を必要とするものである。
体装置（第１従来例）では、素子分離領域、ベ−ス引き
出し領域、ベ−ス、エミッタ領域を形成するために３回
のフォトリソグラフィ工程を必要とするものである。ま
た、前記第２の従来の半導体装置（第２従来例）では、
同じく素子分離領域、ベ−ス引き出し領域、ベ−ス、エ
ミッタ領域を形成するために２回のフォトリソグラフィ
工程を必要とするものである。
【００１７】このフォトリソグラフィ工程間の位置ずれ
を考慮し、余裕のある素子設計をする必要があるところ
から、前記第１従来例、第２従来例のいずれの場合も素
子面積及びコレクタ−ベ−ス間の接合容量が大きくな
り、高集積化、高速化の妨げとなっている。
を考慮し、余裕のある素子設計をする必要があるところ
から、前記第１従来例、第２従来例のいずれの場合も素
子面積及びコレクタ−ベ−ス間の接合容量が大きくな
り、高集積化、高速化の妨げとなっている。
【００１８】本発明は、第１従来例、第２従来例におけ
る上述した問題点に鑑み成されたものであって、その目
的は、素子分離領域、ベ−ス引き出し領域、ベ−ス及び
エミッタ領域を１回のフォトリソグラフィ工程により自
己整合で形成する半導体装置の製造方法を提供すること
にあり、これにより素子面積及びベ−ス−コレクタ接合
容量を低減させ、高集積化及びトランジスタの動作速度
の向上を図ることができる半導体装置の製造方法を提供
することにある。
る上述した問題点に鑑み成されたものであって、その目
的は、素子分離領域、ベ−ス引き出し領域、ベ−ス及び
エミッタ領域を１回のフォトリソグラフィ工程により自
己整合で形成する半導体装置の製造方法を提供すること
にあり、これにより素子面積及びベ−ス−コレクタ接合
容量を低減させ、高集積化及びトランジスタの動作速度
の向上を図ることができる半導体装置の製造方法を提供
することにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、素子分離領域、ベ−ス引き出し領域、ベ−ス
及びエミッタ領域を１回のフォトリソグラフィ工程によ
り自己整合で形成する方法であって、(1) 一導電型の半
導体基板の一主面上に第１の絶縁膜を形成する工程と、
(2) フォトリソグラフィ及びエッチングによって第１の
絶縁膜の一部を側面が略垂直になるように残す工程と、
(3) 露出した前記エピタキシャル層表面を酸化し、第２
の絶縁膜を形成する工程と、(4) 全面に耐酸化性を有す
る第３の絶縁膜を形成し、異方性エッチングにより、第
１の絶縁膜の側壁部に第３の絶縁膜を残す工程と、(5)
酸化により素子分離領域を形成する工程と、(6) 前記第
３の絶縁膜及びその下部の第２の絶縁膜を除去する工程
と、(7) 第１の多結晶シリコンを形成する工程と、(8)
第１の多結晶シリコンの一部に反対導電型の不純物を導
入する工程と、(9) 全面に第４の絶縁膜を形成する工程
と、(10)平坦化膜を形成する工程と、(11)熱処理によ
り、前記第１の多結晶シリコン中の反対導電型の不純物
を前記エピタキシャル層に拡散させる工程と、(12)異方
性エッチングによって素子分離領域上の第１の多結晶シ
リコンを露出させずに第１の絶縁膜表面を露出させる工
程と、(13)露出した第１の絶縁膜を除去し凹部を形成す
る工程と、(14)前記凹部に露出したエピタキシャル層と
多結晶シリコンの表面に第１のシリコン酸化膜を形成す
る工程と、(15)前記エピタキシャル層に反対導電型不純
物を導入し、ベ−ス領域を形成する工程と、(16)全面に
第５の絶縁膜を形成し、異方性エッチングにより、凹部
の側壁以外の第５の絶縁膜を除去し、前記凹部底面の第
１のシリコン酸化膜を除去する工程と、(17)凹部に一導
電型の不純物を含有する第２の多結晶シリコンを形成す
る工程と、(18)熱処理により、前記第２の多結晶シリコ
ン中の一導電型の不純物をエピタキシャル層に拡散させ
エミッタ領域を形成する工程と、を有している。
造方法は、素子分離領域、ベ−ス引き出し領域、ベ−ス
及びエミッタ領域を１回のフォトリソグラフィ工程によ
り自己整合で形成する方法であって、(1) 一導電型の半
導体基板の一主面上に第１の絶縁膜を形成する工程と、
(2) フォトリソグラフィ及びエッチングによって第１の
絶縁膜の一部を側面が略垂直になるように残す工程と、
(3) 露出した前記エピタキシャル層表面を酸化し、第２
の絶縁膜を形成する工程と、(4) 全面に耐酸化性を有す
る第３の絶縁膜を形成し、異方性エッチングにより、第
１の絶縁膜の側壁部に第３の絶縁膜を残す工程と、(5)
酸化により素子分離領域を形成する工程と、(6) 前記第
３の絶縁膜及びその下部の第２の絶縁膜を除去する工程
と、(7) 第１の多結晶シリコンを形成する工程と、(8)
第１の多結晶シリコンの一部に反対導電型の不純物を導
入する工程と、(9) 全面に第４の絶縁膜を形成する工程
と、(10)平坦化膜を形成する工程と、(11)熱処理によ
り、前記第１の多結晶シリコン中の反対導電型の不純物
を前記エピタキシャル層に拡散させる工程と、(12)異方
性エッチングによって素子分離領域上の第１の多結晶シ
リコンを露出させずに第１の絶縁膜表面を露出させる工
程と、(13)露出した第１の絶縁膜を除去し凹部を形成す
る工程と、(14)前記凹部に露出したエピタキシャル層と
多結晶シリコンの表面に第１のシリコン酸化膜を形成す
る工程と、(15)前記エピタキシャル層に反対導電型不純
物を導入し、ベ−ス領域を形成する工程と、(16)全面に
第５の絶縁膜を形成し、異方性エッチングにより、凹部
の側壁以外の第５の絶縁膜を除去し、前記凹部底面の第
１のシリコン酸化膜を除去する工程と、(17)凹部に一導
電型の不純物を含有する第２の多結晶シリコンを形成す
る工程と、(18)熱処理により、前記第２の多結晶シリコ
ン中の一導電型の不純物をエピタキシャル層に拡散させ
エミッタ領域を形成する工程と、を有している。
【００２０】
【実施例】次に、本発明について図１〜図３を参照して
説明する。図１及び図２は、本発明の一実施例（実施例
１）の製造法について説明する工程順断面図であり、図
３は、本発明の他の実施例（実施例２）の製造法につい
て説明する工程順断面図である。
説明する。図１及び図２は、本発明の一実施例（実施例
１）の製造法について説明する工程順断面図であり、図
３は、本発明の他の実施例（実施例２）の製造法につい
て説明する工程順断面図である。
【００２１】（実施例１）図１及び図２は、実施例１の
製造工程を示す図であって、このうち図１は、製造工程
Ａ〜Ｄよりなる工程順断面図であり、図２は、図１に続
く製造工程Ｅ〜Ｇの工程順断面図である。
製造工程を示す図であって、このうち図１は、製造工程
Ａ〜Ｄよりなる工程順断面図であり、図２は、図１に続
く製造工程Ｅ〜Ｇの工程順断面図である。
【００２２】まず、図１工程Ａに示すように、Ｐ型半導
体基板１にＮ型半導体埋込層２を形成し、全面にＮ型エ
ピタキシャル層３を成長させる。次に、厚さ0.6μｍの
シリコン酸化膜４を全面に成長させた後、フォトリゾグ
ラフィ及び異方性エッチングにより、将来エミッタとな
る部分にのみシリコン酸化膜４を残し、露出したＮ型エ
ピタキシャル層３の表面に厚さ500オングストロ−ムの
シリコン酸化膜５を形成し、さらに厚さ0.5μｍのシリ
コン窒化膜６を成長させる。
体基板１にＮ型半導体埋込層２を形成し、全面にＮ型エ
ピタキシャル層３を成長させる。次に、厚さ0.6μｍの
シリコン酸化膜４を全面に成長させた後、フォトリゾグ
ラフィ及び異方性エッチングにより、将来エミッタとな
る部分にのみシリコン酸化膜４を残し、露出したＮ型エ
ピタキシャル層３の表面に厚さ500オングストロ−ムの
シリコン酸化膜５を形成し、さらに厚さ0.5μｍのシリ
コン窒化膜６を成長させる。
【００２３】次に、図１工程Ｂに示すように、異方性エ
ッチングにより、シリコン酸化膜４の側壁部に幅0.5μ
ｍのシリコン窒化膜６を残す。続いて、図１工程Ｃに示
すように、5気圧、950℃の水蒸気雰囲気中で70分間酸化
し、膜厚0.6μｍのシリコン酸化膜７を形成する。この
とき、シリコン酸化膜７はシリコン窒化膜４の下に0.2
μｍ食い込む。
ッチングにより、シリコン酸化膜４の側壁部に幅0.5μ
ｍのシリコン窒化膜６を残す。続いて、図１工程Ｃに示
すように、5気圧、950℃の水蒸気雰囲気中で70分間酸化
し、膜厚0.6μｍのシリコン酸化膜７を形成する。この
とき、シリコン酸化膜７はシリコン窒化膜４の下に0.2
μｍ食い込む。
【００２４】次に、図１工程Ｄに示すように、シリコン
窒化膜６を例えば160℃に加熱したリン酸溶液で除去
し、露出したシリコン酸化膜５を除去すると、幅0.3μ
ｍのＮ型エピタキシャル層３が露出する。その後、膜厚
0.2μｍのベ−ス引き出し用の多結晶シリコン８を成長
し、ボロン等のＰ型不純物をイオン注入し、厚さ0.2μ
ｍのシリコン窒化膜９を成長し、平坦化用のスピン・
オン・グラス(SOG)を塗布し、熱処理を行いSOG膜１０を
焼き固めると同時に多結晶シリコン８よりボロンを拡散
させ、ベ−ス引き出し領域１２を形成する。
窒化膜６を例えば160℃に加熱したリン酸溶液で除去
し、露出したシリコン酸化膜５を除去すると、幅0.3μ
ｍのＮ型エピタキシャル層３が露出する。その後、膜厚
0.2μｍのベ−ス引き出し用の多結晶シリコン８を成長
し、ボロン等のＰ型不純物をイオン注入し、厚さ0.2μ
ｍのシリコン窒化膜９を成長し、平坦化用のスピン・
オン・グラス(SOG)を塗布し、熱処理を行いSOG膜１０を
焼き固めると同時に多結晶シリコン８よりボロンを拡散
させ、ベ−ス引き出し領域１２を形成する。
【００２５】次に、異方性エッチングにより、SOG膜１
０、シリコン窒化膜９及び多結晶シリコン８を順次エッ
チングし、図２工程Ｅに示すように、シリコン酸化膜４
の表面を露出させる。続いて、図２工程Ｆに示すよう
に、露出したシリコン酸化膜４を弗酸溶液によりエッチ
ングし、エピタキシャル層２及び多結晶シリコン８の側
壁を露出させ、900℃の酸素雰囲気中で5分間酸化し、シ
リコン酸化膜１４を形成する。
０、シリコン窒化膜９及び多結晶シリコン８を順次エッ
チングし、図２工程Ｅに示すように、シリコン酸化膜４
の表面を露出させる。続いて、図２工程Ｆに示すよう
に、露出したシリコン酸化膜４を弗酸溶液によりエッチ
ングし、エピタキシャル層２及び多結晶シリコン８の側
壁を露出させ、900℃の酸素雰囲気中で5分間酸化し、シ
リコン酸化膜１４を形成する。
【００２６】高濃度ボロンを含む多結晶シリコンの酸化
速度は、エピタキシャル層よりも速く、その比は、多結
晶シリコンに含まれるボロン濃度を5×1020ｃｍ-3程度
とした時、約２：１となるため、シリコン酸化膜１４の
厚さは、エピタキシャル層表面で500オングストロ−ム
とすると、多結晶シリコン８表面で1000オングストロ−
ムになる。
速度は、エピタキシャル層よりも速く、その比は、多結
晶シリコンに含まれるボロン濃度を5×1020ｃｍ-3程度
とした時、約２：１となるため、シリコン酸化膜１４の
厚さは、エピタキシャル層表面で500オングストロ−ム
とすると、多結晶シリコン８表面で1000オングストロ−
ムになる。
【００２７】次に、ボロン等のＰ型不純物をイオン注入
しベ−ス領域１５を形成し、シリコン窒化膜１３を全面
に成長し、異方性エッチングにより、側壁にのみシリコ
ン窒化膜１３を残す（図２工程Ｆ参照）。
しベ−ス領域１５を形成し、シリコン窒化膜１３を全面
に成長し、異方性エッチングにより、側壁にのみシリコ
ン窒化膜１３を残す（図２工程Ｆ参照）。
【００２８】コレクタ部の多結晶シリコン８には、リン
等のＮ型不純物を予めイオン注入しておき、ここまで、
エミッタ部と同様に形成し、図２工程Ｇに示すように、
多結晶シリコン８から拡散したＮ型不純物によりコレク
タ領域１９を形成する。次に、露出するシリコン酸化膜
１４を500オングストロ−ム除去し、フォトレジストに
よりコレクタ部のみを開口し、リン等のＮ型不純物を1
×1016ｃｍ-2程度イオン注入し、低抵抗のコレクタ領域
１９ａを形成し、その後レジストを除去する。なお、コ
レクタ部の多結晶シリコン８にＮ型不純物をイオン注入
せず、Ｐ型不純物を入れコレクタ領域の周辺にＰ型の拡
散層ができても、トランジスタ動作上、問題はない。
等のＮ型不純物を予めイオン注入しておき、ここまで、
エミッタ部と同様に形成し、図２工程Ｇに示すように、
多結晶シリコン８から拡散したＮ型不純物によりコレク
タ領域１９を形成する。次に、露出するシリコン酸化膜
１４を500オングストロ−ム除去し、フォトレジストに
よりコレクタ部のみを開口し、リン等のＮ型不純物を1
×1016ｃｍ-2程度イオン注入し、低抵抗のコレクタ領域
１９ａを形成し、その後レジストを除去する。なお、コ
レクタ部の多結晶シリコン８にＮ型不純物をイオン注入
せず、Ｐ型不純物を入れコレクタ領域の周辺にＰ型の拡
散層ができても、トランジスタ動作上、問題はない。
【００２９】次に、露出したベ−ス領域１５上及びコレ
クタ領域１９上に多結晶シリコン１６を成長させ、この
多結晶シリコン１６に砒素等のＮ型不純物をイオン注入
し、熱処理により多結晶シリコン１６から砒素を拡散さ
せ、エミッタ領域１７及びコレクタ領域１９ｂを形成
し、ベ−ス電極用のコンタクト１８、シリコン窒化膜９
をエッチングし開口する（図２工程Ｇ参照）。
クタ領域１９上に多結晶シリコン１６を成長させ、この
多結晶シリコン１６に砒素等のＮ型不純物をイオン注入
し、熱処理により多結晶シリコン１６から砒素を拡散さ
せ、エミッタ領域１７及びコレクタ領域１９ｂを形成
し、ベ−ス電極用のコンタクト１８、シリコン窒化膜９
をエッチングし開口する（図２工程Ｇ参照）。
【００３０】（実施例２）図３は、本発明の実施例２の
半導体装置の製造工程順断面図である。この実施例２で
は、前記実施例１における図１工程Ａ〜図２工程Ｅまで
は同一であり、その説明を省略する。
半導体装置の製造工程順断面図である。この実施例２で
は、前記実施例１における図１工程Ａ〜図２工程Ｅまで
は同一であり、その説明を省略する。
【００３１】まず、図２工程Ｅまでを実施例１と同様に
形成した後、シリコン酸化膜４（図２工程Ｅ参照）をエ
ッチングし、エピタキシャル層２及び多結晶シリコン８
の側壁を露出させ、900℃の酸素雰囲気中で５分間酸化
し、図３工程Ａに示すように、シリコン酸化膜１４を形
成する。このシリコン酸化膜１４の厚さは、エピタキシ
ャル層表面で500オングストロ−ム、多結晶シリコン８
表面で1000オングストロ−ムになる。
形成した後、シリコン酸化膜４（図２工程Ｅ参照）をエ
ッチングし、エピタキシャル層２及び多結晶シリコン８
の側壁を露出させ、900℃の酸素雰囲気中で５分間酸化
し、図３工程Ａに示すように、シリコン酸化膜１４を形
成する。このシリコン酸化膜１４の厚さは、エピタキシ
ャル層表面で500オングストロ−ム、多結晶シリコン８
表面で1000オングストロ−ムになる。
【００３２】次に、シリコン酸化膜１４を500オングス
トロ−ム除去し、エピタキシャル層３を露出させ、濃度
4 mol％のボロンを含む酸化膜（ボロ−シリケ−ト・ガ
ラス：BSG膜２０）を成長させる（図３工程Ａ）。
トロ−ム除去し、エピタキシャル層３を露出させ、濃度
4 mol％のボロンを含む酸化膜（ボロ−シリケ−ト・ガ
ラス：BSG膜２０）を成長させる（図３工程Ａ）。
【００３３】続いて、1000℃の窒素雰囲気中で20秒間熱
処理を行い、図３工程Ｂに示すように、BSG膜２０より
ボロンをＮ型エピタキシャル領域３に拡散させベ−ス領
域１５を形成する。次に、全面にシリコン窒化膜２１を
成長し、異方性エッチングにより側壁にのみシリコン窒
化膜２１を残し、露出するBSG膜２０を除去しベ−ス領
域１５を露出させ、露出したベ−ス領域１５上に多結晶
シリコン１６を成長させ、この多結晶シリコン１６に砒
素を1×1016個／ｃｍ2イオン注入し、1000℃の窒素雰囲
気中で20秒間熱処理を行い多結晶シリコン１６から砒素
を拡散させ、エミッタ領域１７を形成する（図２工程
Ｂ）。
処理を行い、図３工程Ｂに示すように、BSG膜２０より
ボロンをＮ型エピタキシャル領域３に拡散させベ−ス領
域１５を形成する。次に、全面にシリコン窒化膜２１を
成長し、異方性エッチングにより側壁にのみシリコン窒
化膜２１を残し、露出するBSG膜２０を除去しベ−ス領
域１５を露出させ、露出したベ−ス領域１５上に多結晶
シリコン１６を成長させ、この多結晶シリコン１６に砒
素を1×1016個／ｃｍ2イオン注入し、1000℃の窒素雰囲
気中で20秒間熱処理を行い多結晶シリコン１６から砒素
を拡散させ、エミッタ領域１７を形成する（図２工程
Ｂ）。
【００３４】この実施例２では、浅いベ−ス領域が得ら
れ、より高速に動作するトランジスタを形成できるた
め、本発明による接合容量低減の効果がより顕著に現れ
る。
れ、より高速に動作するトランジスタを形成できるた
め、本発明による接合容量低減の効果がより顕著に現れ
る。
【００３５】
【発明の効果】以上説明したように本発明は、素子分離
領域、ベ−ス引き出し領域、ベ−ス及びエミッタ領域を
１回のフォトリソグラフィ工程により自己整合で形成す
ることができるため、従来、フォトリソグラフィの位置
合わせマ−ジンとして片側で0.2μｍ〜0.3μｍ、両側で
0.4〜0.6μｍ大きく素子設計していたものを0μｍにす
ることができる。
領域、ベ−ス引き出し領域、ベ−ス及びエミッタ領域を
１回のフォトリソグラフィ工程により自己整合で形成す
ることができるため、従来、フォトリソグラフィの位置
合わせマ−ジンとして片側で0.2μｍ〜0.3μｍ、両側で
0.4〜0.6μｍ大きく素子設計していたものを0μｍにす
ることができる。
【００３６】従って、本発明の製造方法によれば、素子
面積を縮小することができ、高集積化を図ることができ
る効果が生じる。また、ベ−スの面積も縮小できるた
め、コレクタ−ベ−ス間の接合容量が小さくなり、動作
速度の向上が図れ得る効果が生じる。
面積を縮小することができ、高集積化を図ることができ
る効果が生じる。また、ベ−スの面積も縮小できるた
め、コレクタ−ベ−ス間の接合容量が小さくなり、動作
速度の向上が図れ得る効果が生じる。
【図１】本発明の一実施例（実施例１）を説明する工程
Ａ〜Ｄの製造工程順断面図。
Ａ〜Ｄの製造工程順断面図。
【図２】図１に続く工程Ｅ〜Ｇの製造工程順断面図。
【図３】本発明の他の実施例（実施例２）を説明する工
程Ａ、工程Ｂの製造工程順断面。
程Ａ、工程Ｂの製造工程順断面。
【図４】第１従来例を説明する工程Ａ〜Ｄの製造工程順
断面図。
断面図。
【図５】第２従来例を説明する工程Ａ〜Ｄの製造工程順
断面図。
断面図。
【図６】図５に続く工程Ｅ〜Ｇの製造工程順断面図。
１ Ｐ型半導体基板 ２ Ｎ型半導体埋込層 ３ Ｎ型エピタキシャル層 ４ シリコン酸化膜 ５ シリコン酸化膜 ６ シリコン窒化膜 ７ シリコン酸化膜 ８ 多結晶シリコン ９ シリコン窒化膜 １０ ＳＯＧ膜 １２ ベ−ス引き出し領域 １３ シリコン窒化膜 １４ シリコン酸化膜 １５ ベ−ス領域 １６ 多結晶シリコン １７ エミッタ領域 １８ ベ−スコンタクト １９ コレクタ領域 １９ａ コレクタ領域 １９ｂ コレクタ領域 ２０ ＢＳＧ膜 ２１ シリコン窒化膜 ２２ シリコン酸化膜 ２３ シリコン窒化膜 ２４ マスク ２４ａ マスク ２４ｂ マスク ２５ シリコン酸化膜 ２６ シリコン酸化膜 ２７ 多結晶シリコン ２８ シリコン窒化膜 ２９ シリコン窒化膜 ３０ シリコン酸化膜 ３１ シリコン酸化膜 ３２ 多結晶シリコン
Claims (4)
- 【請求項１】 (1) 一導電型の半導体基板の一主面上に
第１の絶縁膜を形成する工程、(2) フォトリソグラフィ
及びエッチングによって第１の絶縁膜の一部を側面が略
垂直になるように残す工程、(3) 露出した前記エピタキ
シャル層表面を酸化し、第２の絶縁膜を形成する工程、
(4) 全面に耐酸化性を有する第３の絶縁膜を形成し、異
方性エッチングにより、第１の絶縁膜の側壁部に第３の
絶縁膜を残す工程、(5) 酸化により素子分離領域を形成
する工程、(6) 前記第３の絶縁膜及びその下部の第２の
絶縁膜を除去する工程、(7) 第１の多結晶シリコンを形
成する工程、(8) 第１の多結晶シリコンの一部に反対導
電型の不純物を導入する工程、(9) 全面に第４の絶縁膜
を形成する工程、(10) 平坦化膜を形成する工程、(11)
熱処理により、前記第１の多結晶シリコン中の反対導電
型の不純物を前記エピタキシャル層に拡散させる工程、
(12) 異方性エッチングによって素子分離領域上の第１
の多結晶シリコンを露出させずに第１の絶縁膜表面を露
出させる工程、(13) 露出した第１の絶縁膜を除去し凹
部を形成する工程、(14) 前記凹部に露出したエピタキ
シャル層と多結晶シリコンの表面に第１のシリコン酸化
膜を形成する工程、(15) 前記エピタキシャル層に反対
導電型不純物を導入し、ベ−ス領域を形成する工程、(1
6) 全面に第５の絶縁膜を形成し、異方性エッチングに
より、凹部の側壁以外の第５の絶縁膜を除去し、前記凹
部底面の第１のシリコン酸化膜を除去する工程、(17)
凹部に一導電型の不純物を含有する第２の多結晶シリコ
ンを形成する工程、(18) 熱処理により、前記第２の多
結晶シリコン中の一導電型の不純物をエピタキシャル層
に拡散させエミッタ領域を形成する工程、を有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の絶縁膜の高さを、素子分離領
域上の第１の多結晶シリコンの高さより高く形成するこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ベ−ス領域を、前記第１のシリコン
酸化膜を通して、反対導電型の不純物をイオン注入して
形成することを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項４】 前記ベ−ス領域を、前記第１のシリコン
酸化膜を除去し、反対導電型の不純物を含有する絶縁膜
を形成した後、熱処理により、前記絶縁膜より反対導電
型の不純物をエピタキシャル層に拡散させることにより
形成することを特徴とする請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798093A JP2500597B2 (ja) | 1993-05-04 | 1993-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12798093A JP2500597B2 (ja) | 1993-05-04 | 1993-05-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06318603A JPH06318603A (ja) | 1994-11-15 |
| JP2500597B2 true JP2500597B2 (ja) | 1996-05-29 |
Family
ID=14973463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12798093A Expired - Lifetime JP2500597B2 (ja) | 1993-05-04 | 1993-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500597B2 (ja) |
-
1993
- 1993-05-04 JP JP12798093A patent/JP2500597B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06318603A (ja) | 1994-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3510924B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| US4408387A (en) | Method for producing a bipolar transistor utilizing an oxidized semiconductor masking layer in conjunction with an anti-oxidation mask | |
| EP0326211A1 (en) | Semiconductor device and method of manufacturing same | |
| JPH0786296A (ja) | 高速バイポーラトランジスタの製造方法 | |
| JP2500597B2 (ja) | 半導体装置の製造方法 | |
| JP2546173B2 (ja) | 半導体装置の製造方法 | |
| JP2785854B2 (ja) | 半導体装置の製造方法 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH0645341A (ja) | 半導体装置の製造方法 | |
| JP2842075B2 (ja) | 半導体装置の製造方法 | |
| JP3142303B2 (ja) | 高速バイポーラトランジスタの製造方法 | |
| JP3609906B2 (ja) | バイポーラトランジスタの製造方法 | |
| JP2630275B2 (ja) | 半導体装置の製造方法 | |
| KR940007663B1 (ko) | 모스 트랜지스터의 제조방법 | |
| JP2887902B2 (ja) | 半導体装置の製造方法 | |
| JP2546650B2 (ja) | バイポ−ラトランジスタの製造法 | |
| JPH06188259A (ja) | 半導体装置の製造方法 | |
| JPS63236363A (ja) | 半導体装置の製造方法 | |
| JPH05235009A (ja) | 半導体集積回路装置の製造方法 | |
| JPH05226353A (ja) | 半導体装置の製造方法 | |
| JPH02304931A (ja) | 半導体装置及びその製造方法 | |
| JPS6328067A (ja) | 半導体装置の製造方法 | |
| JPH0766214A (ja) | バイポーラ型半導体集積回路装置の製造方法 | |
| JPH03206622A (ja) | 半導体装置の製造方法 | |
| JPH08162474A (ja) | バイポーラトランジスタの製造方法 |