JP3510924B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタ
（ＭＯＳＦＥＴ）の製造方法に係り、特に、高集積化に
好適なＭＯＳトランジスタの製造方法に関する。
（ＭＯＳＦＥＴ）の製造方法に係り、特に、高集積化に
好適なＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】ＭＯＳ ＩＣ製造技術の発展により、Ｉ
Ｃの構成要素である単位素子の大きさは毎年ほぼ１０％
程度ずつ比率が縮小されている。したがって、ＭＯＳ素
子の寸法（寸法を代表する例としてゲート長：Ｌg）
も、ＩＣ性能向上および集積度の増加のため、ミクロン
水準（Ｌg≦１．０μｍ）をへて、サブミクロン水準
（Ｌg≦０．３５μｍ）にまで縮小されるようになっ
た。
Ｃの構成要素である単位素子の大きさは毎年ほぼ１０％
程度ずつ比率が縮小されている。したがって、ＭＯＳ素
子の寸法（寸法を代表する例としてゲート長：Ｌg）
も、ＩＣ性能向上および集積度の増加のため、ミクロン
水準（Ｌg≦１．０μｍ）をへて、サブミクロン水準
（Ｌg≦０．３５μｍ）にまで縮小されるようになっ
た。
【０００３】素子の寸法がサブミクロン領域に縮小され
るにしたがって、公知のショートチャネル効果、パンチ
スルー電圧、直列抵抗、電流駆動能力、ホットキャリア
特性などを同時に最適化することが難しくなり、この解
決のための素子の開発研究が継続して行われている。特
に、サブミクロン素子の各種特性のうち、ショートチャ
ネル効果およびホットキャリア特性を同時に満たすよう
に最適化させることが最も大きい難題であって、これに
したがう各種技術が開発され、報告されてきた。
るにしたがって、公知のショートチャネル効果、パンチ
スルー電圧、直列抵抗、電流駆動能力、ホットキャリア
特性などを同時に最適化することが難しくなり、この解
決のための素子の開発研究が継続して行われている。特
に、サブミクロン素子の各種特性のうち、ショートチャ
ネル効果およびホットキャリア特性を同時に満たすよう
に最適化させることが最も大きい難題であって、これに
したがう各種技術が開発され、報告されてきた。
【０００４】すなわち、ショートチャネル効果を低減す
るための浅い接合の形成技術として、シリサイド、ＲＴ
Ｐ（ラピッド サーマル プロセシング）などの研究があ
り、さらに、ソース／ドレイン領域をゲートより高く形
成する構造に対する研究が活発に行われている。ゲート
の下端より高く形成されたソース／ドレインを有する素
子構造は、シリコン基板に凹部を形成し、ここにゲート
を形成する構造（以下、リセスゲート構造と称す）、多
結晶シリコンをソース／ドレイン領域の上に選択的に成
長させた後、ドーピングして浅い接合をつくる構造（以
下、多結晶シリコン−ソース／ドレイン構造と称す）、
多結晶シリコンの代わりにソース／ドレイン領域に選択
的に単結晶シリコンをエピタキシャル成長させる構造
（以下、エピタキシャル−ソース／ドレイン構造と称
す）などが挙げられる。これらの構造は、採用する工程
により選択される。
るための浅い接合の形成技術として、シリサイド、ＲＴ
Ｐ（ラピッド サーマル プロセシング）などの研究があ
り、さらに、ソース／ドレイン領域をゲートより高く形
成する構造に対する研究が活発に行われている。ゲート
の下端より高く形成されたソース／ドレインを有する素
子構造は、シリコン基板に凹部を形成し、ここにゲート
を形成する構造（以下、リセスゲート構造と称す）、多
結晶シリコンをソース／ドレイン領域の上に選択的に成
長させた後、ドーピングして浅い接合をつくる構造（以
下、多結晶シリコン−ソース／ドレイン構造と称す）、
多結晶シリコンの代わりにソース／ドレイン領域に選択
的に単結晶シリコンをエピタキシャル成長させる構造
（以下、エピタキシャル−ソース／ドレイン構造と称
す）などが挙げられる。これらの構造は、採用する工程
により選択される。
【０００５】すなわち、トランジスタの寸法が縮小する
のにしたがって、トランジスタのソースとドレインとの
間に大きな電界が加わるようになり、ソースから流入さ
れたキャリア（電子）が激しく加速されたホットキャリ
アとなり、問題を発生するようになる。この現象は、サ
ブミクロンデバイスになると、さらに深刻な問題にな
り、これを解決するため、ドレインをＬＤＤ（ライトイ
ー ドープト ドレイン）構造に形成する方法が、1980年
ＩＥＥＥ（アイイーイーイー）エレクトロンデバイス
レター ＥＤ−27の1359頁に報告されている。
のにしたがって、トランジスタのソースとドレインとの
間に大きな電界が加わるようになり、ソースから流入さ
れたキャリア（電子）が激しく加速されたホットキャリ
アとなり、問題を発生するようになる。この現象は、サ
ブミクロンデバイスになると、さらに深刻な問題にな
り、これを解決するため、ドレインをＬＤＤ（ライトイ
ー ドープト ドレイン）構造に形成する方法が、1980年
ＩＥＥＥ（アイイーイーイー）エレクトロンデバイス
レター ＥＤ−27の1359頁に報告されている。
【０００６】以下、このような従来技術を図面を参照し
ながら説明する。
ながら説明する。
【０００７】この方法は、図５に示すように、シリコン
基板１１上にゲート１２を形成し、少量のイオン注入を
行い、次に、ＣＶＤ法によりＳｉＯ2層を均一に形成し
た後、ＲＩＥ（リアクティブ イオン エッチング）法に
よりエッチングしてゲート側壁に側壁スペーサを形成す
る。次に、従来の素子と同様にソースおよびドレイン形
成用イオンを注入した後、熱処理してＬＤＤ領域１５が
形成されたソースおよびドレイン１３、１４を形成して
素子を完成する。
基板１１上にゲート１２を形成し、少量のイオン注入を
行い、次に、ＣＶＤ法によりＳｉＯ2層を均一に形成し
た後、ＲＩＥ（リアクティブ イオン エッチング）法に
よりエッチングしてゲート側壁に側壁スペーサを形成す
る。次に、従来の素子と同様にソースおよびドレイン形
成用イオンを注入した後、熱処理してＬＤＤ領域１５が
形成されたソースおよびドレイン１３、１４を形成して
素子を完成する。
【０００８】しかし、ハーフミクロン以下の素子が要求
されるにしたがい、ホットキャリア問題の他に素子のシ
ョートチャネル効果の問題が新しく台頭するようにな
り、これを解決するための研究が1988年 ＩＥＤＭ（ア
イイーディーエム）テクニカルダイジェストの226頁に
報告されている。すなわち、これが上記リセスゲート構
造の素子製造方法である。また、1986年 ＩＥＥＥエレ
クトロンデバイスレターＥＤＬ−７、314頁には、上記
多結晶シリコン−ソース／ドレイン構造が報告され、さ
らに、上記エピタキシャル−ソース／ドレイン構造が、
1990年 ＩＥＥＥエレクトロンデバイスレター ＥＤＬ−
１１、365頁に報告されている。
されるにしたがい、ホットキャリア問題の他に素子のシ
ョートチャネル効果の問題が新しく台頭するようにな
り、これを解決するための研究が1988年 ＩＥＤＭ（ア
イイーディーエム）テクニカルダイジェストの226頁に
報告されている。すなわち、これが上記リセスゲート構
造の素子製造方法である。また、1986年 ＩＥＥＥエレ
クトロンデバイスレターＥＤＬ−７、314頁には、上記
多結晶シリコン−ソース／ドレイン構造が報告され、さ
らに、上記エピタキシャル−ソース／ドレイン構造が、
1990年 ＩＥＥＥエレクトロンデバイスレター ＥＤＬ−
１１、365頁に報告されている。
【０００９】まず、リセスゲート構造の素子製造方法は
図６に示すように、シリコン基板２１にＬＤＤ接合２２
を形成し、この部分のシリコン基板２１に溝をエッチン
グして形成し、チャネル領域のドーピング２３を行い、
ゲート酸化層２４を形成した後、ゲート２５を多結晶シ
リコンにより形成することにより完成する。
図６に示すように、シリコン基板２１にＬＤＤ接合２２
を形成し、この部分のシリコン基板２１に溝をエッチン
グして形成し、チャネル領域のドーピング２３を行い、
ゲート酸化層２４を形成した後、ゲート２５を多結晶シ
リコンにより形成することにより完成する。
【００１０】次に、多結晶シリコン−ソース／ドレイン
構造の素子製造方法は、図７に示すように、シリコン基
板３１にゲート３２を形成した後、多結晶シリコン層３
３を選択的にソース／ドレイン領域の上に蒸着し、この
多結晶シリコン層３３からドーパントをシリコン基板３
１に拡散させて接合３４を形成することにより完成す
る。
構造の素子製造方法は、図７に示すように、シリコン基
板３１にゲート３２を形成した後、多結晶シリコン層３
３を選択的にソース／ドレイン領域の上に蒸着し、この
多結晶シリコン層３３からドーパントをシリコン基板３
１に拡散させて接合３４を形成することにより完成す
る。
【００１１】最後に、エピタキシャル−ソース／ドレイ
ン構造の素子製造方法は、図８に示すように、シリコン
基板４１にゲート４２を形成した後、ＬＤＤ領域４３を
形成し、側壁４４を形成した後、単結晶シリコン層４５
を選択的にエピタキシャル成長させ、ドーピングしてト
ランジスタの製作を完成する。
ン構造の素子製造方法は、図８に示すように、シリコン
基板４１にゲート４２を形成した後、ＬＤＤ領域４３を
形成し、側壁４４を形成した後、単結晶シリコン層４５
を選択的にエピタキシャル成長させ、ドーピングしてト
ランジスタの製作を完成する。
【００１２】
【発明が解決しようとする課題】以下、上記各構造の問
題点について説明する。
題点について説明する。
【００１３】まず、図６に示すリセスゲート構造の場
合、ゲート２５が３次元的に形成されてチャネル長が十
分長いので、ショートチャネルの効果面において、特性
が非常に優れているが、リセスゲート２５のコーナー部
近傍のゲート酸化層２４の緻密度が低く、チャネル長の
増加に伴う抵抗増加（チャネル長が長いので、ソースと
ドレインとの間に直列に置かれた抵抗が大きい）によっ
て電流駆動能力が低下するという問題がある。
合、ゲート２５が３次元的に形成されてチャネル長が十
分長いので、ショートチャネルの効果面において、特性
が非常に優れているが、リセスゲート２５のコーナー部
近傍のゲート酸化層２４の緻密度が低く、チャネル長の
増加に伴う抵抗増加（チャネル長が長いので、ソースと
ドレインとの間に直列に置かれた抵抗が大きい）によっ
て電流駆動能力が低下するという問題がある。
【００１４】また、図７に示す多結晶シリコン−ソース
／ドレイン構造の場合は、多結晶シリコン層３３からシ
リコン基板３１へドーパントを拡散させて浅い接合を形
成するため、高いドレイン電圧下でシリコン基板３１に
形成されたドレイン領域が完全に空乏化するので、空乏
化された接合の端部が多結晶シリコン層３３に接し、そ
の結果、大きな漏えい電流が流れるという問題がある。
／ドレイン構造の場合は、多結晶シリコン層３３からシ
リコン基板３１へドーパントを拡散させて浅い接合を形
成するため、高いドレイン電圧下でシリコン基板３１に
形成されたドレイン領域が完全に空乏化するので、空乏
化された接合の端部が多結晶シリコン層３３に接し、そ
の結果、大きな漏えい電流が流れるという問題がある。
【００１５】また、図８に示すエピタキシャル−ソース
／ドレイン構造の場合は、多結晶シリコン−ソース／ド
レイン構造のようにソース／ドレインを高くするのに、
多結晶シリコンの代わりに選択的なエピタキシャル成長
により単結晶シリコン−ソース／ドレインを形成するの
で、漏えい電流の問題は解決することができる。しか
し、多結晶シリコン−ソース／ドレインやエピタキシャ
ル−ソース／ドレイン構造では、図７、図８に示すよう
に、いずれもゲート３２、４２より深いところに接合を
有するので、既存のＬＤＤ構造と同様に、ホットキャリ
ア問題が残っている。さらに、エピタキシャル−ソース
／ドレイン構造の場合は、選択的にエピタキシャル成長
させる技術がまだ未成熟の段階にあり、高温工程を要す
るので、浅い接合の深さを制御するのが難しい。
／ドレイン構造の場合は、多結晶シリコン−ソース／ド
レイン構造のようにソース／ドレインを高くするのに、
多結晶シリコンの代わりに選択的なエピタキシャル成長
により単結晶シリコン−ソース／ドレインを形成するの
で、漏えい電流の問題は解決することができる。しか
し、多結晶シリコン−ソース／ドレインやエピタキシャ
ル−ソース／ドレイン構造では、図７、図８に示すよう
に、いずれもゲート３２、４２より深いところに接合を
有するので、既存のＬＤＤ構造と同様に、ホットキャリ
ア問題が残っている。さらに、エピタキシャル−ソース
／ドレイン構造の場合は、選択的にエピタキシャル成長
させる技術がまだ未成熟の段階にあり、高温工程を要す
るので、浅い接合の深さを制御するのが難しい。
【００１６】本発明の目的は、ソースおよびドレインを
ゲートの下端より高く位置させて既存のホットキャリア
による信頼性の低下問題を解決すると共に、新しいＬＤ
Ｄ構造を有するサブミクロン素子におけるショートチャ
ネル効果とホットキャリア発生の問題を同時に解決する
ことができるＭＯＳトランジスタおよびその製造方法を
提供することである。
ゲートの下端より高く位置させて既存のホットキャリア
による信頼性の低下問題を解決すると共に、新しいＬＤ
Ｄ構造を有するサブミクロン素子におけるショートチャ
ネル効果とホットキャリア発生の問題を同時に解決する
ことができるＭＯＳトランジスタおよびその製造方法を
提供することである。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、半導体基体上に絶縁層と酸化防止層とを
形成し、ＭＯＳトランジスタのゲート電極領域に対応す
る前記酸化防止層の部分を選択的に除去する第１の工程
と、前記半導体基体上を熱酸化して、前記ゲート電極領
域上に酸化層を形成した後、選択的に除去された前記酸
化防止層をマスクとして用い、前記半導体基体が露出す
るまで前記酸化層を異方性エッチングする第２の工程
と、ゲート絶縁層を形成し、前記半導体基体の前記ゲー
ト電極領域に導電層を堆積し、ゲート電極を形成する第
３の工程と、残存している前記酸化防止層を除去し、高
濃度の第１の不純物イオン注入を行う第４の工程と、残
存している前記絶縁層と前記酸化層を除去し、低濃度の
第２の不純物イオン注入を行う第５の工程とを含んでな
ることを特徴とする。また、前記酸化層の厚さが１５０
０〜５０００Åの範囲にあることを特徴とする。また、
前記第２の工程において、前記酸化層のエッチングは、
反応性イオンエッチング法により行うことを特徴とす
る。また、前記酸化防止層がシリコン窒化層からなるこ
とを特徴とする。また、前記第３の工程において、前記
導電層がドープされた多結晶シリコンからなることを特
徴とする。また、前記第１の工程において、前記半導体
基体上の絶縁層が、シリコン熱酸化層からなり、前記第
５の工程において、残留された酸化層をウェットエッチ
ング法により除去し、前記第５の工程において、前記第
２の不純物イオン注入を行った後、前記半導体基体上に
絶縁層を形成し、熱処理工程を行うことを特徴とする。
また、前記半導体基体はｐ形ウェルとｎ形ウェルとを含
み、各種電気的素子が形成された活性領域とその残りの
非活性領域とに区分されていることを特徴とする。ま
た、前記高濃度および低濃度不純物イオン注入工程にお
ける不純物として、ｐ形ＭＯＳの場合はＢＦ２ ＋イオン
を用い、ｎ形ＭＯＳの場合はＡｓ＋イオンを用いること
を特徴とする。また、前記第４の工程において、高濃度
イオン注入は、Ａｓ＋イオンを用い、５．０×１０１５
／ｃｍ２、４０ＫｅＶの条件で行うことを特徴とする。
また、前記第５の工程において、低濃度イオン注入は、
Ｐ＋イオン、２．０×１０１３／ｃｍ２、３０ＫｅＶの
条件で行うことを特徴とする。また、前記第４の工程に
おいて、高濃度イオン注入は、Ａｓ＋イオンを用い、
１．０×１０１５〜５．０×１０１５／ｃｍ２、２０〜
４０ＫｅＶの条件で行うことを特徴とする。また、前記
第５の工程において、低濃度イオン注入は、Ｐ＋イオン
を用い、２．０×１０１３〜３．０×１０１３／ｃ
ｍ２、２０〜４０ＫｅＶの条件で行うことを特徴とす
る。
め、本発明は、半導体基体上に絶縁層と酸化防止層とを
形成し、ＭＯＳトランジスタのゲート電極領域に対応す
る前記酸化防止層の部分を選択的に除去する第１の工程
と、前記半導体基体上を熱酸化して、前記ゲート電極領
域上に酸化層を形成した後、選択的に除去された前記酸
化防止層をマスクとして用い、前記半導体基体が露出す
るまで前記酸化層を異方性エッチングする第２の工程
と、ゲート絶縁層を形成し、前記半導体基体の前記ゲー
ト電極領域に導電層を堆積し、ゲート電極を形成する第
３の工程と、残存している前記酸化防止層を除去し、高
濃度の第１の不純物イオン注入を行う第４の工程と、残
存している前記絶縁層と前記酸化層を除去し、低濃度の
第２の不純物イオン注入を行う第５の工程とを含んでな
ることを特徴とする。また、前記酸化層の厚さが１５０
０〜５０００Åの範囲にあることを特徴とする。また、
前記第２の工程において、前記酸化層のエッチングは、
反応性イオンエッチング法により行うことを特徴とす
る。また、前記酸化防止層がシリコン窒化層からなるこ
とを特徴とする。また、前記第３の工程において、前記
導電層がドープされた多結晶シリコンからなることを特
徴とする。また、前記第１の工程において、前記半導体
基体上の絶縁層が、シリコン熱酸化層からなり、前記第
５の工程において、残留された酸化層をウェットエッチ
ング法により除去し、前記第５の工程において、前記第
２の不純物イオン注入を行った後、前記半導体基体上に
絶縁層を形成し、熱処理工程を行うことを特徴とする。
また、前記半導体基体はｐ形ウェルとｎ形ウェルとを含
み、各種電気的素子が形成された活性領域とその残りの
非活性領域とに区分されていることを特徴とする。ま
た、前記高濃度および低濃度不純物イオン注入工程にお
ける不純物として、ｐ形ＭＯＳの場合はＢＦ２ ＋イオン
を用い、ｎ形ＭＯＳの場合はＡｓ＋イオンを用いること
を特徴とする。また、前記第４の工程において、高濃度
イオン注入は、Ａｓ＋イオンを用い、５．０×１０１５
／ｃｍ２、４０ＫｅＶの条件で行うことを特徴とする。
また、前記第５の工程において、低濃度イオン注入は、
Ｐ＋イオン、２．０×１０１３／ｃｍ２、３０ＫｅＶの
条件で行うことを特徴とする。また、前記第４の工程に
おいて、高濃度イオン注入は、Ａｓ＋イオンを用い、
１．０×１０１５〜５．０×１０１５／ｃｍ２、２０〜
４０ＫｅＶの条件で行うことを特徴とする。また、前記
第５の工程において、低濃度イオン注入は、Ｐ＋イオン
を用い、２．０×１０１３〜３．０×１０１３／ｃ
ｍ２、２０〜４０ＫｅＶの条件で行うことを特徴とす
る。
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【作用】本発明では、ソース／ドレイン領域がゲートの
下端より高い位置にあり、ＬＤＤ構造を有し、かつ、浅
い接合を形成することができるので、トランジスタのシ
ョートチャネル効果を改善することができる。
下端より高い位置にあり、ＬＤＤ構造を有し、かつ、浅
い接合を形成することができるので、トランジスタのシ
ョートチャネル効果を改善することができる。
【００２５】また、ソース／ドレインが単結晶半導体か
らなるので、漏えい電流を減少することができる。
らなるので、漏えい電流を減少することができる。
【００２６】また、ゲートチャネルをシリコン基板の表
面より下方の凹部に形成するので、トランジスタのホッ
トキャリア特性およびショートチャネル効果を大きく改
善することができる。
面より下方の凹部に形成するので、トランジスタのホッ
トキャリア特性およびショートチャネル効果を大きく改
善することができる。
【００２７】さらに、新しい技術および追加の工程が要
求されず、既存の技術をそのまま適用することができる
ので、製造コストの低減および生産性の向上の面におい
て非常に大きい長所を有する。
求されず、既存の技術をそのまま適用することができる
ので、製造コストの低減および生産性の向上の面におい
て非常に大きい長所を有する。
【００２８】
【実施例】以下、本発明の実施例および参考例を添付図
面に基づいて詳細に説明する。
面に基づいて詳細に説明する。
【００２９】参考例
まず、図１（Ａ）に示すように、ｐ形のシリコン基板５
１の上に絶縁層として９００℃、Ｈ２／Ｏ２の雰囲気で
熱酸化層５２を１５０Å程度の厚さで形成し、次いで酸
化防止層としてＬＰＣＶＤ（Low Pressure Chemical Va
por Deposition）法によりシリコン窒化層（Ｓｉ３Ｎ４
層）５３を１５００Å程度の厚さで蒸着する。
１の上に絶縁層として９００℃、Ｈ２／Ｏ２の雰囲気で
熱酸化層５２を１５０Å程度の厚さで形成し、次いで酸
化防止層としてＬＰＣＶＤ（Low Pressure Chemical Va
por Deposition）法によりシリコン窒化層（Ｓｉ３Ｎ４
層）５３を１５００Å程度の厚さで蒸着する。
【００３０】次に、図１（Ｂ）に示すように、トランジ
スタのチャネル領域を形成するためのパターンをフォト
レジスト層５４を用いたフォトリソグラフィー工程によ
り、Ｓｉ3Ｎ4層５３をエッチングして形成する。このと
き、Ｓｉ3Ｎ4層５３のエッチングはＣＨＦ3／ＣＦ4を用
いてＲＩＥ工程により行う。その後、トランジスタのし
きい値電圧を制御するためのイオン注入をＢＦ2 +、４０
ＫｅＶ、３．０×１０12／ｃｍ2の条件で行う。
スタのチャネル領域を形成するためのパターンをフォト
レジスト層５４を用いたフォトリソグラフィー工程によ
り、Ｓｉ3Ｎ4層５３をエッチングして形成する。このと
き、Ｓｉ3Ｎ4層５３のエッチングはＣＨＦ3／ＣＦ4を用
いてＲＩＥ工程により行う。その後、トランジスタのし
きい値電圧を制御するためのイオン注入をＢＦ2 +、４０
ＫｅＶ、３．０×１０12／ｃｍ2の条件で行う。
【００３１】次に、図１（Ｃ）に示すように、フォトレ
ジスト層５４をＨ2ＳＯ4／Ｈ2Ｏ2溶液に浸漬して除去す
る。次いで、トランジスタのチャネル領域を形成するた
めの酸化工程を９００℃、Ｈ2／Ｏ2の雰囲気でシリコン
酸化層５５の厚さが２５００Å程度になるように行う。
ジスト層５４をＨ2ＳＯ4／Ｈ2Ｏ2溶液に浸漬して除去す
る。次いで、トランジスタのチャネル領域を形成するた
めの酸化工程を９００℃、Ｈ2／Ｏ2の雰囲気でシリコン
酸化層５５の厚さが２５００Å程度になるように行う。
【００３２】次に、図１（Ｄ）に示すように、シリコン
窒化層５３を１８０℃、Ｈ3ＰＯ4溶液で浸漬して除去
し、ＬＤＤ領域５６を形成するためのリンを含む不純物
のイオン注入（１次イオン注入）を３０ＫｅＶ、２．０
×１０13／ｃｍ2の条件で行う。このとき、注入された
不純物イオンが後工程で熱を受けて拡散され、図２
（Ｅ）に示すように、ＬＤＤ領域５６が形成される。
窒化層５３を１８０℃、Ｈ3ＰＯ4溶液で浸漬して除去
し、ＬＤＤ領域５６を形成するためのリンを含む不純物
のイオン注入（１次イオン注入）を３０ＫｅＶ、２．０
×１０13／ｃｍ2の条件で行う。このとき、注入された
不純物イオンが後工程で熱を受けて拡散され、図２
（Ｅ）に示すように、ＬＤＤ領域５６が形成される。
【００３３】次に、チャネル領域形成用の厚い酸化層５
５（図１（Ｄ））を５０：１のＨＦ溶液に浸漬して完全
に除去した後（このようにするとチャネル領域が楕円形
の断面構造となる）、図２（Ｅ）に示すように、ゲート
絶縁層５７を形成するために、８５０℃、Ｈ2／Ｏ2の雰
囲気で酸化工程を行って、１００Å程度の厚さでＳｉＯ
2層を形成し、ＬＰＣＶＤ法にイン・シテュ方式にリン
を導入した多結晶シリコン層５８を２０００Å程度の厚
さで蒸着する。次いで、ＬＰＣＶＤ法によりシリコン酸
化層（ＳｉＯ2層）５９を１５００Åの厚さで蒸着す
る。
５（図１（Ｄ））を５０：１のＨＦ溶液に浸漬して完全
に除去した後（このようにするとチャネル領域が楕円形
の断面構造となる）、図２（Ｅ）に示すように、ゲート
絶縁層５７を形成するために、８５０℃、Ｈ2／Ｏ2の雰
囲気で酸化工程を行って、１００Å程度の厚さでＳｉＯ
2層を形成し、ＬＰＣＶＤ法にイン・シテュ方式にリン
を導入した多結晶シリコン層５８を２０００Å程度の厚
さで蒸着する。次いで、ＬＰＣＶＤ法によりシリコン酸
化層（ＳｉＯ2層）５９を１５００Åの厚さで蒸着す
る。
【００３４】次に、図２（Ｆ）に示すように、一般のフ
ォトリソグラフィー工程によりゲート（ゲート線）５
８′をパターニングする。すなわち、露光現像工程によ
って所定のパターンに形成したフォトレジスト層５０を
形成した後、シリコン酸化層５９をＣＨＦ3／ＣＦ4の化
学薬品を用いてＲＩＥ法によりエッチングして、ゲート
上部絶縁層５９′を形成し、多結晶シリコン層５８をＣ
ｌ2／Ｏ2の化学薬品を用いてＲＩＥ法によりエッチング
してゲート電極５８′を形成する。
ォトリソグラフィー工程によりゲート（ゲート線）５
８′をパターニングする。すなわち、露光現像工程によ
って所定のパターンに形成したフォトレジスト層５０を
形成した後、シリコン酸化層５９をＣＨＦ3／ＣＦ4の化
学薬品を用いてＲＩＥ法によりエッチングして、ゲート
上部絶縁層５９′を形成し、多結晶シリコン層５８をＣ
ｌ2／Ｏ2の化学薬品を用いてＲＩＥ法によりエッチング
してゲート電極５８′を形成する。
【００３５】次に、図２（Ｇ）に示すように、Ｈ2ＳＯ4
／Ｈ2Ｏ2溶液を用いてフォトレジスト層５０を除去した
後、ｎ+形ソース／ドレインを形成するための不純物イ
オン注入（２次イオン注入）をＡｓ+イオン、５．０×
１０15／ｃｍ2、４０ＫｅＶの条件で行う。
／Ｈ2Ｏ2溶液を用いてフォトレジスト層５０を除去した
後、ｎ+形ソース／ドレインを形成するための不純物イ
オン注入（２次イオン注入）をＡｓ+イオン、５．０×
１０15／ｃｍ2、４０ＫｅＶの条件で行う。
【００３６】次に、図２（Ｈ）に示すように、ＣＶＤ法
によりシリコン酸化層（ＳｉＯ2層）６２を２０００Å
程度の厚さでコーティングし、ｎ+形ソース／ドレイン
１を形成するためのアニールを行う。
によりシリコン酸化層（ＳｉＯ2層）６２を２０００Å
程度の厚さでコーティングし、ｎ+形ソース／ドレイン
１を形成するためのアニールを行う。
【００３７】以後の工程は、一般のＭＯＳトランジスタ
を製作する順序に進行させる。
を製作する順序に進行させる。
【００３８】本参考例によるＭＯＳ電界効果トランジス
タは、上述の方法によって製造し、その構成は表面に楕
円形の溝が形成されたシリコン基板５１と、シリコン基
板５１の溝部分にゲート絶縁層５７を間に置き、下部の
断面が楕円形となるゲート（ゲート線）５８′と、ゲー
ト５８′の両側にトランジスタチャネルを間に置き、不
純物濃度が低いＬＤＤ領域５６を有するソースおよびド
レイン領域１を含む。
タは、上述の方法によって製造し、その構成は表面に楕
円形の溝が形成されたシリコン基板５１と、シリコン基
板５１の溝部分にゲート絶縁層５７を間に置き、下部の
断面が楕円形となるゲート（ゲート線）５８′と、ゲー
ト５８′の両側にトランジスタチャネルを間に置き、不
純物濃度が低いＬＤＤ領域５６を有するソースおよびド
レイン領域１を含む。
【００３９】ここで、シリコン基板はｐ形であり、拡散
層とソースおよびドレイン領域はｎ形不純物でドーピン
グするとｎＭＯＳ電界効果トランジスタになり、シリコ
ン基板はｎ形であり、拡散層とソースおよびドレイン領
域はｐ形不純物でドーピングされたことが特徴であるｐ
ＭＯＳ電界効果トランジスタになる。
層とソースおよびドレイン領域はｎ形不純物でドーピン
グするとｎＭＯＳ電界効果トランジスタになり、シリコ
ン基板はｎ形であり、拡散層とソースおよびドレイン領
域はｐ形不純物でドーピングされたことが特徴であるｐ
ＭＯＳ電界効果トランジスタになる。
【００４０】実施例
次に、本発明の実施例について説明する。
【００４１】まず、図３（Ａ）に示すように、ｐ形ウェ
ルが形成されたシリコン基板６１に絶縁層として９００
℃、Ｈ2／Ｏ2の雰囲気で熱酸化層６２を１５０Å程度の
厚さに成長させ、次いで酸化防止層としてＬＰＣＶＤ法
によりシリコン窒化層（Ｓｉ3Ｎ4層）６３を１５００Å
の厚さで蒸着する。
ルが形成されたシリコン基板６１に絶縁層として９００
℃、Ｈ2／Ｏ2の雰囲気で熱酸化層６２を１５０Å程度の
厚さに成長させ、次いで酸化防止層としてＬＰＣＶＤ法
によりシリコン窒化層（Ｓｉ3Ｎ4層）６３を１５００Å
の厚さで蒸着する。
【００４２】次に、図３（Ｂ）に示すように、トランジ
スタのゲートをパターニングするため、フォトレジスト
層６４を用いたフォトリソグラフィー工程を行う。この
とき、シリコン窒化層６３のエッチングは、ＣＨＦ3／
ＣＦ4を用いてＲＩＥ法で行う。
スタのゲートをパターニングするため、フォトレジスト
層６４を用いたフォトリソグラフィー工程を行う。この
とき、シリコン窒化層６３のエッチングは、ＣＨＦ3／
ＣＦ4を用いてＲＩＥ法で行う。
【００４３】次に、Ｈ2ＳＯ4／Ｈ2Ｏ2溶液を用いてフォ
トレジスト層６４を除去した後、図３（Ｃ）に示すよう
に、シリコン窒化層６３に保護されないシリコン基板６
１、すなわち、チャネル領域を９００℃、Ｈ2Ｏ2の雰囲
気で熱酸化してほぼ３０００Åの厚さのシリコン酸化層
（ＳｉＯ2層）６５を成長させる。
トレジスト層６４を除去した後、図３（Ｃ）に示すよう
に、シリコン窒化層６３に保護されないシリコン基板６
１、すなわち、チャネル領域を９００℃、Ｈ2Ｏ2の雰囲
気で熱酸化してほぼ３０００Åの厚さのシリコン酸化層
（ＳｉＯ2層）６５を成長させる。
【００４４】次に、図３（Ｄ）に示すように、シリコン
窒化層６３をマスクにしてシリコン酸化層６５をシリコ
ン基板６１が露出するまでエッチングする。このとき、
トランジスタのチャネルがシリコン窒化層６３によりセ
ルフアライン（自己整合）される。次いで、９００℃、
Ｈ2Ｏ2の雰囲気でゲート絶縁層６６としてＳｉＯ2層を
ほぼ１００Åの厚さで熱酸化させる。
窒化層６３をマスクにしてシリコン酸化層６５をシリコ
ン基板６１が露出するまでエッチングする。このとき、
トランジスタのチャネルがシリコン窒化層６３によりセ
ルフアライン（自己整合）される。次いで、９００℃、
Ｈ2Ｏ2の雰囲気でゲート絶縁層６６としてＳｉＯ2層を
ほぼ１００Åの厚さで熱酸化させる。
【００４５】次に、図３（Ｅ）に示すように、ＬＰＣＶ
Ｄ法により多結晶シリコン層６７をほぼ３５００Åの厚
さでコーティングする。このとき、トランジスタのゲー
トチャネル領域上の凹部を多結晶シリコン層６７により
完全に満たされる。なお、多結晶シリコン層６７のドー
ピングは、蒸着中にＰＨ3ガスを導入して、リンをイン
・シテュドーピングする。
Ｄ法により多結晶シリコン層６７をほぼ３５００Åの厚
さでコーティングする。このとき、トランジスタのゲー
トチャネル領域上の凹部を多結晶シリコン層６７により
完全に満たされる。なお、多結晶シリコン層６７のドー
ピングは、蒸着中にＰＨ3ガスを導入して、リンをイン
・シテュドーピングする。
【００４６】次に、多結晶シリコン層６７（図３（Ｅ）
参照）をＨＢｒ／Ｃｌ2を用いてシリコン窒化層６３が
露出するまでエッチングすると、図４（Ｆ）に示すよう
に、ゲート（ゲート線）６８が凹部の中に自動的に埋め
込まれて形成される。
参照）をＨＢｒ／Ｃｌ2を用いてシリコン窒化層６３が
露出するまでエッチングすると、図４（Ｆ）に示すよう
に、ゲート（ゲート線）６８が凹部の中に自動的に埋め
込まれて形成される。
【００４７】次に、シリコン窒化層６３を１８０℃、Ｈ
3ＰＯ4溶液に浸漬して除去した後、図４（Ｇ）に示すよ
うに、ｎ+形ソース／ドレイン領域を形成するための高
濃度不純物イオン注入をＡｓ+イオン、５．０×１０15
／ｃｍ2、４０ＫｅＶの条件で行う。
3ＰＯ4溶液に浸漬して除去した後、図４（Ｇ）に示すよ
うに、ｎ+形ソース／ドレイン領域を形成するための高
濃度不純物イオン注入をＡｓ+イオン、５．０×１０15
／ｃｍ2、４０ＫｅＶの条件で行う。
【００４８】次に、シリコン基板６１の上に残っている
シリコン酸化層６２、６６を５０：１のＨＦ溶液に浸漬
して除去する。次いで、図４（Ｈ）に示すように、ｎ-
形ソース／ドレイン（ＬＤＤ）領域を形成するための低
濃度不純物イオン注入をリン（Ｐ+）イオン、２．０×
１０13／ｃｍ2、３０ＫｅＶの条件で行う。
シリコン酸化層６２、６６を５０：１のＨＦ溶液に浸漬
して除去する。次いで、図４（Ｈ）に示すように、ｎ-
形ソース／ドレイン（ＬＤＤ）領域を形成するための低
濃度不純物イオン注入をリン（Ｐ+）イオン、２．０×
１０13／ｃｍ2、３０ＫｅＶの条件で行う。
【００４９】その後、図４（Ｉ）に示すように、ＣＶＤ
法によりシリコン酸化層（ＳｉＯ2層）６９をほぼ２０
００Åの厚さで蒸着した後、８７０℃、Ｎ2の雰囲気で
４０分間熱処理を行い、ＬＤＤ領域７１を有するソース
／ドレイン領域７０を形成する。
法によりシリコン酸化層（ＳｉＯ2層）６９をほぼ２０
００Åの厚さで蒸着した後、８７０℃、Ｎ2の雰囲気で
４０分間熱処理を行い、ＬＤＤ領域７１を有するソース
／ドレイン領域７０を形成する。
【００５０】以後の工程は、一般のＭＯＳトランジスタ
の製作の順序通りに行って、トランジスタの製作を完了
する。
の製作の順序通りに行って、トランジスタの製作を完了
する。
【００５１】ここで、シリコン酸化層６９の厚さを１５
００〜５０００Åの範囲で形成し、高濃度イオン注入を
Ａｓ+イオン、１．０×１０15〜５．０×１０15／ｃ
ｍ2、２０〜４０ＫｅＶの条件で行い、低濃度イオン注
入をＰ+イオン、２．０×１０13〜３．０×１０13／ｃ
ｍ2、２０〜４０ＫｅＶの条件で行ってもよい。
００〜５０００Åの範囲で形成し、高濃度イオン注入を
Ａｓ+イオン、１．０×１０15〜５．０×１０15／ｃ
ｍ2、２０〜４０ＫｅＶの条件で行い、低濃度イオン注
入をＰ+イオン、２．０×１０13〜３．０×１０13／ｃ
ｍ2、２０〜４０ＫｅＶの条件で行ってもよい。
【００５２】以上説明した上記実施例では、ソース／ド
レイン領域がゲートの下端より高く位置し、かつ、ＬＤ
Ｄ構造を有するＭＯＳトランジスタにおいて、浅い接合
を形成することが可能であるので、トランジスタのショ
ートチャネル効果が改善され、また、ソース／ドレイン
が多結晶シリコン層ではなく単結晶シリコン層からなる
ので、従来のように多結晶シリコン層とシリコン基板と
の境界部分が、トランジスタ動作時に、ソース／ドレイ
ンの空乏領域内に存在することにより増加される漏えい
電流の増加問題を解決することができる。
レイン領域がゲートの下端より高く位置し、かつ、ＬＤ
Ｄ構造を有するＭＯＳトランジスタにおいて、浅い接合
を形成することが可能であるので、トランジスタのショ
ートチャネル効果が改善され、また、ソース／ドレイン
が多結晶シリコン層ではなく単結晶シリコン層からなる
ので、従来のように多結晶シリコン層とシリコン基板と
の境界部分が、トランジスタ動作時に、ソース／ドレイ
ンの空乏領域内に存在することにより増加される漏えい
電流の増加問題を解決することができる。
【００５３】さらに、既存の選択的ＣＶＤ法により、シ
リコン基板上に単結晶シリコン層や多結晶シリコン層を
成長させる方法により形成されたソース／ドレイン構造
と異なり、ゲートチャネルがシリコン基板の表面より下
方の凹部に形成されているので、トランジスタのホット
キャリア特性およびショートチャネル効果が大きく改善
される。
リコン基板上に単結晶シリコン層や多結晶シリコン層を
成長させる方法により形成されたソース／ドレイン構造
と異なり、ゲートチャネルがシリコン基板の表面より下
方の凹部に形成されているので、トランジスタのホット
キャリア特性およびショートチャネル効果が大きく改善
される。
【００５４】さらに、従来の選択的ＣＶＤ法により形成
するゲートより高く位置させたソース／ドレイン構造の
トランジスタを製作するには、新しい技術および追加の
工程が要求されるが、上記実施例では、既存の技術をそ
のまま適用することができるので、製造コストの低減お
よび生産性の向上の面において非常に大きい長所を有す
る。
するゲートより高く位置させたソース／ドレイン構造の
トランジスタを製作するには、新しい技術および追加の
工程が要求されるが、上記実施例では、既存の技術をそ
のまま適用することができるので、製造コストの低減お
よび生産性の向上の面において非常に大きい長所を有す
る。
【００５５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
ソース／ドレイン領域がゲートの下端より高い位置にあ
り、ＬＤＤ構造を有し、かつ、浅い接合を形成すること
ができるので、トランジスタのショートチャネル効果を
改善することができる。また、ソース／ドレインが単結
晶半導体からなるので、漏えい電流を減少することがで
きる。また、ゲートチャネルをシリコン基板の表面より
下方の凹部に形成するので、トランジスタのホットキャ
リア特性およびショートチャネル効果を大きく改善する
ことができる。さらに、新しい技術および追加の工程が
要求されず、既存の技術をそのまま適用することができ
るので、製造コストの低減および生産性の向上の面にお
いて非常に大きい長所を有する。
ソース／ドレイン領域がゲートの下端より高い位置にあ
り、ＬＤＤ構造を有し、かつ、浅い接合を形成すること
ができるので、トランジスタのショートチャネル効果を
改善することができる。また、ソース／ドレインが単結
晶半導体からなるので、漏えい電流を減少することがで
きる。また、ゲートチャネルをシリコン基板の表面より
下方の凹部に形成するので、トランジスタのホットキャ
リア特性およびショートチャネル効果を大きく改善する
ことができる。さらに、新しい技術および追加の工程が
要求されず、既存の技術をそのまま適用することができ
るので、製造コストの低減および生産性の向上の面にお
いて非常に大きい長所を有する。
【図１】（Ａ）〜（Ｄ）は、本発明の参考例のＭＯＳト
ランジスタの製造方法を示す工程要部断面図である。
ランジスタの製造方法を示す工程要部断面図である。
【図２】（Ｅ）〜（Ｈ）は、本発明の参考例のＭＯＳト
ランジスタの製造方法を示す工程要部断面図である。
ランジスタの製造方法を示す工程要部断面図である。
【図３】（Ａ）〜（Ｅ）は、本発明の実施例のＭＯＳト
ランジスタの製造方法を示す工程要部断面図である。
ランジスタの製造方法を示す工程要部断面図である。
【図４】（Ｆ）〜（Ｉ）は、本発明の実施例のＭＯＳト
ランジスタの製造方法を示す工程要部断面図である。
ランジスタの製造方法を示す工程要部断面図である。
【図５】従来のＬＤＤ構造を有するＭＯＳトランジスタ
の要部断面図である。
の要部断面図である。
【図６】従来のリセスゲート構造を有するＭＯＳトラン
ジスタの要部断面図である。
ジスタの要部断面図である。
【図７】従来の多結晶シリコン−ソース／ドレイン構造
を有するＭＯＳトランジスタの要部断面図である。
を有するＭＯＳトランジスタの要部断面図である。
【図８】従来のエピタキシャル−ソース／ドレイン構造
を有するＭＯＳトランジスタの要部断面図である。
を有するＭＯＳトランジスタの要部断面図である。
１…ｎ+形ソース／ドレイン、５０…フォトレジスト
層、５１…ｐ形シリコン基板、５２…熱酸化層、５３…
シリコン窒化層、５４…フォトレジスト層、５５…シリ
コン酸化層、５６…ＬＤＤ領域、５７…ゲート絶縁層、
５８…多結晶シリコン層、５８′…ゲート、５９…シリ
コン酸化層、５９′…ゲート上部絶縁層、６２…シリコ
ン酸化層、６１…ｐ形シリコン基板、６２…熱酸化層、
６３…シリコン窒化層、６４…フォトレジスト層、６５
…シリコン酸化層、６６…ゲート絶縁層、６７…多結晶
シリコン層、６８…ゲート、６９…シリコン酸化層、７
０…ソース／ドレイン領域、７１…ＬＤＤ領域。
層、５１…ｐ形シリコン基板、５２…熱酸化層、５３…
シリコン窒化層、５４…フォトレジスト層、５５…シリ
コン酸化層、５６…ＬＤＤ領域、５７…ゲート絶縁層、
５８…多結晶シリコン層、５８′…ゲート、５９…シリ
コン酸化層、５９′…ゲート上部絶縁層、６２…シリコ
ン酸化層、６１…ｐ形シリコン基板、６２…熱酸化層、
６３…シリコン窒化層、６４…フォトレジスト層、６５
…シリコン酸化層、６６…ゲート絶縁層、６７…多結晶
シリコン層、６８…ゲート、６９…シリコン酸化層、７
０…ソース／ドレイン領域、７１…ＬＤＤ領域。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ヒュク−ジン クウォン
大韓民国 チュングチェオンブグ−ド
チェオンジュ−シ ボングムョング−２
ドン ジュゴング−アパート 104−
403
(56)参考文献 特開 平３−296272（ＪＰ，Ａ)
特開 昭52−91381（ＪＰ，Ａ)
特開 平５−102483（ＪＰ，Ａ)
特開 平３−211772（ＪＰ，Ａ)
特開 昭63−127570（ＪＰ，Ａ)
特開 平２−86134（ＪＰ，Ａ)
特開 昭62−296472（ＪＰ，Ａ)
特開 平４−350971（ＪＰ，Ａ)
特開 昭59−104168（ＪＰ，Ａ)
特開 平５−283422（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (12)
- 【請求項１】半導体基体上に絶縁層と酸化防止層とを形
成し、ＭＯＳトランジスタのゲート電極領域に対応する
前記酸化防止層の部分を選択的に除去する第１の工程
と、 前記半導体基体上を熱酸化して、前記ゲート電極領域上
に酸化層を形成した後、選択的に除去された前記酸化防
止層をマスクとして用い、前記半導体基体が露出するま
で前記酸化層を異方性エッチングする第２の工程と、 ゲート絶縁層を形成し、前記半導体基体の前記ゲート電
極領域に導電層を堆積し、ゲート電極を形成する第３の
工程と、 残存している前記酸化防止層を除去し、高濃度の第１の
不純物イオン注入を行う第４の工程と、 残存している前記絶縁層と前記酸化層を除去し、低濃度
の第２の不純物イオン注入を行う第５の工程とを含んで
なることを特徴とするＭＯＳトランジスタの製造方法。 - 【請求項２】前記酸化層の厚さが１５００〜５０００Å
の範囲にあることを特徴とする請求項１記載のＭＯＳト
ランジスタの製造方法。 - 【請求項３】前記第２の工程において、前記酸化層のエ
ッチングは、反応性イオンエッチング法により行うこと
を特徴とする請求項１記載のＭＯＳトランジスタの製造
方法。 - 【請求項４】前記酸化防止層がシリコン窒化層からなる
ことを特徴とする請求項１記載のＭＯＳトランジスタの
製造方法。 - 【請求項５】前記第３の工程において、前記導電層がド
ープされた多結晶シリコンからなることを特徴とする請
求項１記載のＭＯＳトランジスタの製造方法。 - 【請求項６】前記第１の工程において、前記半導体基体
上の絶縁層が、シリコン熱酸化層からなり、 前記第５の工程において、残留された酸化層をウェット
エッチング法により除去し、 前記第５の工程において、前記第２の不純物イオン注入
を行った後、前記半導体基体上に絶縁層を形成し、熱処
理工程を行うことを特徴とする請求項１記載のＭＯＳト
ランジスタの製造方法。 - 【請求項７】前記半導体基体はｐ形ウェルとｎ形ウェル
とを含み、各種電気的素子が形成された活性領域とその
残りの非活性領域とに区分されていることを特徴とする
請求項１記載のＭＯＳトランジスタの製造方法。 - 【請求項８】前記高濃度および低濃度不純物イオン注入
工程における不純物として、ｐ形ＭＯＳの場合はＢＦ２
＋イオンを用い、ｎ形ＭＯＳの場合はＡｓ＋イオンを用
いることを特徴とする請求項１記載のＭＯＳトランジス
タの製造方法。 - 【請求項９】前記第４の工程において、高濃度イオン注
入は、Ａｓ＋イオンを用い、５．０×１０１５／ｃ
ｍ２、４０ＫｅＶの条件で行うことを特徴とする請求項
１記載のＭＯＳトランジスタの製造方法。 - 【請求項１０】前記第５の工程において、低濃度イオン
注入は、Ｐ＋イオン、２．０×１０１３／ｃｍ２、３０
ＫｅＶの条件で行うことを特徴とする請求項１記載のＭ
ＯＳトランジスタの製造方法。 - 【請求項１１】前記第４の工程において、高濃度イオン
注入は、Ａｓ＋イオンを用い、１．０×１０１５〜５．
０×１０１５／ｃｍ２、２０〜４０ＫｅＶの条件で行う
ことを特徴とする請求項１記載のＭＯＳトランジスタの
製造方法。 - 【請求項１２】前記第５の工程において、低濃度イオン
注入は、Ｐ＋イオンを用い、２．０×１０１３〜３．０
×１０１３／ｃｍ２、２０〜４０ＫｅＶの条件で行うこ
とを特徴とする請求項１記載のＭＯＳトランジスタの製
造方法。
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-
1995
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