KR100370128B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100370128B1 KR100370128B1 KR10-2000-0041387A KR20000041387A KR100370128B1 KR 100370128 B1 KR100370128 B1 KR 100370128B1 KR 20000041387 A KR20000041387 A KR 20000041387A KR 100370128 B1 KR100370128 B1 KR 100370128B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- semiconductor substrate
- gate electrode
- gate
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 36
- 150000002500 ions Chemical class 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000002955 isolation Methods 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
Abstract
본 발명은 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상의 일정영역에 게이트 전극 및 제 1 절연막으로 이루어진 게이트 캡 절연막을 적층하여 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 캡 절연막 및 게이트 전극을 포함한 반도체 기판의 전면에 제 2 절연막 및 제 3 절연막을 차례로 형성하는 단계와, 상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거하여 상기 게이트 캡 절연막 및 게이트 전극의 양측면에 측벽 스페이스를 형성하는 단계와, 상기 게이트 캡 절연막을 제거하여 게이트 전극의 표면을 노출시키는 단계와, 상기 노출된 게이트 전극 및 반도체 기판의 표면에 에피택셜층을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역과 연결되는 고농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판에 살리사이드 공정을 실시하여 에피택셜층 및 게이트 전극과 반도체 기판을 반응시키어 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로 특히, 소자의 신뢰성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 크기가 감소함에 따라 게이트, 소오스 및 드레인영역 등의 면적이 감소하기 때문만 아니라, 소자의 크기를 줄임에 따라 소오스와 드레인 접합을 보다 얇게 할 필요가 있기 때문에 고저항 영역이 초래된다는 사실이 중요하다.
따라서 소오스와 드레인영역과 다결정 실리콘영역의 저항을 본질적으로 줄이는 방법은 이러한 영역의 접촉에 금속 실리사이드를 형성하는 기술이 제안되고 있다.
한편, 측벽 공간이 게이트단을 정렬시키면서 소오스 및 드레인 영역과 게이트 실리사이드 영역을 동시에 형성하는 실리사이드 공정을 때때로 살리사이드 공정이라고 한다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(11)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성한다.
여기서 상기 소자 격리막(12)은 반도체 기판(11)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치의 내부에 갭-필(gap-fill) 물질을 매립하여형성한다.
이어, 상기 반도체 기판(11)의 액티브 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 N-웰(N-well)(13)과 P-웰(P-well)(14)을 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(11)상에 게이트 절연막(15)을 형성하고, 상기 게이트 절연막(15)상에 언도우프트(undoped) 폴리 실리콘층(16)을 형성한다.
이어, 상기 N-웰(13) 상부의 폴리 실리콘층(16)을 제 1 포토레지스트(도시되지 않음)로 마스크하고, 상기 P-웰(14) 상부에 형성된 폴리 실리콘층에 n형 불순물 이온을 도핑한다.
그리고 제 1 포토레지스트를 제거하고, 상기 P-웰(13) 상부의 폴리 실리콘층(16)을 제 2 포토레지스트(도시되지 않음)로 마스크하고, 상기 N-웰(13) 상부에 형성된 폴리 실리콘층(16)에 p형 불순물 이온을 도핑한다.
이어, 상기 n형 및 p형 불순물 이온이 도핑된 폴리 실리콘층(16)에 RTA(Rapid Thermal Annealing) 처리를 실시하여 폴리 실리콘층(16)에 도핑된 불순물 이온의 도핑 능률(doping efficiency)을 향상시킨다.
도 1c에 도시한 바와 같이, 사진석판술 및 식각공정을 통해 상기 폴리 실리콘층(16)을 선택적으로 제거하여 상기 N-웰(13)과 P-웰(14)이 형성된 반도체 기판(11)의 일정영역에 게이트 전극(16a)을 형성한다.
이어, 상기 게이트 전극(16a)을 마스크로 이용하여 상기 반도체 기판(11)에저농도 p형 및 n형 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(16a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(17)을 형성한다.
즉, 상기 N-웰(13)에는 저농도 p형 불순물 이온을 주입하고, 상기 P-웰(14)에는 저농도 n형 불순물 이온을 주입하여 LDD 영역(17)을 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(16a)을 포함한 반도체 기판(11)의 전면에 산화막(18)과 질화막(19)을 차례로 형성한다.
도 1e에 도시한 바와 같이, 상기 질화막(19) 및 산화막(18)에 에치백 공정을 실시하여 상기 게이트 전극(16a)의 양측면에 산화막(18)과 질화막(19)으로 이루어진 측벽 스페이스(20)를 형성한다.
한편, 상기 측벽 스페이스(20)를 형성하기 위한 에치백 공정에 의해 소자 격리막(12)의 에지(edge)부분이 제거된다.
도 1f에 도시한 바와 같이, 상기 반도체 기판(11)의 표면을 크리닝(cleaning)한 후에 상기 노출된 반도체 기판(11) 및 게이트 전극(16a)의 표면에 SEG(Selective Epitaxial Growth) 공정을 실시하여 300~500Å의 두께를 갖는 에피택셜층(21)을 형성한다.
이어, 상기 반도체 기판(11)에 소오스/드레인용 고농도 p형 및 n형 불순물을 주입하여 상기 반도체 기판(11)의 표면내에 LDD 영역(17)과 연결되는 소오스/드레인 불순물 영역(22)을 형성한다.
도 1g에 도시한 바와 같이, 상기 반도체 기판(11)에 살리사이드(salicide) 공정을 실시하여 상기 에피택셜층(21)과 반도체 기판(11) 및 게이트 전극(16a)을반응시키어 살리사이드층(23)을 형성한다.
여기서 미설명한 24는 상기 살리사이드 공정시 에피택셜층(21)의 부피가 팽창된 부분이다.
한편, 딥 서브마이크론(deep submicron) CMOS 소자를 제작할 때 게이트 길이가 짧기 때문에 공정 마진(process margin)의 향상을 위해 게이트 스텍(gate stack) 높이를 낮추어야 한다.
그 이유는 게이트 스텍의 높이가 높을수록 마진을 좋게 하도록 하는 이온 주입시 근접하는 게이트에 의해 음영(shadow) 효과가 발생하여 소자 특성을 열화시키기 때문이다.
그러나 낮은 게이트 스텍에서 SEG 공정을 실시할 때 디퓨전 영역에 성장하는 에피택셜층(21)과 게이트 전극(16a)의 표면에 성장하는 에피택셜층(16) 사이의 거리가 가까워져 브릿지(bridge)될 확률이 높다.
더구나 좁은 라인 폭(narrow line width)에서 진행하는 살리사이드 공정시 부피 팽창으로 인해 게이트와 소오스/드레인 사이가 숏트된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 제한적인 게이트 높이에서 진행하는 SEG 공정에 의해 게이트 전극과 디퓨전 영역에 성장된 에피택셜층의 거리가 가깝게 되어 브릿지될 확률이 높다.
둘째, 살리사이드 공정시 부피 팽창에 의해 게이트 전극과 소오스/드레인 전극간에 숏트가 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 SEG 공정을 효과적이고 안전하게 진행하여 게이트 전극과 소오스/드레인 사이가 숏트 및 브릿지 되는 것을 방지하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자 격리막
33 : N-웰 34 : P-웰
35 : 게이트 절연막 36a : 게이트 전극
37a : 게이트 캡 절연막 38 : LDD 영역
39 : 제 2 절연막 40 : 제 3 절연막
41 : 측벽 스페이스 42 : 소오스/드레인 불순물 영역
43 : 살리사이드층
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상의 일정영역에 게이트 전극 및 제 1 절연막으로 이루어진 게이트 캡 절연막을 적층하여 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계와, 상기 게이트 캡 절연막 및 게이트 전극을 포함한 반도체 기판의 전면에 제 2 절연막 및 제 3 절연막을 차례로 형성하는 단계와, 상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거하여 상기 게이트 캡 절연막 및 게이트 전극의 양측면에 측벽 스페이스를 형성하는 단계와, 상기 게이트 캡 절연막을 제거하여 게이트 전극의 표면을 노출시키는 단계와, 상기 노출된 게이트 전극 및 반도체 기판의 표면에 에피택셜층을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역과 연결되는 고농도 불순물 영역을 형성하는 단계와, 상기 반도체 기판에 살리사이드 공정을 실시하여 에피택셜층 및 게이트 전극과 반도체 기판을 반응시키어 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(31)의 필드 영역에 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(32)을 형성한다.
여기서 상기 소자 격리막(32)은 반도체 기판(31)의 필드 영역에 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치의 내부에 갭-필(gap-fill) 물질을 매립하여 형성한다.
이어, 상기 반도체 기판(31)의 액티브 영역에 선택적으로 n형 및 p형 불순물 이온을 주입하여 상기 반도체 기판(31)의 표면내에 N-웰(33)과 P-웰(34)을 형성한다.
도 2b에 도시한 바와 같이, 상기 반도체 기판(31)상에 게이트 절연막(35)을 형성하고, 상기 게이트 절연막(35)상에 언도우프트(undoped) 폴리 실리콘층(36) 및 제 1 절연막(37)을 차례로 형성한다.
이어, 상기 N-웰(33) 상부의 제 1 절연막(37)을 제 1 포토레지스트(도시되지 않음)로 마스크하고, 상기 P-웰(34) 상부에 형성된 폴리 실리콘층(36)에 n형 불순물 이온을 도핑한다.
그리고 제 1 포토레지스트를 제거하고, 상기 P-웰(33) 상부의 제 1 절연막(37)을 제 2 포토레지스트(도시되지 않음)로 마스크하고, 상기 N-웰(33) 상부에 형성된 폴리 실리콘층(36)에 p형 불순물 이온을 도핑한다.
이어, 상기 n형 및 p형 불순물 이온이 도핑된 폴리 실리콘층(36)에 RTA(Rapid Thermal Annealing) 처리를 실시하여 폴리 실리콘층(36)에 도핑된 불순물 이온의 도핑 능률(doping efficiency)을 향상시킨다.
여기서 상기 게이트 절연막(35)은 반도체 기판(31)을 산화하여 형성 또는 반도체 기판(31)상에 CVD법 등에 의해 증착하여 형성하고, 상기 제 1 절연막(37)은 300~500Å 두께를 갖는 산화막을 증착하여 형성한다.
한편, 상기 제 1 절연막(37)은 소자 격리막(32)의 습식식각율과 비교할 때 약 3배 이상 빠른 물질을 사용한다.
도 2c에 도시한 바와 같이, 사진석판술 및 식각공정을 통해 상기 제 1 절연막(37) 및 폴리 실리콘층(36) 그리고 게이트 절연막(35)을 선택적으로 제거하여 상기 N-웰(33)과 P-웰(34)이 형성된 반도체 기판(31)의 일정영역에 게이트 캡 절연막(37a) 및 게이트 전극(36a)을 형성한다.
이어, 상기 게이트 캡 절연막(37a) 및 게이트 전극(36a)을 마스크로 이용하여 상기 반도체 기판(31)에 저농도 p형 및 n형 불순물 이온을 선택적으로 주입하여 상기 게이트 전극(36a) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역(38)을 형성한다.
즉, 상기 N-웰(33)에는 저농도 p형 불순물 이온을 주입하고, 상기 P-웰(34)에는 저농도 n형 불순물 이온을 주입하여 LDD 영역(38)을 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 캡 절연막(37a)을 포함한 반도체 기판(31)의 전면에 제 2 절연막(39)과 제 3 절연막(40)을 차례로 형성한다.
여기서 상기 제 2 절연막(39)은 산화막으로 형성하고, 상기 제 3 절연막(40)은 질화막으로 형성한다.
즉, 상기 제 2 절연막(39)과 제 3 절연막(40)은 식각선택비가 다른 물질로 형성한다.
도 2e에 도시한 바와 같이, 상기 제 3 절연막(40) 및 제 2 절연막(39)에 에치백(etch back) 공정을 실시하여 상기 게이트 캡 절연막(37a) 및 게이트 전극(36a)의 양측면에 제 2 절연막(39)과 제 3 절연막(40)으로 이루어진 측벽 스페이스(41)를 형성한다.
도 2f에 도시한 바와 같이, 상기 게이트 캡 절연막(37a)을 습식 식각(wet etch)으로 제거한다.
이때 상기 측벽 스페이스(41)를 구성하는 제 2 절연막(39)은 게이트 캡 절연막(37a)과 동일한 산화막이기 때문에 제 2 절연막(39)의 상부표면 및 제 3 절연막(40)의 하부에 형성된 제 2 절연막(39)의 양측면이 선택적으로 제거되어 언더 컷(under cut) 형태가 된다.
한편, 상기 게이트 캡 절연막(37a)의 제거와 동시에 상기 반도체 기판(31)의 표면을 크리닝(cleaning)한다.
도 2g에 도시한 바와 같이, 상기 노출된 반도체 기판(31) 및 게이트 전극(36a)의 표면에 SEG(Selective Epitaxial Growth) 공정을 실시하여 300~500Å의 두께를 갖는 에피택셜층을 형성한다.
이어, 상기 반도체 기판(31)에 소오스/드레인용 고농도 p형 및 n형 불순물을 주입하여 상기 반도체 기판(31)의 표면내에 LDD 영역(38)과 연결되는 소오스/드레인 불순물 영역(42)을 형성한다.
한편, 상기 N-웰(33)에 고농도 p형 불순물 이온을 주입하고, 상기 P-웰(34)에 고농도 n형 불순물 이온을 주입하여 소오스/드레인 불순물 영역(42)을 형성한다.
그리고 상기 반도체 기판(31)에 살리사이드(salicide) 공정을 실시하여 상기 에피택셜층과 반도체 기판(31) 및 게이트 전극(36a)을 반응시켜 살리사이드층(43)을 형성한다.
한편, 본 발명은 게이트 캡 절연막(37a)을 게이트 전극(36a)상에 형성한 후, 제 2 절연막(39)과 제 3 절연막(40)으로 이루어진 측벽 스페이서(41)를 형성하고, 상기 측벽 스페이서(41)의 제 3 절연막(40)을 마스크로 이용하여 게이트 캡 절연막(37a)을 습식식각으로 제거와 동시에 표면처리를 실시한다.
이어, 상기 반도체 기판(31)에 SEG 공정을 진행하고 살리사이드 공정을 진행하여 낮은 저항의 전극 메탈을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, SEG 공정시 야기되는 게이트와 디퓨전 사이의 브릿지(bridge) 현상을 방지할 수 있다.
즉, 게이트에 성장되는 에피택셜층의 오버-플로우(over-flow)로 인해 디퓨전 영역에 성장되는 에피택셜층과 브릿지되는 현상을 방지할 수 있다.
둘째, 살리사이드 공정 진행시 부피 팽창으로 인해 게이트와 소오스-드레인 사이가 숏트되는 현상을 방지할 수 있다.
Claims (4)
- 반도체 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상의 일정영역에 게이트 전극 및 제 1 절연막으로 이루어진 게이트 캡 절연막을 적층하여 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역을 형성하는 단계;상기 게이트 캡 절연막 및 게이트 전극을 포함한 반도체 기판의 전면에 제 2 절연막 및 제 3 절연막을 차례로 형성하는 단계;상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거하여 상기 게이트 캡 절연막 및 게이트 전극의 양측면에 측벽 스페이스를 형성하는 단계;상기 게이트 캡 절연막을 제거하여 게이트 전극의 표면을 노출시키는 단계;상기 노출된 게이트 전극 및 반도체 기판의 표면에 에피택셜층을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 저농도 불순물 영역과 연결되는 도전형 고농도 불순물 영역을 형성하는 단계;상기 반도체 기판에 살리사이드 공정을 실시하여 에피택셜층 및 게이트 전극과 반도체 기판을 반응시키어 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 2 절연막과 제 3 절연막은 식각선택비가 다른 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트 캡 절연막은 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판에 제 1 도전형 웰과 제 2 도전형 웰을 형성하는 단계;상기 반도체 기판의 전면에 게이트 절연막, 언도우프트 전도층, 제 1 절연막을 차례로 형성하는 단계;상기 언도우프트 전도층에 선택적으로 불순물 이온을 도핑하고 열처리하는 단계;상기 제 1 절연막 및 전도층을 선택적으로 제거하여 게이트 캡 절연막 및 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 제 1 도전형 웰과 제 2 도전형 웰에 각각 제 2 도전형 및 제 1 도전형 저농도 불순물 영역을 형성하는 단계;상기 게이트 전극을 포함한 전면에 제 2, 제 3 절연막을 차례로 형성하는 단계;상기 제 3 절연막 및 제 2 절연막을 선택적으로 제거하여 게이트 캡 절연막 및 게이트 전극의 양측면에 측벽 스페이스를 형성하는 단계;상기 게이트 캡 절연막으로 선택적으로 제거하여 게이트 전극의 표면이 노출시키는 단계;상기 노출된 게이트 전극 및 반도체 기판 표면에 에피택셜층을 형성하는 단계;상기 게이트 전극 양측의 반도체 기판 표면내에 제 2, 제 1 저농도 불순물 영역과 연결되는 제 2, 제 1 도전형 고농도 불순물 영역을 각각 형성하는 단계;상기 반도체 기판에 살리사이드 공정을 실시하여 상기 에피택셜층 및 게이트 전극과 반도체 기판을 반응시키어 살리사이드층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0041387A KR100370128B1 (ko) | 2000-07-19 | 2000-07-19 | 반도체 소자의 제조방법 |
| US09/873,320 US20020013016A1 (en) | 2000-07-19 | 2001-06-05 | Method for fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0041387A KR100370128B1 (ko) | 2000-07-19 | 2000-07-19 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020007866A KR20020007866A (ko) | 2002-01-29 |
| KR100370128B1 true KR100370128B1 (ko) | 2003-01-30 |
Family
ID=19678770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0041387A KR100370128B1 (ko) | 2000-07-19 | 2000-07-19 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020013016A1 (ko) |
| KR (1) | KR100370128B1 (ko) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100840684B1 (ko) * | 2001-10-29 | 2008-06-24 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| KR100567879B1 (ko) * | 2003-12-12 | 2006-04-04 | 동부아남반도체 주식회사 | 살리사이드를 갖는 반도체 소자 제조 방법 |
| KR100765617B1 (ko) * | 2006-07-18 | 2007-10-09 | 동부일렉트로닉스 주식회사 | 반도체 소자의 살리사이드 형성 방법 |
| KR100840661B1 (ko) * | 2006-09-13 | 2008-06-24 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
| CN103794505B (zh) * | 2012-10-30 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| US9472649B1 (en) | 2015-12-09 | 2016-10-18 | The United States Of America As Represented By The Secretary Of The Air Force | Fabrication method for multi-zoned and short channel thin film transistors |
-
2000
- 2000-07-19 KR KR10-2000-0041387A patent/KR100370128B1/ko not_active IP Right Cessation
-
2001
- 2001-06-05 US US09/873,320 patent/US20020013016A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020007866A (ko) | 2002-01-29 |
| US20020013016A1 (en) | 2002-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4908326A (en) | Process for fabricating self-aligned silicide lightly doped drain MOS devices | |
| US8304318B2 (en) | Methods of fabricating MOS transistors having recesses with elevated source/drain regions | |
| US6764910B2 (en) | Structure of semiconductor device and method for manufacturing the same | |
| JPH07226513A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2003179227A (ja) | 半導体装置及びその製造方法 | |
| JP4489467B2 (ja) | 半導体装置の形成方法 | |
| JP4424887B2 (ja) | 半導体素子の製造方法 | |
| KR100370128B1 (ko) | 반도체 소자의 제조방법 | |
| US6284610B1 (en) | Method to reduce compressive stress in the silicon substrate during silicidation | |
| US6635522B2 (en) | Method of forming a MOS transistor in a semiconductor device and a MOS transistor fabricated thereby | |
| KR20010066327A (ko) | 듀얼 게이트전극 제조방법 | |
| KR20080006268A (ko) | 터널링 전계 효과 트랜지스터의 제조 방법 | |
| KR100639464B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100625394B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100247694B1 (ko) | 반도체소자의 제조 방법 | |
| US6720224B2 (en) | Method for forming transistor of semiconductor device | |
| KR100705233B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100247816B1 (ko) | 반도체장치의 제조방법 | |
| KR100497221B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100359162B1 (ko) | 트랜지스터의 제조 방법 | |
| KR100202194B1 (ko) | 반도체장치의 제조방법 | |
| KR20030001750A (ko) | 반도체 소자의 제조방법 | |
| KR20020041191A (ko) | 반도체 소자 및 그 제조방법 | |
| KR20000041953A (ko) | 반도체 소자의 제조방법 | |
| KR20030047517A (ko) | 상승된 소오스 및 드레인 영역을 갖는 모스 트랜지스터 및그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090102 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |