CN103794505B - 晶体管的形成方法 - Google Patents

晶体管的形成方法 Download PDF

Info

Publication number
CN103794505B
CN103794505B CN201210425644.6A CN201210425644A CN103794505B CN 103794505 B CN103794505 B CN 103794505B CN 201210425644 A CN201210425644 A CN 201210425644A CN 103794505 B CN103794505 B CN 103794505B
Authority
CN
China
Prior art keywords
layer
dielectric layer
etching
work
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210425644.6A
Other languages
English (en)
Other versions
CN103794505A (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201210425644.6A priority Critical patent/CN103794505B/zh
Publication of CN103794505A publication Critical patent/CN103794505A/zh
Application granted granted Critical
Publication of CN103794505B publication Critical patent/CN103794505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种晶体管的形成方法，包括：提供表面具有介质层的半导体衬底，介质层内具有贯穿其厚度的第一开口，第一开口内具有栅极结构，且栅极结构的表面与介质层表面齐平，栅极结构包括：位于第一开口底部的栅介质层、覆盖栅介质层以及第一开口侧壁的功函数层、以及位于功函数层表面且填充满第一开口的栅极层，功函数层和栅极层的材料为金属；刻蚀功函数层，使功函数层的顶部表面低于介质层表面；在刻蚀功函数层之后，刻蚀栅极层，使栅极层的表面低于介质层表面、且高于功函数层表面；在刻蚀栅极层之后，在栅极层和功函数层表面形成绝缘层，绝缘层的表面与介质层表面齐平，且绝缘层的材料与介质层的材料不同。所形成的晶体管的性能优良。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS（MetalOxideSemiconductor，金属-氧化物-半导体）器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
为解决以上问题，含有高K介质层和金属栅极结构的晶体管被提出。所述含有高K介质层和金属栅极结构的晶体管采用高K（介电常数）材料代替常用的氧化硅或氮氧化硅栅介质材料，能够使晶体管尺寸缩小的同时，减小漏电流的产生，并提高晶体管的性能。
现有技术具有高K介质层和金属栅极结构的晶体管如图1所示，包括：位于半导体衬底100表面的介质层105和栅极结构（未示出），且所述栅极结构的顶部表面与所述介质层105表面齐平，所述栅极结构包括：位于半导体衬底100表面的高K栅介质层101，位于高K栅介质层101表面的功函数层102，位于所述功函数层102表面的金属栅极层103，位于高K栅介质层101、功函数层102和金属栅极层103两侧的半导体衬底100表面的侧墙104；位于所述栅极结构两侧的半导体衬底100内的源区和漏区106。
然而，现有技术的高K介质层和金属栅极结构的晶体管性能不佳。
更多含有高K介质层和金属栅极结构的晶体管的相关资料请参考公开号为US2012/0175711的美国专利文件。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，提高所形成的具有高K介质层和金属栅极结构的晶体管性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有介质层，所述介质层内具有贯穿其厚度的第一开口，所述第一开口内具有栅极结构，且所述栅极结构的表面与所述介质层表面齐平，所述栅极结构包括：位于所述第一开口底部的栅介质层、覆盖所述栅介质层以及所述第一开口侧壁的功函数层、以及位于功函数层表面且填充满所述第一开口的栅极层，所述功函数层和栅极层的材料为金属；刻蚀所述功函数层，使所述功函数层的顶部表面低于所述介质层表面；在刻蚀所述功函数层之后，刻蚀所述栅极层，使所述栅极层的表面低于所述介质层表面、且高于所述功函数层表面；在刻蚀所述栅极层之后，在所述栅极层和功函数层表面形成绝缘层，所述绝缘层的表面与介质层表面齐平，且所述绝缘层的材料与介质层的材料不同。
可选地，还包括：在形成绝缘层之后，在相邻栅极结构之间的半导体衬底表面形成电互连结构，所述电互连结构的形成方法为：在所述介质层和绝缘层表面形成掩膜层，所述掩膜层暴露出需要形成电互联结构的对应位置，且所述掩膜层的材料与所述介质层的材料不同；以所述掩膜层为掩膜，刻蚀所述介质层直至暴露出半导体衬底表面，形成第二开口；在所述第二开口内填充满导电材料，形成电互连结构。
可选地，刻蚀所述介质层的工艺为等离子体干法刻蚀，刻蚀气体包括C4F6、C5F8和C4F8中的一种或多种。
可选地，所述掩膜层的材料为光刻胶或绝缘材料。
可选地，当所述掩膜层的材料为光刻胶时，在填充导电材料之前，去除所述掩膜层。
可选地，所述刻蚀功函数层的工艺为干法刻蚀工艺或湿法刻蚀工艺，且刻蚀所述功函数层的速率相对于刻蚀栅极层的速率的选择比大于1.5:1。
可选地，当所述刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀为等离子体刻蚀，刻蚀气体包括氯气，偏置功率大于等于100瓦。
可选地，当所述刻蚀工艺为湿法刻蚀工艺时，刻蚀液包括氢氟酸和双氧水中的一种或两种。
可选地，所述刻蚀栅极层的工艺为干法刻蚀工艺，所述干法刻蚀为等离子体刻蚀或反应离子刻蚀。
可选地，所述干法刻蚀工艺为：刻蚀气体包括SF6，流量为20标准毫升每分钟~200标准毫升每分钟，偏置功率大于或等于100瓦。
可选地，在刻蚀所述栅极层之后，高于所述功函数层表面的栅极层的顶角为圆角。
可选地，所述功函数层的材料包括钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧，所述栅极层的材料为钨、铜、铝或银，所述栅介质层的材料为高K材料。
可选地，所述绝缘层的材料为氮化硅、氮氧化硅、氮化硅或碳氮化硅。
可选地，还包括形成于栅介质层表面的保护层，所述保护层的材料为氮化钛或氮化钽。
可选地，还包括：形成于栅介质层和半导体衬底之间的氧化硅层。
可选地，所述栅极结构的形成方法为：在半导体衬底表面形成伪栅极层；形成覆盖所述伪栅极层侧壁的介质层，所述介质层的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成第一开口；在所述第一开口内沉积栅介质层，并在所述栅介质层表面形成填充满所述第一开口的栅极层；采用化学机械抛光工艺去除高于所述介质层的栅介质层和栅极层。
可选地，在形成介质层之前，在所述伪栅极层两侧的半导体层表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合，所述介质层的形成方法为：在所述半导体衬底和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层的介质薄膜。
可选地，在形成所述介质薄膜之前，在所述半导体衬底和伪栅极层表面形成抛光停止层，所述介质层和抛光停止层的材料为氧化硅或低K介质材料，且所述介质层和抛光停止层的材料不同。
与现有技术相比，本发明的技术方案具有以下优点：
在形成与介质层表面齐平的栅极结构之后，首先刻蚀所述功函数层，使所述功函数层的表面低于所述介质层表面；再刻蚀所述栅极层，使所述栅极层的表面低于所述介质层表面、且高于所述功函数层表面；由于刻蚀所述栅极层的工艺在刻蚀功函数层之后进行，因此使所述栅极层的高度更易控制，避免了所述栅极层的高度被过分降低，从而保证所述栅极层具有满足器件需求的电阻。因此，所形成的晶体管的性能得到改善。
进一步的，由于所形成的功函数层的表面低于所述栅极层的表面，因此，所述功函数层的表面到介质层的表面具有足够距离，避免了功函数层接触到后续形成与介质层表面的其他电互连结构而在成短路；所形成的晶体管的性能改善，可靠性增强。
附图说明
图1是现有技术具有高K介质层和金属栅极结构的晶体管的剖面结构示意图；
图2是现有技术的具有高K介质层和金属栅极结构的晶体管降低功函数层和金属栅极层高度后的剖面结构示意图；
图3至图8是本发明的实施例所述的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术的高K介质层和金属栅极结构的晶体管性能不佳。
现有技术在形成如图1所示的具有高K介质层和金属栅极结构的晶体管之后，需要降低所述功函数层102和金属栅极层103的高度，以便于在所述功函数层102和金属栅极层103表面形成与介质层101表面齐平的绝缘层，从而使后续形成的用于晶体管的电互连结构能够与所述功函数层102和金属栅极层103电隔离。具体地，降低所述功函数层102和金属栅极层103的方法为：刻蚀所述金属栅极层103，使所述金属栅极层103的顶部表面低于所述介质层101和功函数层102；在刻蚀所述金属栅极层103之后，刻蚀所述功函数层102，使所述功函数层102的顶部表面低于所述介质层。
然而，本发明的发明人经过研究发现，以上述方法降低所述功函数层102和金属栅极层103的高度之后，所形成的晶体管的剖面结构示意图如图2所示，由于采用现有技术刻蚀所述功函数层102时，不可避免地会继续降低所述金属栅极层103的高度，从而使所形成的金属栅极层103的表面向下凹陷，所形成的金属栅极层103的高度过低，同时所形成的功函数层102的表面高于所述金属栅极层103的表面，且接近于介质层101的表面。当所述金属栅极层103的高度过低时，会造成所述金属栅极层103的电阻过大，从而增加所述晶体管的功耗，使晶体管的性能变差。此外，为了保证金属栅极层103的电阻不会过低，即无法对所述功函数层102进行充分的刻蚀，使所形成的功函数层102顶部表面接近于所述介质层101的表面，则后续形成于功函数层102表面的绝缘层的厚度较薄，其电隔离效果差，使所述功函数层102容易接触到后续形成的电互连结构，容易造成器件短路。
经过本发明的发明人进一步研究，在形成与介质层齐平的栅极结构之后，首先刻蚀功函数层，使所述功函数层的表面低于所述介质层表面；在刻蚀所述功函数层之后，再刻蚀所述金属栅极层，使所述金属的表面低于介质层的表面。由于所述金属栅极层在刻蚀所述功函数层之后被刻蚀，因此，所述金属栅极层的高度不会被过度降低，从而保证了所述金属栅极层具有满足器件性能的电阻；此外，由于在刻蚀所述金属栅极层时，所述功函数层的表面已低于所述金属栅极层，因此，刻蚀所述金属栅极层之后，所述功函数层的表面依旧低于所述金属栅极层；刻蚀后的功函数层表面到所述介质层的表面具有足够的距离，避免了所述功函数层与后续形成的电互连结构相接触而短路。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图3至图8是本发明的实施例所述的晶体管的形成过程的剖面结构示意图。
请参考图3，提供半导体衬底200，所述半导体衬底200表面具有介质层201，所述介质层201内具有贯穿其厚度的第一开口（未示出），所述第一开口内具有栅极结构202，且所述栅极结构202的表面与所述介质层201表面齐平，所述栅极结构202包括：位于所述第一开口底部的栅介质层210、覆盖所述栅介质层210以及所述第一开口侧壁的功函数层211、以及位于功函数层211表面且填充满所述第一开口的栅极层212，所述功函数层211和栅极层212的材料为金属。
所述半导体衬底200用于为后续工艺提供工作平台；所述半导体衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI）衬底、绝缘体上锗（GOI）衬底、玻璃衬底或III-V族化合物衬底（例如氮化硅或砷化镓等）。
所述栅介质层210的材料为高K材料，包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述高K材料作为栅介质层210能够提高隔离电效果，减少漏电流，提高器件性能；所述栅极层212的材料包括铜、钨、铝或银。
在本实施例中，所述栅极层212形成于功函数层211表面，所述功函数层211用于调节所形成的晶体管的阈值电压；所述功函数层211的材料包括钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧；当所形成的晶体管为PMOS管时，所述功函数层211的材料需具有较高的功函数，当所形成的晶体管为NMOS管时，所述功函数层211的材料需具有较低的功函数，以降低所形成的晶体管的阈值电压。
在本实施例中，所述栅极结构202两侧的半导体衬底200表面还形成有侧墙221，所述侧墙221的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合。
在一实施例中，由于当栅介质层210为高K材料时，所述栅介质层210与半导体层200之间的界面不匹配，因此需要在所述栅介质层210与半导体衬底200之间形成氧化硅层（未示出），以使栅介质层210与半导体衬底200键合，从而减少漏电流，使器件性能稳定。
此外，在一实施例中，所述栅介质层210的表面形成有保护层（未示出），而功函数层212形成于所述保护层表面，所述保护层的材料为氮化钛或氮化钽；所述保护层用于隔离所述栅介质层210和功函数层211，防止在晶体管的形成过程中，杂质或污染经过栅介质层210进入功函数层211和栅极层212内，或者防止在晶体管工作时提高隔离效果，防止在所述栅介质层210和栅极层212之间产生漏电流。
所述栅极结构202和侧墙221的形成工艺为：在半导体衬底200表面形成伪栅极层（未示出），所述伪栅极层定义了后续形成的栅极结构202的位置及形状；在所述伪栅极层两侧的半导体衬底200表面形成侧墙221；在所述半导体衬底200和侧墙221表面形成介质层201，所述介质层201的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成第一开口，并在所述第一开口内沉积栅介质薄膜、栅介质薄膜表面的功函数薄膜、和功函数薄膜表面的栅极薄膜；采用化学机械抛光工艺去除高于所述介质层201表面的栅介质薄膜、功函数薄膜和栅极薄膜，以形成栅介质层210、功函数层211和栅极层212。
需要说明的是，在沉积栅介质薄膜、功函数薄膜和栅极薄膜时，在半导体衬底和栅介质薄膜之间形成氧化硅薄膜，在栅介质薄膜和功函数薄膜之间沉积保护薄膜，从而在所述化学机械抛光工艺之后，在半导体衬底200和栅介质层210之间形成氧化硅层，在栅介质层210和功函数层211之间形成保护层。
此外，在形成伪栅极层和侧墙221之后，形成介质层201之前，在所述伪栅极层和侧墙221两侧的半导体衬底200内形成源区和漏区（未示出），所述源区和漏区在后续工艺中的热处理过程中被激活。
其中，所述介质层201的形成方法为：在所述半导体衬底200、侧墙221和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层顶部表面的介质薄膜。在形成所述介质薄膜之前，在所述半导体衬底200、侧墙221和伪栅极层表面形成抛光停止层220，所述化学机械抛光工艺停止于所述抛光停止层220，并进行一定的过抛光，以暴露出伪栅极层表面；所述介质层201和抛光停止层220的材料为氧化硅或低K介质材料，且所述介质层201和抛光停止层220的材料不同。
请参考图4，刻蚀所述功函数层211，使所述功函数层211的顶部表面低于所述介质层201表面。
所述刻蚀功函数层211的工艺为：干法刻蚀工艺或湿法刻蚀工艺，而且所述刻蚀工艺对于所述功函数层211的刻蚀速率相对于所述栅极层212的刻蚀速率选择比大于1.5:1；当所述刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀为等离子体刻蚀，刻蚀气体包括氯气，偏置功率大于等于100瓦；当所述刻蚀工艺为湿法刻蚀工艺时，刻蚀液包括氢氟酸和双氧水中的一种或两种。
由于本实施例首先对所述功函数层211进行刻蚀，使刻蚀后的功函数层211的顶部表面低于所述介质层201和所述栅极层212；于是，在后续刻蚀所述栅极层212时，由于所述功函数层211不可避免地会同时被刻蚀，因此刻蚀栅极层212后，所述功函数层211的表面依旧低于所述栅极层212的表面，且所述功函数层211的表面到介质层201的表面的距离进一步扩大；继而，能够保证后续形成于所述功函数层211表面的绝缘层具有足够的厚度，使所述绝缘层的隔离效果更好，所述功函数层211难以接触到后续形成于所述绝缘层表面的导电结构；因此，所形成的晶体管的性能稳定，可靠性提高。
请参考图5，在刻蚀所述功函数层211之后，刻蚀所述栅极层212，使所述栅极层212的表面低于所述介质层201表面、且高于所述功函数层211表面。
所述刻蚀栅极层212的工艺为干法刻蚀工艺，所述干法刻蚀为等离子体刻蚀或反应离子刻蚀；所述干法刻蚀工艺为：刻蚀气体包括SF6，流量为20标准毫升每分钟~200标准毫升每分钟，偏置功率大于等与100瓦。
由于刻蚀所述栅极层212的工艺在刻蚀功函数层211之后进行，在所述刻蚀栅极层212的工艺中，所述栅极层212的高度更容易控制，使所形成的栅极层212的高度更精确，保证了所述栅极层212的电阻符合工艺需求，使所形成的晶体管的性能更优良；避免了现有技术在刻蚀栅极层212之后刻蚀所述功函数层211，从而导致的栅极层212的高度过低，进而使栅极层212电阻过大的问题。
在本实施例中，在刻蚀所述栅极层212之后，所述栅极层212的表面高于所述功函数层211的表面，且高于所述功函数层211表面的栅极层212的顶部的顶角为圆角，高于所述功函数层211表面的栅极层212表面呈圆弧面；当所述栅极层212的顶角为圆角时，能够避免所述栅极层212的顶角发生放电现象，使所形成的晶体管的稳定；而所述顶角为圆角的栅极层212通过控制所述干法工艺来实现；具体地，在采用干法刻蚀工艺刻蚀所述栅极层212时，使刻蚀气体的离子轰击方向具有一定倾斜交，以使所述栅极层212的顶角被着重刻蚀，从而去除原为尖角的栅极层212顶角，并形成圆形顶角。
请参考图6，在刻蚀所述栅极层212之后，在所述栅极层212和功函数层211表面形成绝缘层203，所述绝缘层203的表面与介质层201表面齐平，且所述绝缘层203的材料与介质层201的材料不同。
所述绝缘层203的材料为氮化硅、氮氧化硅、氮化硅或碳氮化硅；所述绝缘层203的形成工艺为：在介质层201和栅极结构202表面沉积形成绝缘薄膜；采用化学机械抛光工艺去除高于所述介质层201表面的绝缘薄膜，形成绝缘层203。
所述绝缘层203用于电隔离所述功函数层211和栅极层212，本实施例中，由于首先刻蚀所述功函数层211，再刻蚀所述栅极层212，因此所形成的功函数层211的表面不仅低于所述介质层201的表面，还低于所述栅极层212的表面，使形成于所述功函数层211表面的绝缘层203的厚度更厚，使所述绝缘层203能够更好地电隔离所述功函数层211。
此外，所述绝缘层203还能够在后续形成第二开口以及电互连结构的过程中，保护所述栅极层212和功函数层211；由于后续形成电互连结构的方法为自对准互连（SAC，self-alignedcontact）工艺，即利用刻蚀工艺的选择性，以所述绝缘层203为掩膜，刻蚀去除介质层201，以形成第二开口，并在所述第二开口内形成电互连结构；因此，所述绝缘层203的材料需要与介质层201不同，且具有一定硬度，以能够作为刻蚀掩膜使用。
请参考图7，在形成绝缘层203之后，在所述介质层201和绝缘层203表面形成掩膜层204，所述掩膜层204暴露出需要形成电互联结构的对应位置，且所述掩膜层204的材料与所述介质层201的材料不同；以所述掩膜层204为掩膜，刻蚀所述介质层201直至暴露出半导体衬底200表面，形成第二开口205。
所述掩膜层204的材料为光刻胶或绝缘材料，所述氮化硅、氮氧化硅、氮化硅或碳氮化硅；所述掩膜层204定义了需要形成电互联结构的区域，且所述掩膜层204与绝缘层203一起作为刻蚀介质层201的掩膜，因此所述掩膜层204的材料与所述介质层201的材料不同；当所述掩膜层204的材料为光刻胶时，所述掩膜层204通过光刻胶的曝光显影形成；当所述掩膜层204的材料为绝缘材料时，所述掩膜层204通过沉积和刻蚀工艺形成。
当所述掩膜层204的材料为绝缘材料时，能够进一步提高栅极层212和功函数层211与后续形成的电互连结构之间的电隔离；当所述掩膜层204的材料为光刻胶时，在形成第二开口205之后，去除所述掩膜层204，后续的电互连结构形成于介质层201和绝缘层203表面，缩小器件尺寸。
在形成所述掩膜层204之后，以所述掩膜层204和绝缘层203为掩膜，刻蚀所述介质层201；刻蚀所述介质层201的工艺为等离子体干法刻蚀，刻蚀气体包括C4F6、C5F8和C4F8中的一种或多种。
请参考图8，在所述第二开口205内填充满导电材料，形成电互连结构206。
所述电互连结构206的材料为铜、钨或铝，所述电互连结构206的形成工艺为：在所述第二开口205内采用沉积工艺或电镀工艺填充导电材料；采用化学机械抛光工艺去除高于所述介质层201表面的导电材料。
在一实施例中，在填充导电材料之前，在所述第二开口205的内壁表面形成阻挡层（未示出），所述电互连结构206形成与所述阻挡层表面，所述阻挡层的材料为氮化钛或氮化钽；所述阻挡层定义了化学机械抛光的停止位置，当抛光至所述阻挡层之后，再进行一定的过抛光，以暴露出介质层201或掩膜层204表面。
需要说明的是，上述实施例中仅以平面结构的晶体管为例进行说明。在其他实施例中，所述晶体管结构还可以为三维结构，例如，鳍式场效应管（FinFET）。尤其是在三维结构的晶体管中，本发明实施例所述的晶体管的形成方法具有较好的效果，能够形成性能良好且稳定的三维结构晶体管。具体过程请参考前文的相关描述，在此不再赘述。
本实施例中，首先刻蚀所述功函数层211，使所述功函数层211的顶部表面低于所述介质层201表面；再刻蚀所述栅极层212，使所述栅极层212的表面低于所述介质层201表面、且高于所述功函数层211表面；由于刻蚀所述栅极层212的工艺在刻蚀功函数层211之后进行，因此能够更精确地控制所述栅极层211的高度，使刻蚀后的栅极层212能够满足对于栅极电阻的需求，从而使所形成的晶体管的性能优异；此外，刻蚀后的功函数层211低于所述栅介质层212，后续形成于所述功函数层211表面的绝缘层203的厚度更厚，使所述绝缘层203能够更好的电隔离所述功函数层211，使形成的晶体管的可靠性提高。而且，刻蚀后的栅极层212顶部的顶角为圆角，避免了栅极层212的放电现象，进一步提高了晶体管的可靠性。
综上所述，在形成与介质层表面齐平的栅极结构之后，首先刻蚀所述功函数层，使所述功函数层的表面低于所述介质层表面；再刻蚀所述栅极层，使所述栅极层的表面低于所述介质层表面、且高于所述功函数层表面；由于刻蚀所述栅极层的工艺在刻蚀功函数层之后进行，因此使所述栅极层的高度更易控制，避免了所述栅极层的高度被过分降低，从而保证所述栅极层具有满足器件需求的电阻。因此，所形成的晶体管的性能得到改善。
进一步的，由于所形成的功函数层的表面低于所述栅极层的表面，因此，所述功函数层的表面到介质层的表面具有足够距离，避免了功函数层接触到后续形成与介质层表面的其他电互连结构而在成短路；所形成的晶体管的性能改善，可靠性增强。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (18)

1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有介质层，所述介质层内具有贯穿其厚度的第一开口，所述第一开口内具有栅极结构，且所述栅极结构的表面与所述介质层表面齐平，所述栅极结构包括：位于所述第一开口底部的栅介质层、覆盖所述栅介质层以及所述第一开口侧壁的功函数层、以及位于功函数层表面且填充满所述第一开口的栅极层，所述功函数层和栅极层的材料为金属；
刻蚀所述功函数层，使所述功函数层的顶部表面低于所述介质层表面；
在刻蚀所述功函数层之后，刻蚀所述栅极层，使所述栅极层的表面低于所述介质层表面、且高于所述功函数层表面；
在刻蚀所述栅极层之后，在所述栅极层和功函数层表面形成绝缘层，所述绝缘层的表面与介质层表面齐平，且所述绝缘层的材料与介质层的材料不同。
2.如权利要求1所述晶体管的形成方法，其特征在于，还包括：在形成绝缘层之后，在相邻栅极结构之间的半导体衬底表面形成电互连结构，所述电互连结构的形成方法为：在所述介质层和绝缘层表面形成掩膜层，所述掩膜层暴露出需要形成电互连结构的对应位置，且所述掩膜层的材料与所述介质层的材料不同；以所述掩膜层为掩膜，刻蚀所述介质层直至暴露出半导体衬底表面，形成第二开口；在所述第二开口内填充满导电材料，形成电互连结构。
3.如权利要求2所述晶体管的形成方法，其特征在于，刻蚀所述介质层的工艺为等离子体干法刻蚀，刻蚀气体包括C4F6、C5F8和C4F8中的一种或多种。
4.如权利要求2所述晶体管的形成方法，其特征在于，所述掩膜层的材料为光刻胶或绝缘材料。
5.如权利要求4所述晶体管的形成方法，其特征在于，当所述掩膜层的材料为光刻胶时，在填充导电材料之前，去除所述掩膜层。
6.如权利要求1所述晶体管的形成方法，其特征在于，所述刻蚀功函数层的工艺为干法刻蚀工艺或湿法刻蚀工艺，且刻蚀所述功函数层的速率相对于刻蚀栅极层的速率的选择比大于1.5:1。
7.如权利要求6所述晶体管的形成方法，其特征在于，当所述刻蚀工艺为干法刻蚀工艺时，所述干法刻蚀为等离子体刻蚀，刻蚀气体包括氯气，偏置功率大于等于100瓦。
8.如权利要求6所述晶体管的形成方法，其特征在于，当所述刻蚀工艺为湿法刻蚀工艺时，刻蚀液包括氢氟酸和双氧水中的一种或两种。
9.如权利要求1所述晶体管的形成方法，其特征在于，所述刻蚀栅极层的工艺为干法刻蚀工艺，所述干法刻蚀为等离子体刻蚀或反应离子刻蚀。
10.如权利要求9所述晶体管的形成方法，其特征在于，所述干法刻蚀工艺为：刻蚀气体包括SF6，流量为20标准毫升每分钟～200标准毫升每分钟，偏置功率大于或等于100瓦。
11.如权利要求1所述晶体管的形成方法，其特征在于，在刻蚀所述栅极层之后，高于所述功函数层表面的栅极层的顶角为圆角。
12.如权利要求1所述晶体管的形成方法，其特征在于，所述功函数层的材料包括钛、钽、氮化钛、氮化钽、钴、氮化钛铝、钛铝钴、钌、铜锰、氮化钛铝、钛铝或镧，所述栅极层的材料为钨、铜、铝或银，所述栅介质层的材料为高K材料。
13.如权利要求1所述晶体管的形成方法，其特征在于，所述绝缘层的材料为氮化硅、氮氧化硅、氮化硅或碳氮化硅。
14.如权利要求1所述晶体管的形成方法，其特征在于，还包括形成于栅介质层表面的保护层，所述保护层的材料为氮化钛或氮化钽。
15.如权利要求1所述晶体管的形成方法，其特征在于，还包括：形成于栅介质层和半导体衬底之间的氧化硅层。
16.如权利要求1所述晶体管的形成方法，其特征在于，所述栅极结构的形成方法为：在半导体衬底表面形成伪栅极层；形成覆盖所述伪栅极层侧壁的介质层，所述介质层的顶部与所述伪栅极层的顶部齐平；去除所述伪栅极层，在所述介质层内形成第一开口；在所述第一开口内沉积栅介质层，并在所述栅介质层表面形成填充满所述第一开口的栅极层；采用化学机械抛光工艺去除高于所述介质层的栅介质层和栅极层。
17.如权利要求16所述晶体管的形成方法，其特征在于，在形成介质层之前，在所述伪栅极层两侧的半导体层表面形成侧墙，所述侧墙的材料为氧化硅、氮化硅和低K介质材料中的一种或多种组合，所述介质层的形成方法为：在所述半导体衬底和伪栅极层表面形成介质薄膜；采用化学机械抛光工艺去除高于所述伪栅极层的介质薄膜。
18.如权利要求17所述晶体管的形成方法，其特征在于，在形成所述介质薄膜之前，在所述半导体衬底和伪栅极层表面形成抛光停止层，所述介质层和抛光停止层的材料为氧化硅或低K介质材料，且所述介质层和抛光停止层的材料不同。
CN201210425644.6A 2012-10-30 2012-10-30 晶体管的形成方法 Active CN103794505B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210425644.6A CN103794505B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210425644.6A CN103794505B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Publications (2)

Publication Number Publication Date
CN103794505A CN103794505A (zh) 2014-05-14
CN103794505B true CN103794505B (zh) 2016-04-20

Family

ID=50670052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210425644.6A Active CN103794505B (zh) 2012-10-30 2012-10-30 晶体管的形成方法

Country Status (1)

Country Link
CN (1) CN103794505B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9252238B1 (en) * 2014-08-18 2016-02-02 Lam Research Corporation Semiconductor structures with coplanar recessed gate layers and fabrication methods
US10090396B2 (en) 2015-07-20 2018-10-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating metal gate devices and resulting structures
US10164059B2 (en) 2015-09-04 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and fabricating method thereof
CN106558608B (zh) * 2015-09-24 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110571189B (zh) * 2018-06-05 2022-04-29 中芯国际集成电路制造(上海)有限公司 导电插塞及其形成方法、集成电路
CN110875388B (zh) * 2018-08-29 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN116759307B (zh) * 2023-08-07 2024-02-02 杭州谱析光晶半导体科技有限公司 一种圆角顶角的多晶硅刻蚀方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
CN101145577A (zh) * 2006-09-13 2008-03-19 东部高科股份有限公司 半导体器件及其制造方法
CN101523609A (zh) * 2006-09-29 2009-09-02 富士通微电子株式会社 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370128B1 (ko) * 2000-07-19 2003-01-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20040256671A1 (en) * 2003-06-17 2004-12-23 Kuo-Tai Huang Metal-oxide-semiconductor transistor with selective epitaxial growth film

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783479A (en) * 1997-06-23 1998-07-21 National Science Council Structure and method for manufacturing improved FETs having T-shaped gates
CN101145577A (zh) * 2006-09-13 2008-03-19 东部高科股份有限公司 半导体器件及其制造方法
CN101523609A (zh) * 2006-09-29 2009-09-02 富士通微电子株式会社 半导体器件及其制造方法

Also Published As

Publication number Publication date
CN103794505A (zh) 2014-05-14

Similar Documents

Publication Publication Date Title
CN103794505B (zh) 晶体管的形成方法
US9911851B2 (en) Integrated circuit devices having air-gap spacers above gate electrodes
US10157783B2 (en) Semiconductor devices, FinFET devices and methods of forming the same
US9859398B2 (en) Methods for fabricating semiconductor devices having fin-shaped patterns by selectively removing oxidized portions of the fin-shaped patterns
CN103915384B (zh) 半导体结构及其形成方法
TWI662652B (zh) 形成積體電路的方法
CN104795331A (zh) 晶体管的形成方法
US9590073B2 (en) Methods of fabricating semiconductor devices
CN103460358B (zh) 用置换金属栅极工艺形成用于晶体管的无边沿接触体
TW201409706A (zh) 半導體裝置及其製造方法
CN107039335B (zh) 半导体结构的形成方法
CN105513965A (zh) 晶体管的形成方法
CN104617093A (zh) 半导体结构及其形成方法
CN104752215A (zh) 晶体管的形成方法
CN203038894U (zh) 一种半导体结构
CN111200019B (zh) 半导体结构及其形成方法
CN103794506A (zh) 晶体管的形成方法
CN106449391B (zh) 晶体管及其形成方法
CN103077926A (zh) 半导体器件的形成方法
CN103456692B (zh) 互补型金属氧化物半导体管的形成方法
US10388570B2 (en) Substrate with a fin region comprising a stepped height structure
CN103779198B (zh) 半导体器件及其形成方法
CN105206667A (zh) 接触插塞、mos、鳍式场效应晶体管，及其形成方法
CN106653679A (zh) 半导体器件及其形成方法
CN104733387A (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant