CN106449391B - 晶体管及其形成方法 - Google Patents

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Abstract

一种晶体管及其形成方法，晶体管包括：提供包括第一区域和第二区域的衬底；在衬底表面形成介质层，第一区域介质层内具有第一开口，第二区域的介质层内具有第二开口；在介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成栅介质层；在栅介质层表面形成覆盖层，覆盖层的材料为第一类型功函数材料；在第一区域的覆盖层表面形成第一功函数层，第一功函数层的材料为第一类型功函数材料；在第一功函数层表面和第二区域的覆盖层表面形成第二功函数层，第二功函数层的材料为第二类型功函数材料；在第二功函数层表面形成填充满第一开口和第二开口的栅极层。改善了PMOS晶体管与NMOS晶体管之间的失配问题。

Description

晶体管及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
静态随机存储器的存储单元包括4T(晶体管)结构和6T(晶体管)结构。对于6T静态随机存储器的尺寸单元来说，包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。其中，所述P1和P2为上拉晶体管；所述N1和N2为下拉晶体管；所述N3和N4为传输晶体管。
现有技术为了在减小栅极尺寸的同时，抑制短沟道效应的产生，提出了一种高k金属栅(High K Metal Gate，简称HKMG)结构晶体管。在所述高k金属栅结构晶体管中，采用高k(介电常数)介质材料取代常规的氧化硅等材料作为晶体管的栅介质层，采用金属材料取代常规的多晶硅等材料作为晶体管的栅电极层。
而且，为了调节PMOS管和NMOS管的阈值电压，现有技术会在PMOS晶体管和NMOS晶体管的栅介质层表面形成功函数层(work function layer)。其中，PMOS晶体管的功函数层需要具有较高的功函数，而NMOS晶体管的功函数层需要具有较低的功函数。因此，在PMOS晶体管和NMOS晶体管中，需要采用材料不同的功函数层，以满足各自功函数调节的需求。
然而，由于PMOS晶体管和NMOS晶体管所需的功函数层材料不同，导致所形成的静态随机存储器的性能不稳定。
发明内容
本发明解决的问题是提供一种晶体管及其形成方法，并改善PMOS晶体管与NMOS晶体管之间的失配问题。
为解决上述问题，本发明提供一种晶体管及其形成方法，包括：提供衬底，所述衬底包括第一区域和第二区域；在所述衬底表面形成介质层，所述第一区域介质层内具有第一开口，所述第二区域的介质层内具有第二开口，所述第一开口和第二开口暴露部分衬底表面；在所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成栅介质层；在所述栅介质层表面形成覆盖层，所述覆盖层的材料为第一类型功函数材料；在第一区域的覆盖层表面形成第一功函数层，所述第一功函数层的材料为第一类型功函数材料；在所述第一功函数层表面和第二区域的覆盖层表面形成第二功函数层，所述第二功函数层的材料为第二类型功函数材料；在所述第二功函数层表面形成填充满第一开口和第二开口的栅极层。
可选的，所述第一类型功函数材料为N型功函数材料；所述第二类型功函数材料为P型功函数材料。
可选的，所述覆盖层的材料为TiCAl。
可选的，还包括：在形成覆盖层之后，进行退火。
可选的，所述第一功函数层的材料为TiAl；所述第二功函数层的材料为TiSiN。
可选的，还包括：在形成覆盖层之后，形成第一功函数层之前，在所述覆盖层表面形成第一阻挡层；所述第一功函数层形成于第一区域的第一阻挡层表面；所述第一阻挡层的材料为第二类型功函数材料。
可选的，所述第一阻挡层的材料为TaN。
可选的，还包括：在形成第二功函数层之后，形成所述栅极层之前，在所述第二功函数层表面形成第二阻挡层；所述栅极层位于所述第二阻挡层表面。
可选的，所述第二阻挡层的材料为TiN。
可选的，还包括：在形成所述栅介质层之前，在所述第一开口和第二开口底部的衬底表面形成界面层；所述栅介质层位于所述界面层表面。
可选的，所述界面层的材料为氧化硅；所述界面层采用氧化工艺形成。
可选的，所述栅极层的材料包括钨；所述栅介质层的材料为高k介质材料。
可选的，所述介质层、第一开口和第二开口的形成步骤包括：分别在第一区域和第二区域的衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅极层；在所述伪栅极结构两侧的衬底内形成源区和漏区；在所述衬底表面形成介质层，所述介质层暴露出所述伪栅极层；去除所述伪栅极层，在第一区域的介质层内形成第一开口，在第二区域的介质层内形成第二开口。
可选的，所述伪栅极结构还包括：位于衬底表面的伪栅介质层；所述伪栅极层位于所述伪栅介质层表面。
可选的，在去除所述伪栅极层之后，去除所述伪栅介质层。
可选的，还包括：在形成栅极层之后，平坦化所述栅极层、第二功函数层、第一功函数层、覆盖层和栅介质层，直至暴露出所述介质层表面为止。
可选的，还包括：在所述平坦化工艺之后，在所述介质层内形成导电插塞，所述导电插塞位于所述源区和漏区表面。
可选的，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，且所述隔离层表面低于所述鳍部的顶部表面。
可选的，所述第一区域用于形成下拉器件；所述第二区域用于形成上拉器件。
相应的，本发明提供一种采用上述任一项方法所形成的晶体管，包括：衬底，所述衬底包括第一区域和第二区域；位于所述衬底表面的介质层，所述第一区域介质层内具有第一开口，所述第二区域的介质层内具有第二开口，所述第一开口和第二开口暴露部分衬底表面；位于所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面的栅介质层；位于所述栅介质层表面的覆盖层，所述覆盖层的材料为第一类型功函数材料；位于第一区域的覆盖层表面的第一功函数层，所述第一功函数层的材料为第一类型功函数材料；位于所述第一功函数层表面和第二区域的覆盖层表面的第二功函数层，所述第二功函数层的材料为第二类型功函数材料；位于所述第二功函数层表面的栅极层，所述栅极层填充满第一开口和第二开口。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，在栅介质层表面所形成的覆盖层材料为第一类型功函数材料，并在第一区域的覆盖层表面形成第一功函数层，而所述第一功函数层的材料也为第一类型功函数材料。在第一区域，所述覆盖层和第一功函数层到衬底的距离更近，所述覆盖层和第一功函数层对衬底内的沟道区影响更大；当第一区域的晶体管类型与第一类型功函数材料相对应，所述覆盖层和第一功函数层对晶体管阈值电压的调节更精确稳定。由此能够削弱第一区域和第二区域的晶体管之间的失配问题，由第一区域和第二区域的晶体管形成的静态随机存储器性能改善。
进一步，所述第一类型功函数材料为N型功函数材料；所述第二类型功函数材料为P型功函数材料，因此所述覆盖层和第一功函数层均为N型功函数材料。当所述第一区域用于形成NMOS晶体管，所述第二区域用于形成PMOS晶体管，由于所述覆盖层和第一功函数层到第一区域衬底的距离较小，所述覆盖层和第一功函数层对第一区域衬底内的沟道区具有更大的影响，使得覆盖层和第一功函数层对所形成的NMOS晶体管的阈值电压调节更精确稳定，有利于削弱NMOS晶体管与PMOS晶体管之间的失配问题。
进一步，所述覆盖层的材料为TiCAl。由于所述覆盖层内具有C离子，所述C离子能够与Ti离子和Al离子形成稳定的原子复合体，因此，所述C离子能够使覆盖层内的Al离子更稳定，即使所述覆盖层位于栅介质层表面，所述覆盖层内的Al离子也难以扩散进入所述栅介质层和衬底内。
进一步，在形成覆盖层之后，形成第一功函数层之前，在所述覆盖层表面形成第一阻挡层；所述第一功函数层形成于第一区域的第一阻挡层表面；所述第一阻挡层用于作为后续刻蚀第二区域的第一功函数层的刻蚀停止层。所述第一阻挡层的材料为为第二类型功函数材料；所述第二功函数层和所述第一阻挡层用于影响第二区域衬底内沟道区的阈值电压。当第二区域的晶体管类型与第二类型功函数材料相对应，所述第二功函数层和所述第一阻挡层对晶体管阈值电压的调节更精确稳定。
本发明的结构中，位于栅介质层表面的覆盖层材料为第一类型功函数材料，且第一区域的覆盖层表面具有第一功函数层，而所述第一功函数层的材料也为第一类型功函数材料。在第一区域，所述覆盖层和第一功函数层到衬底的距离更近，所述覆盖层和第一功函数层对衬底内的沟道区影响更大；当第一区域的晶体管类型与第一类型功函数材料相对应，所述覆盖层和第一功函数层对晶体管阈值电压的调节更精确稳定。由此能够削弱第一区域和第二区域的晶体管之间的失配问题，由第一区域和第二区域的晶体管形成的静态随机存储器性能改善。
附图说明
图1是本发明的静态随机存储器的存储单元实施例的剖面结构示意图；
图2至图11是本发明实施例的晶体管的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，由于PMOS晶体管和NMOS晶体管所需的功函数层材料不同，导致所形成的静态随机存储器的性能不稳定。
经过研究发现，由于静态随机存储器的存储单元包括PMOS晶体管和NMOS晶体管，且所述PMOS晶体管和NMOS晶体管所需的功函数层材料不同。在PMOS晶体管中，栅极层和栅介质层之间需要具有P型功函数材料，例如TiN；在NMOS晶体管中，栅极层和栅介质层之间需要具有N型功函数材料，例如TiAl。由于N型功函数材料通常具有铝离子，而铝离子的粒子尺寸较小，使得铝离子容易向栅介质层甚至衬底内发生扩散，导致晶体管的性能发生变化。尤其是对于PMOS晶体管来说，由于铝是N型功函数材料，因此，铝在PMOS晶体管内的扩散会使PMOS晶体管的性能变差。
请参考图1，图1是本发明的静态随机存储器的存储单元实施例的剖面结构示意图，包括：衬底100，所述衬底100包括PMOS区101和NMOS区102；位于所述衬底100表面形成介质层103，所述PMOS区101的介质层103内具有第一开口，所述NMOS区102的介质层103内具有第二开口，所述第一开口和第二开口暴露部分衬底100表面；所述第一开口和第二开口的底部表面具有界面层104，所述第一开口和第二开口的侧壁表面和底部的界面层104表面具有栅介质层105；位于所述栅介质层105表面的覆盖层106；位于所述覆盖层106表面的第一阻挡层107；位于所述第一开口内的第一阻挡层107表面的P型功函数层108、位于P型功函数层108表面的N型功函数层109、以及位于N型功函数层109表面的第二阻挡层110；位于所述第二开口内的第一阻挡层107表面的N型功函数层109、以及位于N型功函数层109表面的第二阻挡层110；位于第一开口和第二开口内的第二阻挡层110表面的栅极层111，所述栅极层111填充满所述第一开口和第二开口。
其中，所述覆盖层106的材料为TiN，所述覆盖层106用于阻挡栅极层、N型功函数层109和P型功函数层108的材料向栅介质层105内扩散，所述第一开口和第二开口内的覆盖层106同时形成。所述第一阻挡层107的材料为TaN，所述第一阻挡层107用于在刻蚀去除NMOS区102的P型功函数层108时，作为刻蚀停止层，所述第一开口和第二开口内的第一阻挡层107同时形成。所述P型功函数层108的材料为TiN，用于调节PMOS区101的晶体管的阈值电压。所述N型功函数层109的材料为TiAl，用于调节NMOS区102的晶体管的阈值电压。所述第二阻挡层110的材料为TiN，用于在采用化学机械抛光工艺形成栅极层111时，作为抛光停止层。所述栅极层111的材料为钨。
由于为了阻止N型功函数层109材料中的铝离子向栅介质层105和衬底100内扩散，在图1所示的结构中，在形成PMOS区101的P型功函数层108之后，再于NMOS区102和PMOS区101形成N型功函数层109；在PMOS区101内，所述N型功函数层109与衬底100之间具有栅介质层105、覆盖层106、第一阻挡层107和P型功函数层108隔离；由此避免所述N型功函数层109内的铝离子不会扩散至栅介质层105和衬底100内，而且，所述PMOS区101内的N型功函数层109到衬底100的距离较大，所述PMOS区101内的N型功函数层109对PMOS区101的晶体管阈值电压影响有限。
然而，在NMOS区102内，由于所述N型功函数层109与衬底100之间具有栅介质层105、覆盖层106和第一阻挡层107隔离，且所述覆盖层106和第一阻挡层107的材料均为P型功函数材料，导致所述N型功函数层109对衬底100的影响削弱，不仅需要使所述N型功函数层109的厚度增加以保证足够的阈值电压调节能力，还容易引起PMOS区101和NMOS区102的晶体管之间发生失配，导致静态随机存储器的存储单元性能不稳定、可靠性变差。
为了解决上述问题，本发明提供一种晶体管及其形成方法。所述晶体管包括：衬底，所述衬底包括第一区域和第二区域；位于所述衬底表面的介质层，所述第一区域介质层内具有第一开口，所述第二区域的介质层内具有第二开口，所述第一开口和第二开口暴露部分衬底表面；位于所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面的栅介质层；位于所述栅介质层表面的覆盖层，所述覆盖层的材料为第一类型功函数材料；位于第一区域的覆盖层表面的第一功函数层，所述第一功函数层的材料为第一类型功函数材料；位于所述第一功函数层表面和第二区域的覆盖层表面的第二功函数层，所述第二功函数层的材料为第二类型功函数材料；位于所述第二功函数层表面的栅极层，所述栅极层填充满第一开口和第二开口。
其中，位于栅介质层表面的覆盖层材料为第一类型功函数材料，且第一区域的覆盖层表面具有第一功函数层，而所述第一功函数层的材料也为第一类型功函数材料。在第一区域，所述覆盖层和第一功函数层到衬底的距离更近，所述覆盖层和第一功函数层对衬底内的沟道区影响更大；当第一区域的晶体管类型与第一类型功函数材料相对应，所述覆盖层和第一功函数层对晶体管阈值电压的调节更精确稳定。由此能够削弱第一区域和第二区域的晶体管之间的失配问题，由第一区域和第二区域的晶体管形成的静态随机存储器性能改善。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图11是本发明实施例的晶体管的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200包括第一区域201和第二区域202。
在本实施例中，所形成的晶体管用于构成静态随机存储器的存储单元。其中，所述第一区域201用于形成下拉器件，在所述第一区域201形成NMOS晶体管；所述第二区域202用于形成上拉器件，在所述第二区域202形成PMOS晶体管。
在本实施例中，所述衬底200为平面基底；所述第一区域201和第二区域202之间的衬底200内具有隔离结构；所述隔离结构的材料为绝缘材料，例如氧化硅；所述隔离结构的表面高于或低于所述衬底200表面，本实施例中高于所述衬底200表面。所述衬底200包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底200为硅衬底。
在另一实施例中，所述第一区域201和第二区域202形成的晶体管为鳍式场效应晶体管。所述衬底200包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，且所述隔离层表面低于所述鳍部的顶部表面。所述基底和鳍部通过刻蚀半导体基底形成；所述隔离层的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数大于或等于2.5，小于3.9)或超低k介质材料(介电系数小于2.5，小于3.9)。
请参考图3，在所述衬底200表面形成介质层203，所述第一区域201介质层203内具有第一开口204，所述第二区域202的介质层203内具有第二开口205，所述第一开口204和第二开口205暴露部分衬底200表面。
在本实施例中，所形成的晶体管的栅极结构为高k金属栅(High K MetalGate，简称HKMG)结构，即以高K介质材料形成栅介质层，以金属材料形成栅极层。所述晶体管采用后栅(Gate Last)工艺形成，首先需要形成伪栅极结构，以及为晶体管的栅极结构占据空间位置。
所述介质层203、第一开口204和第二开口205的形成步骤包括：分别在第一区域201和第二区域202的衬底200表面形成伪栅极结构，所述伪栅极结构包括伪栅极层；在所述伪栅极结构两侧的衬底200内形成源区和漏区；在所述衬底200表面形成介质层203，所述介质层203暴露出所述伪栅极层；去除所述伪栅极层，在第一区域201的介质层203内形成第一开口204，在第二区域202的介质层203内形成第二开口205。
所述伪栅极结构还包括：位于伪栅极层侧壁表面的侧墙；所述侧墙用于定义源区和漏区与伪栅极层之间的距离；所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。
所述伪栅极结构还能够包括位于衬底200表面的伪栅介质层；所述伪栅极层位于所述伪栅介质层表面；所述伪栅介质层的材料为氧化硅；所述栅氧层用于在去除伪栅极层的过程中，保护衬底200表面。
在本实施例中，所述伪栅极层的材料为多晶硅，去除所述伪栅极层的工艺为湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种组合使用。而且，后续在去除所述伪栅极层之后，去除所述伪栅介质层。
在另一实施例中，所述伪栅极结构还包括位于伪栅介质层和伪栅极层之间的栅介质层，所述栅介质层的材料为高k介质材料(介电常数大于3.9)；在去除所述伪栅极层之后，暴露出所述栅介质层，所形成的第一开口的底部表面具有栅介质层；后续在所述栅介质层表面形成覆盖层。
在本实施例中，后续在所述第一开口204和第二开口205的侧壁和底部表面形成栅介质层。
在本实施例中，所述源区和漏区的形成步骤包括：在所述伪栅极结构两侧的衬底200内形成应力层；在所述应力层内掺杂P型离子或N型离子，形成源区和漏区。
在本实施例中，在第一区域201形成的应力层材料为SiC，且所述第一区域201的应力层底部与衬底200低于或齐平于衬底200表面；在第二区域202形成的应力层材料为SiGe，且所述第二区域202的应力层底部与衬底200低于衬底200表面。所述第二区域202内的应力层侧壁与衬底200表面呈“Σ”形，且所述应力层侧壁具有顶角，而所述顶角向伪栅极结构底部延伸。
在应力层内掺杂P型离子或N型离子的工艺为原位掺杂工艺、离子注入工艺中的一种或两种组合。
所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料。所述介质层203的形成步骤包括：在所述衬底200和伪栅极结构表面形成介质膜；平坦化所述介质膜直至暴露出所述伪栅极层顶部表面为止，形成所述介质层203。
在一实施例中，在形成所述介质膜之前，还能够在所述衬底200和伪栅极结构表面形成刻蚀停止层，所述刻蚀停止层作为后续在所述介质层203内形成导电插塞通孔时的刻蚀停止层。所述刻蚀停止层的材料与所述介质层203的材料不同。
所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。在本实施例中，所述介质膜的形成工艺为流体化学气相沉积工艺。
请参考图4，在所述介质层203表面、第一开口204的侧壁和底部表面、以及第二开口205的侧壁和底部表面形成栅介质层206。
所述栅介质层206的材料为高k介质材料；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述栅介质层206的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅介质层206的厚度为
在本实施例中，还包括：在形成所述栅介质层206之前，在所述第一开口204和第二开口205底部的衬底200表面形成界面层213；所述栅介质层206位于所述界面层213表面。
所述界面层213的材料为氧化硅，所述界面层213的形成工艺能够氧化工艺形成，例如热氧化工艺或湿法氧化工艺；所述界面层213用于提高所述栅介质层206与衬底200之间的结合强度。
请参考图5，在所述栅介质层206表面形成覆盖层207，所述覆盖层207的材料为第一类型功函数材料。
所述覆盖层207用于保护所述栅介质层206，避免后续形成的第一功函数层、第二功函数层和栅极层的材料向所述栅介质层206内扩散，以保证栅介质层206的介电系数稳定，则所形成的晶体管沟道区受到的电场强度稳定，晶体管的阈值电压稳定。
在本实施例中，所述覆盖层207的材料为TiCAl；所述覆盖层207的形成工艺化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述覆盖层207的厚度为
在本实施例中，所述第一类型功函数材料为N型功函数材料。所述覆盖层207的材料为TiCAl，而所述TiCAl材料具有较低的功函数，即N型功函数材料，用于调节NMOS晶体管的阈值电压。由于所述覆盖层207形成于所述栅介质层206表面，所述覆盖层207与衬底200之间仅具有栅介质层206和界面层213，所述覆盖层207到衬底200的距离更小。由于所述第一区域201用于形成NMOS晶体管，因此，在第一区域201中，所述覆盖层207对衬底200的影响更大，所述覆盖层207调节NMOS晶体管阈值电压的能力更强更稳定。
即使所述覆盖层207的材料含有Al离子，由于所述覆盖层207的材料为TiCAl，其中加入的C离子能够使所述TiCAl形成稳定的原子复合体，则所述Al离子难以扩散；从而，即使所述覆盖层207位于栅介质层206表面，所述覆盖层207内的Al离子也不会像栅介质层206和衬底200内扩散。
在本实施例中，还包括：在形成覆盖层207之后，进行退火，使所述覆盖层207材料的原子分布更均匀、原子复合体的结合更稳定。
请参考图6，在形成覆盖层207之后，在所述覆盖层207表面形成第一阻挡层208。
所述第一阻挡层208用于作为后续形成第一功函数层时的刻蚀停止层；所述第一阻挡层208的材料与后续形成的第一功函数层的材料不同，使所述第一阻挡层208与第一功函数层之间具有刻蚀选择性。
所述第一阻挡层208的材料为第二类型功函数材料。在本实施例中，第二类型功函数材料为P型功函数材料；由于所述第二区域202用于形成PMOS晶体管，因此，所述第一阻挡层208能够用于调节第二区域202晶体管的阈值电压。
所述第一阻挡层208的材料为TaN，所述TaN材料为P型功函数材料；所述第一阻挡层208的形成工艺化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第一阻挡层208的厚度为
请参考图7，在第一区域201的第一阻挡层208表面形成第一功函数层209，所述第一功函数层209的材料为第一类型功函数材料。
本实施例中，所述第一功函数层209的材料为TiAl；所述第一功函数层209为N型功函数材料，所述第一功函数层209用于调节第一区域201形成的NMOS晶体管的阈值电压。
所述第一功函数层209形成于第一阻挡层208表面；在第一区域201中，所述第一功函数层209与衬底200之间仅具有界面层213、栅介质层206、覆盖层207和第一阻挡层208，所述第一功函数层209到衬底200的距离较小，所述第一功函数层209对衬底200内沟道区的影响更强，所述第一功函数层209调节NMOS晶体管沟道区阈值电压的能力更稳定。而且，所述覆盖层207与所述第一功函数层209的材料均为N型功函数材料，所述覆盖层207和所述第一功函数层209共同作用于第一区域201的衬底200，由此使N型功函数材料对衬底200的影响更大更稳定。
后续在所述第一功函数层209表面形成第二功函数层，则所述第二功函数层到第一区域201的衬底200距离较远，则所述第二功函数层对第一区域201衬底200产生的不利影响较小。从而，能够使第一区域201形成的晶体管阈值电压更易控制，则第一区域201形成的NMOS晶体管与第二区域202形成的PMOS晶体管之间的失配问题得到抑制，则所形成的静态随机存储器的存储单元性能改善、可靠性提高。
所述第一功函数层209的材料为TiAl，虽然所述第一功函数层209的材料具有铝离子，由于所述覆盖层207的材料为TiCAl，所述TiCAl为稳定的原子复合体，使得所述覆盖层207能够有效地防止第一功函数层209内的铝离子向栅介质层205和衬底200内扩散。因此，即使所述第一功函数层209到衬底200的距离较小，也能够保证第一区域201形成的NMOS晶体管性能稳定。
所述第一功函数层209的形成步骤包括：在所述第一阻挡层208表面沉积第一功函数膜；在所述第一功函数膜表面形成图形化层的光刻胶层，所述图形化的光刻胶层暴露出第二区域202的第一功函数膜；以所述图形化的光刻胶层为掩膜，刻蚀所述第一功函数膜，直至暴露出第一阻挡层208表面为止，形成第一功函数层209。
其中，所述第一功函数膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第一功函数膜的厚度为刻蚀所述第一功函数膜的工艺为湿法刻蚀工艺或各向异性的干法刻蚀工艺。
请参考图8，在所述第一功函数层209表面和第二区域202的覆盖层207表面形成第二功函数层210，所述第二功函数层210的材料为第二类型功函数材料。
本实施例中，所述第二功函数层210的材料为TiSiN；所述第二功函数层210为P型功函数材料，所述第二功函数层210用于调节二区域202形成的PMOS晶体管的阈值电压。
所述第二功函数层210形成于第一区域201的第一功函数层209和第二区域202的第一阻挡层208表面。在第一区域201中，所述第二功函数层210到衬底200的距离较大，所述第二功函数层210对第一区域201的衬底200内的沟道区产生的不良影响较小；在第二区域202中，所述第二功函数层210形成于第一阻挡层208表面，且所述第一阻挡层208的材料也为P型功函数材料，因此，所述第一阻挡层208与所述第二功函数层210能够共同作用于第二区域202的衬底200，用于调节第二区域202形成的PMOS晶体管的沟道区。因此，第一区域201形成的NMOS晶体管与第二区域202形成的PMOS晶体管的阈值电压均能够得到精确调节，有利于减少NMOS晶体管与PMOS晶体管之间的失配问题，提高静态随机存储器的可靠性。
所述第二功函数层210的材料为TiSiN，所述TiSiN为稳定的原子复合体，所述第二功函数层210的材料难以发生扩散；而且，所述第二功函数层210还能够防止第一功函数层209的材料向后续形成的栅极层内扩散。
所述第二功函数层210的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第二功函数层210的厚度为
请参考图9，在形成第二功函数层210之后，在所述第二功函数层210表面形成第二阻挡层211。
所述第二阻挡层211作为后续平坦化栅极层212的停止层；所述第二阻挡层211与后续形成的栅极层的材料不同，使所述栅极层与第二阻挡层211之间具有选择性。
所述第二阻挡层211的材料为第二类型功函数材料。在本实施例中，第二类型功函数材料为P型功函数材料，所述第二阻挡层211能够用于调节第二区域202形成的PMOS晶体管的阈值电压。
所述第二阻挡层211的材料为TiN；所述第二阻挡层211的形成工艺化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述第二阻挡层211的厚度为
请参考图10，在所述第二阻挡层211表面形成填充满第一开口204(如图9所示)和第二开口205(如图9所示)的栅极层212。
所述栅极层212的材料为金属；所述金属包括钨、铝、铜、钛、银、金、铅或镍。在本实施例中，所述栅极层212的材料为钨。
所述栅极层212的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺。在本实施例中，所述栅极层212的形成工艺为化学气相沉积工艺。
请参考图11，平坦化所述栅极层212、第二功函数层210、第一功函数层209、覆盖层207和栅介质层206，直至暴露出所述介质层203表面为止。
在本实施例中，所述平坦化工艺为化学机械抛光(Chemical MechanicalPolishing，简称CMP)工艺。在所述化学机械抛光工艺中，所述第二阻挡层211作为平坦化栅极层212的停止层；在暴露出所述第二阻挡层211之后，继续所述化学机械抛光工艺直至暴露出第一阻挡层208表面为止；在暴露出第一阻挡层208之后，进行过抛光直至暴露出介质层203表面。
在一实施例中，在所述平坦化工艺之后，在所述介质层203内形成导电插塞，所述导电插塞位于所述源区和漏区表面；所述导电插塞的材料包括钨。所述导电插塞与所述介质层203之间，还能够形成防扩散层，所述防扩散层的材料为Ti、Ta、TiN、TaN中的一种或多种组合。
综上，本实施例中，在栅介质层表面所形成的覆盖层材料为第一类型功函数材料，并在第一区域的覆盖层表面形成第一功函数层，而所述第一功函数层的材料也为第一类型功函数材料。在第一区域，所述覆盖层和第一功函数层到衬底的距离更近，所述覆盖层和第一功函数层对衬底内的沟道区影响更大；当第一区域的晶体管类型与第一类型功函数材料相对应，所述覆盖层和第一功函数层对晶体管阈值电压的调节更精确稳定。由此能够削弱第一区域和第二区域的晶体管之间的失配问题，由第一区域和第二区域的晶体管形成的静态随机存储器性能改善。
相应的，本发明实施例还提供一种采用上述方法所形成的晶体管，请继续参考图11，包括：衬底200，所述衬底200包括第一区域201和第二区域202；位于所述衬底200表面的介质层203，所述第一区域201介质层203内具有第一开口，所述第二区域202的介质层203内具有第二开口，所述第一开口和第二开口暴露部分衬底200表面；位于所述介质层203表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面的栅介质层206；位于所述栅介质层206表面的覆盖层207，所述覆盖层207的材料为第一类型功函数材料；位于第一区域201的覆盖层207表面的第一功函数层209，所述第一功函数层209的材料为第一类型功函数材料；位于所述第一功函数层209表面和第二区域202的覆盖层207表面的第二功函数层210，所述第二功函数层210的材料为第二类型功函数材料；位于所述第二功函数层210表面的栅极层212，所述栅极层212填充满第一开口和第二开口。
以下将结合附图进行说明。
在本实施例中，所述晶体管用于构成静态随机存储器的存储单元。其中，所述第一区域201为下拉器件，所述第一区域201具有NMOS晶体管；所述第二区域202为上拉器件，在所述第二区域202形成PMOS晶体管。
在本实施例中，所述衬底200为平面基底；所述第一区域201和第二区域202之间的衬底200内具有隔离结构，所述隔离结构的材料为绝缘材料，例如氧化硅。所述衬底200包括硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化硅或砷化镓等)。本实施例中，所述衬底200为硅衬底。
在另一实施例中，所述第一区域201和第二区域202形成的晶体管为鳍式场效应晶体管。所述衬底200包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，且所述隔离层表面低于所述鳍部的顶部表面。所述基底和鳍部通过刻蚀半导体基底形成；所述隔离层的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数大于或等于2.5，小于3.9)或超低k介质材料(介电系数小于2.5，小于3.9)。
所述第一开口和第二开口的侧壁表面还具有侧墙，所述侧墙的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。所述第一开口的两侧以及第二开口的两侧还具有源区和漏区。所述源区和漏区包括：位于所述第一开口和第二开口两侧的衬底200表面或内部的应力层，所述应力层内掺杂有P型离子或N型离子。
所述介质层203的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料或超低k介质材料。
所述栅介质层206的材料为高k介质材料；所述高k介质材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。
在本实施例中，还包括：位于第一开口和第二开口底部的衬底200表面的界面层213；所述栅介质层206位于所述界面层213表面。所述界面层213的材料为氧化硅。
在本实施例中，第一类型功函数材料为N型功函数材料，所述覆盖层207的材料为TiCAl。所述第一阻挡层208的材料为第二类型功函数材料。在本实施例中，第二类型功函数材料为P型功函数材料，所述第一阻挡层208的材料为TaN。所述第一功函数层209的材料为TiAl。所述第二功函数层210的材料为TiSiN。
在本实施例中，所述第二功函数层210表面还具有第二阻挡层211；所述第二阻挡层211的材料为TiN。
所述栅极层212的材料为金属；所述金属包括钨、铝、铜、钛、银、金、铅或镍。在本实施例中，所述栅极层212的材料为钨。
综上，本实施例中，位于栅介质层表面的覆盖层材料为第一类型功函数材料，且第一区域的覆盖层表面具有第一功函数层，而所述第一功函数层的材料也为第一类型功函数材料。在第一区域，所述覆盖层和第一功函数层到衬底的距离更近，所述覆盖层和第一功函数层对衬底内的沟道区影响更大；当第一区域的晶体管类型与第一类型功函数材料相对应，所述覆盖层和第一功函数层对晶体管阈值电压的调节更精确稳定。由此能够削弱第一区域和第二区域的晶体管之间的失配问题，由第一区域和第二区域的晶体管形成的静态随机存储器性能改善。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底包括第一区域和第二区域；在所述第一区域形成NMOS晶体管，在所述第二区域形成PMOS晶体管；
在所述衬底表面形成介质层，所述第一区域介质层内具有第一开口，所述第二区域的介质层内具有第二开口，所述第一开口和第二开口暴露部分衬底表面；
在所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面形成栅介质层；
在所述栅介质层表面形成覆盖层，所述覆盖层的材料为第一类型功函数材料，所述第一类型功函数材料为N型功函数材料；
在第一区域的覆盖层表面形成第一功函数层，所述第一功函数层的材料为第一类型功函数材料；
在所述第一功函数层表面和第二区域的覆盖层表面形成第二功函数层，所述第二功函数层的材料为第二类型功函数材料，所述第二类型功函数材料为P型功函数材料；
在所述第二功函数层表面形成填充满第一开口和第二开口的栅极层。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述覆盖层的材料为TiCAl。
3.如权利要求1或2所述的晶体管的形成方法，其特征在于，还包括：在形成覆盖层之后，进行退火。
4.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一功函数层的材料为TiAl；所述第二功函数层的材料为TiSiN。
5.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成覆盖层之后，形成第一功函数层之前，在所述覆盖层表面形成第一阻挡层；
所述第一功函数层形成于第一区域的第一阻挡层表面；所述第一阻挡层的材料为第二类型功函数材料。
6.如权利要求5所述的晶体管的形成方法，其特征在于，所述第一阻挡层的材料为TaN。
7.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成第二功函数层之后，形成所述栅极层之前，在所述第二功函数层表面形成第二阻挡层；所述栅极层位于所述第二阻挡层表面。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述第二阻挡层的材料为TiN。
9.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成所述栅介质层之前，在所述第一开口和第二开口底部的衬底表面形成界面层；所述栅介质层位于所述界面层表面。
10.如权利要求9所述的晶体管的形成方法，其特征在于，所述界面层的材料为氧化硅；所述界面层采用氧化工艺形成。
11.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极层的材料包括钨；所述栅介质层的材料为高k介质材料。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述介质层、第一开口和第二开口的形成步骤包括：分别在第一区域和第二区域的衬底表面形成伪栅极结构，所述伪栅极结构包括伪栅极层；在所述伪栅极结构两侧的衬底内形成源区和漏区；在所述衬底表面形成介质层，所述介质层暴露出所述伪栅极层；去除所述伪栅极层，在第一区域的介质层内形成第一开口，在第二区域的介质层内形成第二开口。
13.如权利要求12所述的晶体管的形成方法，其特征在于，所述伪栅极结构还包括：位于衬底表面的伪栅介质层；所述伪栅极层位于所述伪栅介质层表面。
14.如权利要求13所述的晶体管的形成方法，其特征在于，在去除所述伪栅极层之后，去除所述伪栅介质层。
15.如权利要求13所述的晶体管的形成方法，其特征在于，还包括：在形成栅极层之后，平坦化所述栅极层、第二功函数层、第一功函数层、覆盖层和栅介质层，直至暴露出所述介质层表面为止。
16.如权利要求15所述的晶体管的形成方法，其特征在于，还包括：在所述平坦化工艺之后，在所述介质层内形成导电插塞，所述导电插塞位于所述源区和漏区表面。
17.如权利要求1所述的晶体管的形成方法，其特征在于，所述衬底包括：基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖所述鳍部的部分侧壁表面，且所述隔离层表面低于所述鳍部的顶部表面。
18.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一区域用于形成下拉器件；所述第二区域用于形成上拉器件。
19.一种采用如权利要求1至18任一项方法所形成的晶体管，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
位于所述衬底表面的介质层，所述第一区域介质层内具有第一开口，所述第二区域的介质层内具有第二开口，所述第一开口和第二开口暴露部分衬底表面；
位于所述介质层表面、第一开口的侧壁和底部表面、以及第二开口的侧壁和底部表面的栅介质层；
位于所述栅介质层表面的覆盖层，所述覆盖层的材料为第一类型功函数材料；
位于第一区域的覆盖层表面的第一功函数层，所述第一功函数层的材料为第一类型功函数材料；
位于所述第一功函数层表面和第二区域的覆盖层表面的第二功函数层，所述第二功函数层的材料为第二类型功函数材料；
位于所述第二功函数层表面的栅极层，所述栅极层填充满第一开口和第二开口。
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