CN106328652B - 集成电路结构及其电性连接方法 - Google Patents

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Abstract

本发明涉及集成电路结构及其电性连接方法，其实施例提供集成电路(integrated circuit；IC)结构以及电性连接多个IC结构的方法。依据本发明的实施例的一种IC结构可包括：第一导电区；与该第一导电区横向隔开的第二导电区；形成于该第一导电区上方并与其接触的第一垂直取向半导体鳍片；形成于该第二导电区上方并与其接触的第二垂直取向半导体鳍片；以及与各该第一垂直取向半导体鳍片及该第二导电区接触的第一栅极，其中，该第一栅极包括：与该第一垂直取向半导体鳍片接触的基本水平的部分，以及与该第二导电区接触的基本垂直的部分。

Description

集成电路结构及其电性连接方法
技术领域
本发明通常涉及集成电路(integrated circuit；IC)结构，包括静态随机访问存储器(static random access memory；SRAM)结构，以及电性连接两个或更多IC结构的制程。依据本发明的制程可形成本文中所述的IC结构的实施例。
背景技术
在集成电路(IC)结构中，晶体管是实施数字电路设计的关键组件。通常，晶体管包括三个电性终端：源极、漏极以及栅极。通过向栅极终端施加不同的电压，源极与漏极之间的电流流动可被开启和关闭。一种常见的晶体管类型是金属氧化物场效应晶体管(metaloxide field effect transistor；MOSFET)。一种MOSFET结构类型是“FinFET”，通常形成于绝缘体上半导体(semiconductor-on-insulator；SOI)层及绝缘体埋层上。FinFET可包括蚀刻成“鳍片”状体的半导体结构，该鳍片的一侧充当源极终端且该鳍片的另一侧充当漏极终端。围绕一个或多个半导体鳍片可形成栅极结构，该栅极结构可为至少部分导电。通过对栅极结构施加电压，在与栅极接触的各鳍片的源极与漏极终端之间可形成电性导电沟道。在一些IC结构中，可能想要沿垂直方向(也就是基本垂直于衬底材料的平面)取向一个或多个FinFET，以使FinFET的栅极与鳍片相交于水平平面。
可将数个晶体管(包括FinFET晶体管)相互电性连接，以提供数字电路架构的基本元件。一种数字电路元件类型是随机访问存储器(random access memory；RAM)，其可提供作为“静态RAM(static RAM；SRAM)”或“动态RAM”(dynamic RAM；DRAM)之一者。SRAM单元通常包括六个晶体管，其中四个可经连接以形成两个交叉耦接的电压反相器，从而以“高”及“低”电压(也就是高于或低于预定阈值的电压)形式储存二进制数字(也被称作“位”)。SRAM结构中余下的两个晶体管可被称为“访问晶体管”，如此命名是因为这些晶体管可在读写操作期间控制对SRAM单元的电性访问。缩小IC中的存储器组件(包括SRAM单元)的尺寸可允许更多的位被储存于一个产品上并由此降低每个存储位的制造成本。
发明内容
本发明的第一态样提供一种集成电路(integrated circuit；IC)结构，该集成电路结构包括：第一导电区；与该第一导电区横向隔开的第二导电区；形成于该第一导电区上方并与其接触的第一垂直取向半导体鳍片；形成于该第二导电区上方并与其接触的第二垂直取向半导体鳍片；以及与各该第一垂直取向半导体鳍片及该第二导电区接触的第一栅极，其中，该第一栅极包括：与该第一垂直取向半导体鳍片接触的基本水平的部分，以及与该第二导电区接触的基本垂直的部分。
本发明的第二态样提供一种集成电路(IC)结构，该集成电路结构包括：第一导电区；与该第一导电区横向隔开的第二导电区；形成于该第一导电区上方并与其接触的第一垂直取向半导体鳍片；形成于该第二导电区上方并与其接触的第二垂直取向半导体鳍片；以及与该第一垂直取向半导体鳍片接触的第一栅极；以及位于该第二导电区上方并垂直延伸穿过各该绝缘体及该第一栅极的第一接触，其中，该第一接触将该第一栅极与该第二导电区电性连接。
本发明的第三态样提供一种形成电性连接的方法，该方法包括：设置IC结构，该IC结构包括：第一导电区，与该第一导电区横向隔开的第二导电区，基本垂直位于该第一导电区上方的第一半导体鳍片，位于该第二导电区的第一部分上方的第二半导体鳍片，至少位于该第二导电区的第二部分上方的绝缘体，以及位于该绝缘体、该第一半导体鳍片及该第二半导体鳍片上方的栅极介电质；移除位于该第二导电区的该第二部分上方的该绝缘体及该栅极介电质的部分，以暴露该第二导电区的该第二部分；在该栅极介电质及该第二导电区的该暴露第二部分上方形成第一栅区，以将该IC结构与该第二半导体鳍片电性连接。
本发明的第四态样提供一种形成电性连接的方法，该方法包括：设置IC结构，该IC结构包括：第一导电区，与该第一导电区横向隔开的第二导电区，基本垂直位于该第一导电区上方的第一半导体鳍片，位于该第二导电区的第一部分上方的第二半导体鳍片，至少位于该第二导电区的第二部分上方的绝缘体，以及电性连接该第一半导体鳍片并垂直位于该第二导电区上方的栅极；移除该栅极及该绝缘体的部分，以形成沟槽并暴露该第二导电区的该第二部分；以及在该第二导电区的该暴露部分上方，在该沟槽中形成接触，以通过该接触将该栅极与该第二导电区电性连接，其中，该接触基本垂直延伸穿过该栅极。
本发明的示例态样经设计以解决本文中所述的问题以及/或者未讨论的其它问题。
附图说明
从下面参照附图所作的本发明的各种态样的详细说明将更容易理解本发明的这些及其它特征，该些附图显示本发明的各种实施例，其中：
图1显示依据本发明的实施例的IC结构的平面视图。
图2显示依据本发明的实施例的沿IC结构的线A-A’的剖视图。
图3显示依据本发明的实施例的另一个IC结构的平面视图。
图4显示依据本发明的实施例的沿IC结构的线B-B’的剖视图。
图5显示依据本发明的实施例的又一个IC结构的平面视图。
图6显示依据本发明的实施例的将要电性连接的两个IC结构的剖视图。
图7显示依据本发明的实施例的两个IC结构及沟槽的剖视图。
图8显示依据本发明的实施例的两个IC结构及第一栅区的剖视图。
图9显示依据本发明的实施例的两个电性连接的IC结构的剖视图。
图10显示依据本发明的实施例的将要电性连接的两个IC结构的剖视图。
图11显示依据本发明的实施例的两个IC结构及沟槽的剖视图。
图12显示依据本发明的实施例的两个电性连接的IC结构的剖视图。
应当注意，本发明的附图并非按比例绘制。附图意图仅显示本发明的典型态样，因此不应当被认为限制本发明的范围。附图中，类似的附图标记表示附图中类似的元件。
具体实施方式
本发明的实施例提供IC结构以提供尺寸及规模缩小的电子组件，以及制造本文中所述的IC结构的制程方法。在示例应用中，依据本发明的IC结构可经制造和/或与其它组件以及彼此组合以形成例如数字电路的静态随机访问存储器(SRAM)的结构。依据本发明的集成电路结构可包括第一导电区，一个或多个半导体鳍片(例如三个半导体鳍片)位于该第一导电区上方并与其接触。位于第二导电区上方并部分位于该第一导电区上方的至少一个栅极可包括基本垂直的部分，其将该栅极与该第一导电区直接电性连接。一个或多个其它垂直隔开的栅极可通过半导体鳍片与导电区电性连接。在设置多个栅极的情况下，各栅极可通过例如电性绝缘材料层(例如电性绝缘介电材料)相互横向隔开。
请参照图1，其显示依据本发明的态样的IC结构10的平面视图。IC结构10可至少部分通过本文中别处详细说明的制程步骤、传统的制造技术和/或其组合来制造。IC结构10可包括第一导电区12，其为例如中间半导体晶圆结构的形式，自该中间半导体晶圆结构可制造一个或多个晶体管。IC结构10的第一导电区12可由任意当前已知或以后开发的半导体材料组成，该半导体材料可包括但不限于：硅、锗、碳化硅，以及基本由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定义的组成的一种或多种III-V族化合物半导体组成的物质，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相对比例，分别大于或等于0且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1是总的相对摩尔量)。其它合适的物质可包括具有ZnA1CdA2SeB1TeB2的组成的II-VI族化合物半导体，其中，A1、A2、B1及B2是相对比例，分别大于或等于零，且A1+A2+B1+B2＝1(1是总的相对摩尔量)。另外，第一导电区12的整体或其部分可应变。为在本文中所讨论的组件之间提供导电性，第一导电区12可在其中包括掺杂物材料(例如p型或n型掺杂物)或者可由导电硅化物材料组成。
第一导电区12可与位于第一导电区12上方并与其接触的第一组半导体鳍片电性连接。该第一组半导体鳍片可包括第一半导体鳍片14、第二半导体鳍片16以及第三半导体鳍片18。还应当理解，在替代实施例中，仅一个半导体鳍片(例如第一半导体鳍片14)可位于第一导电区12上方。该第一组中的各半导体鳍片14、16、18可由任意当前已知或以后开发的半导体材料组成，且可在其中不具有掺杂物。第一及第二半导体鳍片14、16可与垂直偏离第一导电区12的水平表面(例如位于垂直上方或下方)的第一栅极20电性连接。第一栅极20可为任意当前已知或以后开发的导电材料形式，例如铝(Al)、锌(Zn)、铟(In)、铜(Cu)、铟铜(InCu)、锡(Sn)、钽(Ta)、氮化钽(TaN)、碳化钽(TaC)、钛(Ti)、氮化钛(TiN)、碳化钛(TiC)、钨(W)、氮化钨(WN)、碳化钨(WC)，和/或多晶硅(poly-Si)，或其组合。第一栅极20可选择性包括位于第一和/或第二半导体鳍片14、16上方的栅极介电材料的部分。第一栅极20的栅极介电材料可包括氧化硅(SiO2)、氧化铪(HfO2)、硅酸锆(ZrSiO4)，和/或本文中所述的其它类型介电材料。
最初，半导体鳍片14、16、18可作为单个半导体材料层形成，后续将该单个半导体材料层加工为个别组件，作为第一、第二及第三半导体鳍片14、16、18显示于图1中。例如，第一、第二及第三半导体鳍片14、16、18可为单个绝缘体上半导体(SOI)衬底的剩余部分，该衬底由与第一导电区12接合并位于其上方的半导体材料层和/或绝缘材料层组成。尽管图1中示例显示三个半导体鳍片14、16、18，但应当理解，依据本发明的制程可使用任意可能数目的半导体鳍片14、16、18。可形成例如作为SOI衬底的部分的半导体鳍片14、16、18和/或第一导电区12的示例制程是晶圆接合。“晶圆接合”通常是指将两个半导体晶圆接合在一起从而形成单个衬底材料的制程。通过使用任意当前已知或以后开发的半导体或SOI制程可切割接合后的半导体晶圆。作为一个例子，通过将氢注入接合晶圆并接着退火该晶圆，使其沿所注入的氢的平面分开，可形成半导体材料。半导体鳍片14、16、18可由例如硅或另一种半导体材料组成，且可选择性具有与第一导电区12相同的材料组成。另外，各半导体鳍片14、16、18可相对第一导电区12基本垂直取向。在一个示例实施例中，一个或多个半导体鳍片14、16、18的垂直长度与水平长度的高宽比可为例如至少约2比1。
IC结构10可选择性包括与第三半导体鳍片18电性连接的第二栅极22，以及至少部分位于第一导电区12上方的第三栅极24。第二及第三栅极22、24可由与第一栅极20相同的材料组成或者可由本文中所述的任意其它类型栅极材料(包括金属和/或介电部分)组成。第一栅极20、第二栅极22以及第三栅极24可相互横向隔开，以使各栅极20、22、24通过半导体鳍片14、16、18及第一导电区12与本文中所述的其它栅极及元件电性连接。第三栅极24可包括垂直部分26，其将栅极24与第一导电区12直接电性连接。附加或替代地，第一栅极20可至少部分位于另一个导电区上方，且包括将第一栅极20与另一个导电区直接电性连接的垂直部分26。在操作期间，在栅极(例如第一栅极20和/或第三栅极24)之间与相邻导电区(例如第一导电区12)的直接电性连接可在操作期间提供一个或多个交叉耦接的反相器连接，从而允许IC结构10被用作SRAM单元或用于SRAM单元中。
请参照图2，其显示沿图1的线A-A’的IC结构10的剖视图。绝缘体28可位于第一栅极20(图1)、第二栅极22与第三栅极24之间，以将各栅极相互横向隔开并电性绝缘。绝缘体28可由任意绝缘材料例如SiO2或具有高介电常数(例如可高于3.9)的“高k”介电质组成。在一些情况下，绝缘体28可由氧化物质组成，并相应被称为绝缘体埋层或氧化物埋层(buriedoxide layer；BOX层)。绝缘体28初始可作为单个连续的层形成，但后续可经加工以包括沟槽、腔体等，如本文中所述。适于绝缘体28的组成的材料可包括例如二氧化硅(SiO2)、氮化硅(SiN)、氧化铪(HfO2)、氧化铝(Al2O3)、氧化钇(Y2O3)、氧化钽(Ta2O5)、二氧化钛(TiO2)、氧化镨(Pr2O3)、氧化锆(ZrO2)、氧化铒(ErOx)以及具有类似属性的其它当前已知或以后开发的材料。
IC结构10也可包括位于第三半导体鳍片18和/或第一及第二半导体鳍片14、16上方并与其接触的接触30。接触30可为导电金属、掺杂半导体层和/或硅化物材料的形式，以提供电性连接。各半导体鳍片14、16、18及其相应栅极20、22可一起构成部分SRAM结构或完整SRAM单元的场效应晶体管(FET)，其它晶体管和/或电性连接设于例如通过第三栅极24的垂直部分26等与IC结构10连接的其它IC结构中。
如本文中其它地方所述，IC结构10可包括一组半导体鳍片，其包括例如三个半导体鳍片14(图1)、16(图1)、18。在替代实施例中，半导体鳍片14、16、18可通过移除绝缘体28的部分并(例如通过沉积)在其中形成半导体材料来形成。尽管半导体鳍片14、16、18被示例为基本垂直突出第一导电区12，但应当理解，本发明的实施例可应用于除接触第一导电区12以外还整体或部分延伸穿过绝缘体28的半导体鳍片14、16、18，如图2所示。如本文中所使用，关于例如距离、位移、电导率等单位可量化的特定空间关系所使用的术语“基本”或“基本上”可包括在彼此10个百分点(也就是高于或低于)和/或特定数值或百分比内的两个或更多值，以及/或者在所述空间关系(例如垂直或水平对齐、平行或垂直取向)与实际空间关系之间不会引起实质性操作差别的所有位置变化。术语“基本”或“基本上”也可包括本文中所指出空间关系的其它特定类型或空间关系的范围。半导体鳍片14、16、18可为PFET和/或NFET晶体管的组件。PFET晶体管通常是指具有p型掺杂鳍片(也就是源漏区)的晶体管，而NFET晶体管通常是指具有n型掺杂鳍片(也就是源漏区)的晶体管。在PFET中，空穴负责横跨沟道导电，而电子负责在NFET中横跨沟道导电。
请一起参照图1及2，IC结构10可包括第二导电区52，第二导电区52通过横向位于例如第一与第二导电区12、52之间的浅沟槽隔离(shallow trench isolation；STI)54与第一导电区12及其它半导体材料隔开。通过移除第一和/或第二导电区12、52的部分来形成沟槽并接着使用电性绝缘材料(例如本文中就绝缘体28所述材料的其中一种或多种)填充沟槽可形成一个或多个浅沟槽隔离54。在示例实施例中，一个或多个浅沟槽隔离54可包括一种或多种氧化物材料。为通过第二导电区52提供导电性，第二导电区52可在其中包括掺杂物材料(例如p型或n型掺杂物)或者可由导电硅化物材料组成。第一及第二导电区12、52可分别表示绝缘体上硅(silicon-on-insulator；SOI)结构的部分，埋置绝缘体28位于各导电区12、52下方或上方。一个或多个浅沟槽隔离54通常可由隔离材料组成，包括由与绝缘体28相同的物质组成的介电材料或者不同的电性绝缘材料。通常，一个或多个浅沟槽隔离54以与第一及第二导电区12、52横向位于相邻而区别于绝缘体28。
IC结构10还可包括位于第二导电区52上方并与其接触的第二组半导体鳍片(也就是一个或多个半导体鳍片)。具体而言，IC结构10可包括第四半导体鳍片56、第五半导体鳍片58以及第六半导体鳍片60。第四及第五半导体鳍片56、58可与第三栅极24接触，以使第四及第五半导体鳍片56、58与第三栅极24的垂直部分26电性连接。第六半导体鳍片60可与第四栅极62接触，第四栅极62例如通过绝缘体28(图2)与栅极20、22、24横向隔开。第四栅极62可由与第一栅极20、第二栅极22、第三栅极24相同的材料和/或当前已知或以后开发的任意其它类型栅极材料组成。第一栅极20的垂直部分26可位于第二导电区52上方并与其接触，以使垂直部分26将第二导电区52与第一栅极20电性连接。包括第一及第二半导体鳍片14、16的两个晶体管可构成一个反相器结构，而由第四及第五半导体鳍片56、58形成的另外两个晶体管可构成另一个反相器结构。
包括第三半导体鳍片18及第六半导体鳍片60的两个额外晶体管可在操作期间充当访问晶体管，以于IC结构10与电压源耦接时提供SRAM单元。在SRAM单元中，额外接触66可充当“字线”连接或与其耦接。包括额外接触66和/或与其电性连接的字线连接可控制访问晶体管形式的半导体鳍片18、60开启还是关闭。额外接触66可分别与仅一个SRAM单元耦接，或者在替代实施例中，可与两个或更多相邻的SRAM单元耦接或在其之间共用。如图4中进一步讨论，半导体鳍片18、60可分别与位线接触形式的相应接触30(图2)电性耦接。基于访问晶体管形式的半导体鳍片18、60已由额外接触66(例如字线连接形式)的电流流动开启还是关闭，可将位线接触与IC结构10选择性电性连接或断开。各半导体鳍片56、58、60相对第二导电区52可基本垂直取向。在示例实施例中，一个或多个半导体鳍片56、58、60的垂直长度与水平长度的高宽比可为例如至少约2比1。
请参照图3，其显示依据本发明的实施例的另一个IC结构50。IC结构50可设于与IC结构10(图1、2)相同的产品中，可实施为单独、独立的装置或位于其中。如本文中其它地方所述，IC结构50可在操作期间(例如与其它电路组件(如适用)连接时)充当完整的SRAM单元。IC结构50可包括通过浅沟槽隔离(STI)与第一导电区12及其它半导体材料隔开的第二导电区52。第一及第二导电区12、52可分别表示绝缘体上硅(SOI)结构的部分，埋置绝缘体28位于各导电区12、52下方或上方。
IC结构50还可包括位于第二导电区52上方并与其接触的第二组半导体鳍片(也就是一个或多个半导体鳍片)。具体而言，IC结构50可包括第四半导体鳍片56、第五半导体鳍片58和/或第六半导体鳍片60。第四及第五半导体鳍片56、58可与第三栅极24接触。第六半导体鳍片60可与第四栅极62接触，第四栅极62例如通过绝缘体28(图2)与栅极20、22、24横向隔开。在一个方面，IC结构50以通过施加接触64在栅极(例如第一或第三栅极20、24)与相邻导电区(例如第一或第二导电区12、52)之间提供电性连接而可区别于IC结构10。各接触64可位于第一或第二导电区12、52上方并与其接触，以使第二接触64将一个导电区与一个栅极电性连接。为形成接触64，可例如形成沟槽以暴露第一和/或第二导电区12、52的上表面，以及在暴露导电区12、52及该沟槽的侧壁上形成难熔衬里材料(未图示)。接着，在回蚀刻至想要的尺寸之前(例如通过应用如化学机械抛光(chemical mechanical polishing；CMP)或其它制程的抛光技术进行移除和/或平坦化)，可在该衬里材料上沉积金属。因此，第二接触64可延伸穿过栅极20、24以抵达其它垂直隔开的电路结构。在操作期间，栅极与导电区之间通过一个或多个接触64的电性耦接可形成交叉耦接反相器结构。更具体而言，包括第一及第二半导体鳍片14、16的两个晶体管可构成一个反相器结构，而由第四及第五半导体鳍片56、58形成的另外两个晶体管可构成另一个反相器结构。包括第三半导体鳍片18及第六半导体鳍片60的两个额外晶体管可在操作期间充当访问晶体管，从而通过一个或多个接触64和/或额外接触66，使IC结构50与电压源耦接时提供SRAM单元。在SRAM单元中，额外接触66可充当“字线”连接或与其耦接。半导体鳍片18、60可分别与位线接触形式的相应接触30(图4)电性耦接。
请参照图4，其显示沿图3的线B-B’的IC结构50的剖视图。绝缘体28可位于第一及第二导电区12、52上方及下方，一个或多个浅沟槽隔离54横向位于该些导电区之间，以提供断开组件之间的电性绝缘。第一导电区12、第二导电区52以及浅沟槽隔离54下方的绝缘体28可为如本文中所述的绝缘体埋层或SOI结构。IC结构50也可包括位于第三半导体鳍片18、第四半导体鳍片56及第五半导体鳍片58上方并与其接触的额外接触30。在IC结构50在操作期间充当SRAM单元的全部或部分的情况下，与第三半导体鳍片18及第六半导体鳍片60接触的接触30可实施为“位线”连接或者至该“位线”连接的电性耦接。位线连接可用以在读和/或写操作期间传送数据。在操作期间，包括第三及第六半导体鳍片18、60、其相应接触30以及导电区12、52的多个晶体管通过与包括半导体鳍片14、16、56、58的交叉耦接反相器选择性连接可被驱动至高和/或低电压。
接触可与第一、第二、第四以及第五半导体鳍片14、16、56、58连接，以提供额外功能。在一个实施例中，第一及第五半导体鳍片14、58可与接触30电性连接，接触30相应与源极电压(通常表示为Vss)连接，而第二及第四半导体鳍片可与接触30电性连接，接触30提供与漏极电压(通常表示为Vdd)的电性连接。相应与第一或第二导电区12、52连接的各半导体鳍片14、16、56、58可使这些半导体鳍片能够充当交叉耦接反相器。在操作期间，可分别电性偏置源极及漏极电压Vss与Vdd，以控制读写操作。例如，Vss或Vdd任一者可被偏置为正或负电压值，而其它电压源可被偏置为具有零电压或接地值，从而引导穿过单元的交叉耦接反相器的电流沿想要的方向流过IC结构50。各接触30可由与本文中所述的其它接触30相同的材料组成，或者可为掺杂半导体层或硅化物材料的形式，以提供电性连接。一个或多个接触30可将IC结构50与IC结构50外部的其它电压源和/或电性组件(未图示)连接，IC结构50在操作期间充当SRAM结构或完整包含的SRAM单元。
请参照图5，其显示依据本发明的IC结构50的替代实施例。第一导电区12及第二导电区52可分别包括第一外缘68及第二外缘70。第一外缘68及第二外缘70可位于第一导电区12及第二导电区52的不同侧上。在一个实施例中，第一及第二半导体鳍片14、16可与第一导电区12的第一外缘68基本垂直对齐，而第三半导体鳍片18可与第一导电区12的第二外缘70基本垂直对齐。第四及第五半导体鳍片56、58可与第二导电区52的第一外缘68基本垂直对齐，而第六半导体鳍片60可与第二导电区52的第二外缘70基本垂直对齐。半导体鳍片14、16、18、56、58、60与导电区12、52的外缘68、70之间的基本对齐可使栅极20、22、24、62仅与各半导体鳍片的一侧接触。在此实施例中，一个或多个栅极20、22、24、64基本包围(也就是仅部分围住)各半导体鳍片。例如，栅极20、22、24、62可能不完全包围相应半导体鳍片，从而横向暴露半导体鳍片14、16、18、56、58、60的至少一条外缘。为提供此配置，各栅极20、22、24、62可包括至少一个缺口72，以在其中容置并接触半导体鳍片14、16、18、56、58、60的一个区域。尤其，缺口72的存在可在半导体鳍片14、16、18、56、58、60与导电区12、52之间提供基本垂直的对齐，以降低IC结构50的表面面积。
请参照图6，本发明的实施例可包括在两个或更多IC结构之间形成电性连接的方法。尤其，将两个或更多IC结构相互连接可使本文所述的IC结构10(图1、2)、50(图2至5)能够部分地或完全地形成。依据本发明的实施例的形成电性连接的方法可包括设置包括两个电性隔开的第一及第二子结构100、102的较大结构，该些子结构可依据独立的和/或单独的制程步骤组形成。各子结构100、102可包括导电区104，绝缘体106位于导电区104的至少第一部分104a上方。半导体鳍片108可垂直位于导电区104的第二部分104b上方，栅极介电层110位于半导体鳍片108及绝缘体106上方。栅极介电层110可为栅极介电材料形式，因此可包括二氧化硅(SiO2)、氧化铪(HfO2)、硅酸锆(ZrSiO4)和/或本文中所述的其它类型介电材料。尽管第一部分104a被显示为小于导电区104的第二部分104b，但应当理解，在替代实施例中，第一部分104a可与第二部分104b的尺寸相同或更大。绝缘体106可水平位于各子结构102的导电区104之间，以将导电区104相互电性绝缘。绝缘体106可由本文中其它地方所述的一种或多种电性绝缘材料组成。另外，导电区104可通过一个或多个浅沟槽隔离107相互横向隔开，该浅沟槽隔离107由与浅沟槽隔离54(图4)相同的材料或任意其它当前已知或以后开发的电性绝缘材料组成。
请参照图7，本发明的实施例可包括移除位于第二子结构102(示例为图7中最右边的结构)的第二部分104a上方的绝缘体106及栅极介电层110的部分。本文中所使用的术语“移除”可包括当前已知或以后开发的各种材料移除技术的任意一种，例如蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch；RIE)等。“RIE”或“反应离子蚀刻”是等离子体蚀刻的变种，其中，在蚀刻期间，半导体晶圆被置于射频(RF)供电电极上。在反应离子蚀刻期间，晶圆可能具有电位，以使自等离子体提取的蚀刻种类加速朝向蚀刻表面。为确定自子结构100、102移除的材料的位置，制造人员可形成惰性或抗蚀剂软或硬掩膜(例如通过沉积或任意当前已知或以后开发的材料形成或移除制程)，以选择性暴露将要被移除的材料的区域。可移除绝缘体106及栅极介电层110的部分，以形成沟槽112并暴露第二子结构102中的导电区104的第一部分104a。可应用任意当前已知或以后开发的选择性移除制程，例如通过湿式或干式蚀刻图案化，以形成沟槽112并暴露第二子结构102中的导电区104的第一部分104a。图案化通常是指在移除未被光阻层和/或其它抗蚀剂材料覆盖的材料的部分之前，在材料层上形成掩膜的组合制程(例如通过在材料层上沉积光阻层和/或其它抗蚀剂材料)。
现在请参照图8，依据本发明的制程可包括在沟槽112内以及第一及第二子结构100、102上方形成栅极材料114。栅极材料114可由本文中就第一、第二、第三及第四栅极20、22、24、62(图3至5)所述材料的其中一种或多种组成，或者可由任意其它当前已知或以后开发的导电材料组成，以提供与半导体鳍片的电性连接。所形成的栅极材料114可包括至少位于沟槽112(图7)内的导电区104的暴露第一部分104a上方并与其接触的第一栅区116。通常，第一栅区116以位于沟槽112(图7)内从而具有基本垂直的取向而可区别于栅极材料114的其余部分。在一些实施例中，第一栅区116可由与栅极材料114类似的材料或相同的材料组成，且更具体而言，可在与栅极材料114的其余部分相同的金属化制程期间形成。具有第一栅区116的栅极材料114可依据任意当前已知或以后开发的材料形成制程形成。例如，栅极材料114及第一栅区116可通过沉积形成。本文中所使用的术语“沉积”可包括适于沉积的任意当前已知或以后开发的技术，包括但不限于例如化学气相沉积(chemical vapordeposition；CVD)、低压CVD(low-pressure CVD；LPCVD)、等离子体增强型CVD(plasma-enhanced CVD；PECVD)、减压CVD(sub-atmosphere CVD；SACVD)、高密度等离子体CVD(highdensity plasma CVD；HDPCVD)、快速加热CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反应处理CVD(limited reaction processingCVD；LRPCVD)、金属有机CVD(metalorganic CVD；MOCVD)、溅镀沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂方法、物理气相沉积(physical vapordeposition；PVD)、原子层沉积(atomic layer deposition；ALD)、化学氧化、分子束外延(molecular beam epitaxy；MBE)、电镀，以及蒸镀。
请参照图9，栅极材料114可包括与第一栅区116及第二子结构102的半导体鳍片108横向相邻形成的第二栅区118，栅极介电质110(图6至8)的部分位于它们之间。第二栅区118的形成可将第一子结构100的导电区104与第一子结构100中的半导体鳍片108的栅极介电质110电性连接。另外，本发明的实施例可选择性包括例如在同一金属化制程期间形成与第二子结构102的半导体鳍片108横向相邻的另一个第二栅区118。第二栅区118在图9中以虚线表示，以表示它们在自第一及第二子结构100、102横向偏离的二维平面中的位置。为形成第二栅极结构118，可依据任意当前已知或以后开发的制程移除部分材料(例如横向设置的绝缘体106的部分)，以暴露与第一及第二子结构100、102横向相邻的区域。接着，一个或多个第二栅区118可形成于该移除部分中并与一个或多个半导体鳍片108及第一栅区116接触。一个或多个第二栅区118可与位于第一子结构100及第二子结构102的一个或多个半导体鳍片108上和/或与其相邻的栅极介电层110接触。还应当理解，在替代实施例中，第二栅区118可至少部分形成于与第一及第二子结构100、102相同的二维平面中，同时例如通过移除位于电性连接结构上方或与其接触的绝缘体106的部分和/或其它材料保持与第一栅区116和/或一个或多个半导体鳍片108横向相邻。
图9还显示选择性移除栅极材料114(图8)的部分而不移除第一栅区116的制程，以在第一与第二子结构100、102之间形成与其它组件的电性连接。在半导体鳍片108上方和/或侧面，可移除位于第一及第二子结构100、102上方的栅极材料114及栅极介电层110(图6至8)的至少部分，而第一栅区116在沟槽112内保持不变。栅极材料114及栅极介电层110可分别通过任意当前已知或以后开发的移除制程移除(例如干式蚀刻、湿式蚀刻和/或平坦化)。额外绝缘材料可形成于绝缘体106上方，以扩大绝缘体106的体积，从而使半导体鳍片108的上表面与绝缘体106的上表面基本共面。第一接触120可形成于第一子结构100的半导体鳍片108上方且第二接触122可形成于第二子结构102的半导体鳍片108上方。第一及第二接触120、122可由导电金属形成，例如本文中就接触30(图3至5)、64(图3、5)所述的材料的其中一种或多种。为形成第一及第二接触120、122，可例如形成沟槽以暴露一个或多个半导体鳍片108的上表面，以及在该一个或多个暴露半导体鳍片108及该沟槽的侧壁上形成难熔衬里材料(未图示)。接着，在以回蚀刻至想要的尺寸之前(例如通过应用如CMP或其它制程的抛光技术进行移除和/或平坦化)，可在该衬里材料上沉积金属。应当理解，本文中所述的任意其它类型接触(例如接触30(图2、4)、接触64(图3至5)以及额外接触66(图3、5))可依据相同的制程步骤组合形成。电性连接的子结构100、102可分别形成相应垂直取向的FET的部分，例如垂直FinFET，栅区116、118充当栅极且半导体鳍片108分别在操作期间充当源/漏极电性连接及沟道区。另外，例如依据图5中所示以及本文中其它地方所述的配置，第一及第二子结构100、102的各半导体鳍片108可与导电区104的外缘基本垂直对齐。
请参照图10，第一子结构200及第二子结构202可形成于包括导电区204的IC前驱体材料的共用区。如图10中所示及本文中所述的子结构200、202可在单独和/或独立的制程组中独立制造。如本文中所述，本发明的实施例可将第一子结构200与第二子结构202电性连接，以形成例如一组电性连接的FinFET晶体管和/或RAM单元。各子结构200、202可包括位于绝缘体206的两个或更多区之间的导电区204，半导体鳍片208基本垂直位于导电区204的第一部分204a上方。栅极210可与半导体鳍片208电性连接(例如直接或通过栅极介电层(未图示))，以使子结构202的栅极210的部分垂直位于第一子结构200中的导电区204的第二部分204b上方。导电区204可通过一个或多个浅沟槽隔离207相互横向隔开，该浅沟槽隔离207由与一个或多个浅沟槽隔离54(图4)相同的材料或者任意当前已知或以后开发的电性绝缘材料组成。最初，第二子结构202的栅极210可与第一子结构200的导电区204电性隔离。例如依据图5中所示以及本文中其它地方所述的配置，第一及第二子结构200、202的各半导体鳍片208可与相应导电区204的外缘基本垂直对齐。
请参照图11，依据本发明的制程可包括移除绝缘体206及第一子结构202的栅极210的部分，以形成沟槽212。沟槽212的形成还可暴露第二子结构200的导电区204的第一部分204a。任意当前已知或以后开发的选择性或非选择性移除制程，例如图案化、干式蚀刻、湿式蚀刻，和/或本文中其它地方所述的移除制程的其中一种或多种，可允许部分移除绝缘体206。图11中所示的二维平面可为与图10中所示的平面相同或者不同的二维平面，且蚀刻的表面区域可仅部分包括第一子结构202的栅极210，例如以仅移除第一子结构202的栅极210的单条外缘。在任何情况下，沟槽212的至少一个侧壁可包括与栅极210相邻的区，且栅极212的下表面可暴露导电区204。沟槽212的形成可使STI 207保持不变，以使各子结构200、202的导电区204保持相互电性断开。
现在请参照图12，本发明的实施例可包括在第二子结构202中的导电区204的暴露第一部分204a上方，在沟槽212(图11)内形成连接接触214。连接接触214可将第一子结构200中的栅极210与第二子结构202中的导电区204电性连接，例如通过由本文中所述的示例电性导电材料的其中一种或多种组成的连接接触214。在同一制程或独立的制程中，在第一及第二子结构200、202的半导体鳍片208上方可形成接触216。接触216可提供与半导体鳍片208的结构的电性连接，从而使各子结构200、202能够充当垂直取向的FinFET晶体管，半导体鳍片208中的沟道形成由各栅极210的电性属性控制。
为形成连接接触214和/或源漏接触216，可例如通过形成沟槽(例如沟槽212(图11))以暴露导电区204的上表面和/或一个或多个半导体鳍片108，以及在该暴露材料及该沟槽(例如沟槽212)的侧壁上形成难熔衬里材料(未图示)。接着，在以回蚀刻至想要的尺寸之前(例如通过应用如CMP或其它制程的抛光技术进行移除和/或平坦化)，可在该衬里材料上沉积导电金属。为将子结构200和/或202用作FinFET晶体管，可将接触216与电压源连接，从而可使电流响应由一个或多个栅极210的施加电压所形成的沟道流过一个或多个半导体鳍片208。连接接触214和/或接触216可由与接触30(图2、4)、接触64(图3至5)和/或额外接触66(图3、5)相同的材料组成。形成接触214和/或接触216的制程可包括本文中其它地方就其它制程步骤中所形成的结构的所述的材料的示例形成制程的其中一个或多个。
本文中所使用的术语仅是出于说明特定实施例的目的，并非意图限制本发明。除非上下文中另外明确指出，否则本文中所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，应当理解，术语“包括”用于本说明书中时表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。
所述的权利要求中的所有手段或步骤加功能元素的相应结构、材料、动作及等同物意图包括结合具体请求保护的其它请求保护的元素的执行该功能的任意结构、材料或动作。本发明的说明用于示例及说明目的，而非意图详尽无遗或限于所披露形式的发明。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离本发明的范围及精神。实施例经选择及说明以最佳解释本发明的原理及实际应用，并使本领域的普通技术人员能够理解本发明针对不同的实施例所具有适合所考虑的特定应用的不同变更。

Claims (19)

1.一种集成电路(IC)结构，包括：
第一导电区；
第二导电区，与该第一导电区横向隔开；
第一垂直取向半导体鳍片，形成于该第一导电区上方并与其接触；
第二垂直取向半导体鳍片，形成于该第二导电区上方并与其接触；
第一栅极，与各该第一垂直取向半导体鳍片及该第二导电区接触，其中，该第一栅极包括：
基本水平的部分，与该第一垂直取向半导体鳍片接触，及
基本垂直的部分，与该第二导电区接触；以及
第二栅极，与各该第二垂直取向半导体鳍片及该第一导电区接触，其中，该第二栅极包括：
基本水平的部分，与该第二垂直取向半导体鳍片接触，以及
基本垂直的部分，与该第一导电区接触。
2.如权利要求1所述的集成电路结构，还包括：
第三垂直取向半导体鳍片，形成于该第一导电区上方并与其接触，且与该第一栅极电性连接；
第四垂直取向半导体鳍片，形成于该第一导电区上方并与其接触；
第五垂直取向半导体鳍片，形成于该第二导电区上方并与其接触，且与该第二栅极电性连接；以及
第六垂直取向半导体鳍片，形成于该第二导电区上方并与其接触，其中，该第一、第二、第三、第四、第五以及第六垂直取向半导体鳍片包括静态随机访问存储器单元的相应FinFET晶体管的部分。
3.如权利要求1所述的集成电路结构，其中，该第一垂直取向半导体鳍片及该第二垂直取向半导体鳍片的其中一个的垂直长度与水平长度的高宽比为至少约2比1。
4.如权利要求1所述的集成电路结构，其中，该第一垂直取向半导体鳍片的外缘与该第一导电区的外缘基本垂直对齐，以及其中，该第二垂直取向半导体鳍片的外缘与该第二导电区的外缘基本垂直对齐。
5.如权利要求1所述的集成电路结构，其中，该第一栅极基本包围该第一垂直取向半导体鳍片及该第二垂直取向半导体鳍片的至少其中一个。
6.如权利要求1所述的集成电路结构，其中，该第一导电区及该第二导电区的至少其中一个包括p掺杂半导体区、n掺杂半导体区及硅化物区的其中一个。
7.如权利要求1所述的集成电路结构，其中，该第一导电区及该第二导电区分别包括绝缘体上硅结构的掺杂半导体层。
8.一种集成电路(IC)结构，包括：
第一导电区；
第二导电区，与该第一导电区横向隔开；
第一垂直取向半导体鳍片，形成于该第一导电区上方并与其接触；
第二垂直取向半导体鳍片，形成于该第二导电区上方并与其接触；
第一栅极，与该第一垂直取向半导体鳍片接触；以及
第一接触，位于该第二导电区上方并垂直延伸穿过该第一栅极，其中，该第一接触将该第一栅极与该第二导电区电性连接。
9.如权利要求8所述的集成电路结构，还包括：
第二栅极，与该第二垂直取向半导体鳍片接触；以及
第二接触，位于该第一导电区上方并垂直延伸穿过各绝缘体及该第一栅极，其中，该第一接触将该第二栅极与该第一导电区电性连接。
10.如权利要求9所述的集成电路结构，还包括：
第三垂直取向半导体鳍片，形成于该第一导电区上方并与其接触，且与该第一栅极电性连接；
第四垂直取向半导体鳍片，形成于该第一导电区上方并与其接触；
第五垂直取向半导体鳍片，形成于该第二导电区上方并与其接触，且与该第二栅极电性连接；以及
第六垂直取向半导体鳍片，形成于该第二导电区上方并与其接触，其中，该第一、第二、第三、第四、第五以及第六垂直取向半导体鳍片包括静态随机访问存储器单元的相应FinFET晶体管的部分。
11.如权利要求8所述的集成电路结构，其中，该第一垂直取向半导体鳍片及该第二垂直取向半导体鳍片的其中一个的垂直长度与水平长度的高宽比为至少约2比1。
12.如权利要求8所述的集成电路结构，其中，该第一垂直取向半导体鳍片的外缘与该第一导电区的外缘基本垂直对齐，以及其中，该第二垂直取向半导体鳍片的外缘与该第二导电区的外缘基本垂直对齐。
13.如权利要求8所述的集成电路结构，其中，该第一栅极基本包围该第一垂直取向半导体鳍片及该第二垂直取向半导体鳍片的至少其中一个。
14.如权利要求8所述的集成电路结构，其中，该第一导电区及该第二导电区的至少其中一个包括p掺杂半导体区、n掺杂半导体区及硅化物区的其中一个。
15.如权利要求8所述的集成电路结构，其中，该第一导电区及该第二导电区分别包括绝缘体上硅结构的掺杂半导体层。
16.一种形成电性连接的方法，该方法包括：
设置集成电路结构，该集成电路结构包括：
第一导电区，
第二导电区，与该第一导电区横向隔开，
第一半导体鳍片，基本垂直位于该第一导电区上方，
第二半导体鳍片，位于该第二导电区的第一部分上方，
绝缘体，至少位于该第二导电区的第二部分上方，以及
栅极介电质，位于该绝缘体、该第一半导体鳍片及该第二半导体鳍片上方；
移除位于该第二导电区的该第二部分上方的该绝缘体及该栅极介电质的部分，以暴露该第二导电区的该第二部分；以及
在该栅极介电质及该第二导电区的该暴露第二部分上方形成第一栅区，以将该集成电路结构与该第二半导体鳍片电性连接。
17.如权利要求16所述的方法，其中，该集成电路结构包括第一垂直取向场效应晶体管的部分且该第二半导体鳍片包括第二垂直取向场效应晶体管的部分。
18.如权利要求16所述的方法，还包括：
在所述形成该第一栅区以后，移除位于该第一半导体鳍片及该第二半导体鳍片上方的该第一栅区的部分；以及
形成位于该第一半导体鳍片上方的第一接触以及位于该第二半导体鳍片上方的第二接触。
19.如权利要求16所述的方法，还包括在所述形成该第一栅区期间，形成与邻近该第二半导体鳍片的该栅极介电质接触的第二栅区。
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