CN103377924A - 一种半导体结构及其制造方法 - Google Patents

Abstract

本发明提供了一种半导体结构及其制造方法先形成伪源/漏区，再除去该伪源/漏区后形成替换源/漏区，有效避免了对强应变的源/漏区进行高温退火时强应力引起的晶格错位和缺陷；在该半导体结构的形成过程中采用较低的退火处理温度，因此替换源/漏区的材料可选用高Ge比重的SiGe或SiC，能向MOSFET的沟道区施加强应力，提升了MOSEFT的性能。

Description

一种半导体结构及其制造方法

技术领域

本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小(目前已经可以达到纳米级)，随着半导体器件尺寸的缩小，迁移率的提升成为保持晶体管性能的关键。可以使用应变技术，通过导入局部的单向拉应力或压应力到MOSFET的沟道以提升MOSFET沟道内的载流子迁移率，从而最终提升半导体器件的性能。

目前使用内嵌的应变源/漏区来向MOSFET的沟道区提供应力，以提升MOSFET的性能。一方面，想使沟道区内的载流子迁移率提高，理想状态是提供向沟道区施加强应力；另一方面，在高温退火的过程中，MOSFET的源/漏区中的强应力会引起晶格错位和缺陷，从而影响MOSFET的性能。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以避免对强应变的源/漏区进行高温退火时强应力引起的晶格错位和缺陷。

一方面，本发明提供了一种半导体结构的制造方法，该方法包括：

a)提供由第一半导体材料构成的衬底，在该衬底中形成隔离区，在该衬底之上形成栅极堆叠，并在栅极堆叠的两侧形成源漏延伸区；

b)在栅极堆叠的侧壁上形成侧墙；

c)以带有侧墙的栅极堆叠为掩模，对衬底进行刻蚀，在带有侧墙的栅极堆叠与隔离区之间形成凹陷；

d)在所述凹陷内生长不同于第一半导体材料的第二半导体材料，形成伪源/漏区；

e)形成至少一层覆盖整个半导体结构的介质层；

f)去除所述至少一层介质层的一部分以形成到达所述伪源/漏区的接触孔，移除所述伪源/漏区形成源/漏区空腔；

g)在所述源/漏区空腔内形成替换源/漏区，并在所述接触孔内形成与该替换源/漏区电连接的接触塞。

相应地，本发明还提供了一种半导体结构，该半导体结构包括：

第一半导体材料构成的衬底；

形成在所述衬底之上的栅极堆叠，从衬底表面向上包括栅介质层、导电栅极材料层、以及覆盖层，所述栅极堆叠侧壁上形成有侧墙；

位于侧墙下方的衬底中的源漏延伸区；

位于栅极堆叠两侧的，由第二半导体材料构成的替换源/漏区，其下表面低于所述栅介质层与衬底的交界面，并至少部分嵌于所述衬底中。

本发明提供的半导体结构及其制造方法使用了替换的源/漏区，有效避免了对强应变的源/漏区进行高温退火时强应力引起的晶格错位和缺陷。此外，在该半导体结构的形成过程中采用较低的退火处理温度，所述替换源/漏区的材料可选用高Ge比重的SiGe(应用于PMOS)或SiC(应用于NMOS)，这两种材料的形成的所述替换源/漏区产生强应变，向MOSFET的沟道区施加强应力，提升了MOSEFT的性能。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；

图2至图12是根据本发明的一个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；

图13至图15是根据图2至图12示出的半导体结构在形成替换源/漏区时的另一种具体实施方式的各个制造阶段的剖视结构示意图；

图16和图17是根据图2至图12示出的半导体结构在形成源/漏区空腔时的另一种具体实施方式的各个制造阶段的剖视结构示意图；

附图中相同或相似的附图标记代表相同或相似的部件。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。

下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

由于本发明提供的半导体结构具有几种优选结构，下面分别对每一种所述优选结构进行概述。

实施例一：

请参考图12，图12是本发明提供的半导体结构的一种具体实施方式剖视结构示意图，该半导体结构包括：

第一半导体材料构成的衬底100；

形成在所述衬底100之上的栅极堆叠，从衬底表面向上包括栅介质层、导电栅极材料层、以及覆盖层，所述栅极堆叠侧壁上形成有侧墙300；

位于侧墙下方的衬底中的源漏延伸区；

位于栅极堆叠两侧的，由第二半导体材料构成的替换源/漏区304，其下表面低于所述栅介质层与衬底的交界面，并至少部分嵌于所述衬底100中。

具体地，所述栅极堆叠形成在衬底100之上。衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。在本实施例中，衬底100是硅衬底。

衬底100中一般形成有隔离区120。隔离区120的材料是绝缘材料，例如可以采用SiO₂或Si₃N₄，隔离区120的宽度可以视半导体结构的设计需求决定。

该栅极堆叠自下而上包括栅极介质层201、栅金属层202、栅电极层203，可选地，该栅极堆叠还可以包括至少一层介质层以保护其下的栅电极层203等结构，在本实施例中，所述至少一层介质层包括氧化物层204和氮化物层205，具体地，栅极介质层201的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，其厚度在1nm～4nm之间；栅金属层202的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa中的一种或其组合，其厚度在5nm～20nm之间；栅电极层203的材料可以选用Poly-Si，其厚度在20nm～80nm之间；氧化物层204的材料是SiO₂，其厚度在5nm～10nm之间；氮化物层205的材料是Si₃N₄，其厚度在10nm～50nm之间。

此外，栅极堆叠两侧形成有侧墙300，用于将栅极堆叠隔开。侧墙300可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙300可以具有多层结构。侧墙300可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。

侧墙下方的衬底中形成有源漏延伸区110。替换源/漏区304形成在所述衬底100中的隔离区120和所述源/漏延伸区110之间，并至少部分嵌于所述衬底100中。对于P型MOSFET替换源/漏区304的材料是e是原位掺杂B的SiGe，其中Ge元素的比重为20％～70％；对于N型MOSFET，替换源/漏区304的材料是原位掺杂P或As的SiC，其中C元素的比重为0.5％～2％。

至少一层介质层覆盖所述栅极堆叠和替换源/漏区304(本实施例中，该至少一层介质层还覆盖了隔离区120)，嵌于所述至少一层介质层中的接触塞306与替换源/漏区304电连接。所述至少一层介质层的材料包括SiO₂、碳掺杂SiO₂、BPSG(硼磷硅玻璃)、PSG(磷硅玻璃)、USG(无掺杂硅玻璃)、氮氧化硅、低k材料或其组合。在本实施例中，所述至少一层介质层包括覆盖所述栅极堆叠、隔离区120和伪源/漏区140的Si₃N₄介质层301，以及覆盖所述Si₃N₄介质层301的SiO₂介质层302，其中Si₃N₄介质层301优选的材料可以是Si₃N₄，其厚度在10nm～80nm之间；SiO₂介质层302优选的材料是SiO₂，其厚度在100nm～500nm之间。

优选地，替换源/漏区304延伸一部分至接触孔303内并填充部分接触孔303(接触孔303贯穿所述Si₃N₄介质层301和SiO₂介质层302使替换源/漏区304暴露)，形成提升的源/漏区(高于栅极介质层201的上平面)，但是通常该替换源/漏区304的上平面不高于所述栅极堆叠的上平面。当然在其他的实施例中替换源/漏区304的上平面也可以低于栅极介质层201的上平面或与栅极介质层201的上平面齐平(本文内，术语“齐平”或“共面”意指两者之间的高度差在工艺误差允许的范围内)。在本实施例中，嵌于Si₃N₄介质层301和SiO₂介质层302内的接触塞306至少部分填充接触孔303，并和替换源/漏区304电连接。接触塞306可以向接触孔303内填充导电材料形成，通常接触塞306的材料是导电性能较好的金属，例如W，当然也可以选用其他材料，例如W、Al、TiAl合金中任一种或其组合。此外，在本实施例中，经过CMP处理使接触塞306的上平面与SiO₂介质层302的上平面齐平。

可选地，在替换源/漏区304和接触塞306之间该半导体结构还可以包括接触层305，在本实施例中，衬底100是硅衬底，接触层305是硅化镍、硅化铂或其组合，在其他的一些实施例中，接触层305还可以是硅化钛、硅化钴或硅化铜或其他金属硅化物(均以硅衬底为例)。此外，接触塞306与所述至少一层介质层之间以及所述接触塞306与所述替换源/漏区304之间具有衬层(若替换源/漏区304的上平面已经形成接触层305，则所述衬层形成在接触塞306和接触层305之间)，该衬层的材料可以是Ti、TiN、Ta、TaN或其组合，该衬层的厚度可以是5nm-20nm，如10nm或15nm。

以上是根据本发明的半导体结构的一种实施例，下面给出另一种实施例。

实施例二：

参考图15，图15是本发明提供的半导体结构的另一种具体实施方式剖视结构示意图，在参考实施例一中相同部分的描述的基础上，图15示出的半导体结构与图12示出的半导体结构的区别在于：图15示出的半导体结构中替换源/漏区304的上平面高于图12示出的替换源/漏区304的上平面(即更接近所述至少一层介质层的上平面)，但是通常不高过所述栅极堆叠的上平面。即替换源/漏区304的上表面高于接触孔的底部，该接触孔指的是图8中形成的到达伪源/漏区140的接触孔303。由于替换源/漏区304的上平面较高，相比图12示出的实施例填充了接触孔303的更多的部分，因此本实施例中形成的接触塞306的厚度较小，在形成接触塞306的时较为容易，厚度较小的接触塞306的电阻也相应减小，因此接触电阻减小，提高了MOSFET的性能。

本发明还提供了另一种与实施例一和实施例二中替换源/漏区304有区别的半导体结构，请参考实施例三的描述。

实施例三：

参考图17，图17是本发明提供的半导体结构的另一种具体实施方式剖视结构示意图，在参考实施例一中相同部分的描述的基础上，图17示出的半导体结构与图12示出半导体结构的区别在于：替换源/漏区304嵌于衬底100内的部分离MOSFET的沟道区更近，该替换源/漏区304的截面是∑形状，其靠近MOSFET的沟道区的一端向沟道区延伸，另一端由于隔离区120的阻挡停止在隔离区120的一侧(其他一些实施例中替换源/漏区304可能并未到达隔离区120，即隔离区120和替换源/漏区304之间还隔有衬底100的硅)。本实施例中替换源/漏区304的形状可以向MOSFET的沟道区施加更强的有利应力，对MOSFET的沟道区的载流子迁移率的有利影响也更大，有助于提升MOSFET的性能。在此实施例中，典型地，替换源/漏区304的侧壁为{111}晶面；衬底100的上表面为{100}或{110}晶面。

此外，如图17所示出的这种半导体结构的替换源/漏区304的也可以形成上平面较高的替换源/漏区304(即更接近所述至少一层介质层的上平面)，其具体布置可以参考实施例二中相关部分的描述。

需要说明是，在同一个半导体器件之中，根据制造需要可以包括上述实施例一至实施例三提供的任意一种半导体结构或其组合。

下文中将结合本发明提供的半导体结构的制造方法对上述三种实施例进行进一步的阐述。

请参考图1，图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：

步骤S100，提供由第一半导体材料构成的衬底，在该衬底中形成隔离区，在该衬底之上形成栅极堆叠，并在栅极堆叠的两侧形成源漏延伸区；

步骤S200，在栅极堆叠的侧壁上形成侧墙；

步骤S300，以带有侧墙的栅极堆叠为掩模，对衬底进行刻蚀，在带有侧墙的栅极堆叠与隔离区之间形成凹陷；

步骤S400，在所述凹陷内生长不同于第一半导体材料的第二半导体材料，形成伪源/漏区；

步骤S500，形成至少一层覆盖整个半导体结构的介质层；

步骤S600，去除所述至少一层介质层的一部分以形成到达所述伪源/漏区的接触孔，移除所述伪源/漏区形成源/漏区空腔；

步骤S700，在所述源/漏区空腔内形成替换源/漏区，并在所述接触孔内形成与该替换源/漏区电连接的接触塞。

下面结合图2至图12对步骤S100至步骤S700进行说明，图2至图12是根据本发明的一个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；

需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。

首先，执行步骤S100，提供衬底100，在该衬底100中形成隔离区120，在该衬底100之上形成栅极堆叠，并在栅极堆叠的两侧形成源/漏延伸区。参考图2，在本发明的一个实施例中，图2示出的衬底100中已经形成隔离区120，衬底100包括硅衬底(例如晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100的厚度可以是但不限于约几百微米，例如可以在400μm-800μm的厚度范围内。隔离区120的材料是绝缘材料，例如可以采用SiO₂或Si₃N₄，隔离区120的宽度可以视半导体结构的设计需求决定。在本实施例中，衬底100是硅衬底。

在前栅工艺中，在衬底100和隔离区120上形成多层结构，该多层结构包括：形成覆盖衬底100和隔离区120的栅极介质层201、覆盖栅极介质层201的栅金属层202、覆盖栅金属层202的栅电极层203、覆盖栅电极层203的氧化物层204、覆盖氧化物层204的氮化物层205、以及覆盖氮化物层205并用于绘图以刻蚀出栅极堆叠的光刻胶层206，其中，栅极介质层201的材料可以是热氧化层，包括氧化硅、氮氧化硅，也可为高K介质，例如HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al₂O₃、La₂O₃、ZrO₂、LaAlO中的一种或其组合，其厚度在1nm～4nm之间；栅金属层202的材料可以选用TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa中的一种或其组合，其厚度在5nm～20nm之间；栅电极层203的材料可以选用Poly-Si，其厚度在20nm～80nm之间；氧化物层204的材料是SiO₂，其厚度在5nm～10nm之间；氮化物层205的材料是Si₃N₄，其厚度在10nm～50nm之间；光刻胶层206的材料可是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料等。上述多层结构中除了光刻胶层206以外，可以通过化学气相沉积(Chemical vapordeposition，CVD)、高密度等离子体CVD、ALD(原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法形成在衬底100上。

接下来参考图3，使用反应离子刻蚀的方法对所述多层结构进行刻蚀以形成栅极堆叠，反应离子刻蚀分别刻蚀掉氮化物层205、氧化物层204、栅电极层203和栅金属层202未被光刻胶层206覆盖的部分，直至暴露出栅极介质层201。除此之外，也可以采用其他合适的刻蚀方式，例如湿刻。刻蚀后可以使用常规方法移除光刻胶层206。

可选地，在步骤S100中，进一步还包括如下步骤：以所述栅极堆叠为掩模进行离子注入，在衬底100中形成源/漏延伸区110。源/漏延伸区110可以由包括光刻结合离子注入、扩散和/或其他合适工艺的方法形成。此外，可选地可以选用晕注入(halo注入)形成晕区。形成源/漏延伸区110和/或晕区之后可以进行退火处理激活掺杂。

参考图4，执行步骤S200，在栅极堆叠的侧壁形成侧墙300，用于将所述栅极堆叠隔开。侧墙300可以由氮化硅、氧化硅、氮氧化硅、碳化硅和/或其他合适的材料形成。侧墙300可以具有多层结构。侧墙300可以通过沉积-刻蚀工艺形成，其厚度范围大约是10nm-100nm。

在后栅工艺中，形成的栅极堆叠包括伪栅和承载伪栅的栅介质层201，可以在随后的步骤中进行替代栅工艺。

参考图5，执行步骤S200，以带有侧墙的栅极堆叠为掩模，对衬底100进行刻蚀，在带有侧墙的栅极堆叠与隔离区120之间形成凹陷130。具体地，使用反应离子刻蚀方法先刻蚀掉栅极介质层201(由于侧墙300和所述栅极堆叠的保护，处于侧墙和所述栅极堆叠之下的栅极介质层201保留)，然后再使用反应离子刻蚀方法刻蚀至少部分所述栅极堆叠与隔离区120之间的衬底，直至形成下陷至衬底100内部的凹陷130。需要说明的是，凹陷130的深度可以根据设计需求决定。优选地，凹陷130的深度在300nm～1500nm之间。此时，侧墙300和所述栅极堆叠的下方形成沟道区。

参考图6，执行步骤S400，在所述凹陷130内生长不同于第一半导体材料的第二半导体材料，形成伪源/漏区140。例如，在凹陷130内选择性外延生长SiGe，形成伪源/漏区140，所述SiGe中Ge的比重为5％～20％。优选地，在本实施例中，伪源/漏区140的上平面高过栅极介质层201的上平面。优选地，该伪源/漏区140的高度高于所述源漏延伸区的PN结的下表面。

参考图7，执行步骤S500，形成至少一层覆盖整个半导体结构的介质层，所述至少一层介质层可以通过化学气相沉积(Chemical vapor deposition，CVD)、高密度等离子体CVD、ALD(原子层淀积)、等离子体增强原子层淀积(PEALD)、脉冲激光沉积(PLD)或其他合适的方法形成。在本实施例中，所述至少一层介质层包括覆盖所述栅极堆叠、隔离区120和伪源/漏区140的Si₃N₄介质层301，以及覆盖所述Si₃N₄介质层301的SiO₂介质层302，其中Si₃N₄介质层301优选的材料可以是Si₃N₄，其厚度在10nm～80nm之间；SiO₂介质层302优选的材料是SiO₂，其厚度在100nm～500nm之间。当然所述至少一层介质层还可以由其他材料组成，例如碳掺杂SiO₂、BPSG(硼磷硅玻璃)、PSG(磷硅玻璃)、USG(无掺杂硅玻璃)、氮氧化硅、低k材料或其组合。

形成所述至少一层介质层后可以使用CMP工艺对该至少一层介质层的上平面进行处理使其齐平。

参考图8和图9，执行步骤S600，去除所述至少一层介质层的一部分以形成到达所述伪源/漏区140的接触孔303，移除所述伪源/漏区140形成源/漏区空腔131。刻蚀所述至少一层介质层的方法可以是干式刻蚀或湿式刻蚀，首先参考图8，在本实施例中，使用反应离子刻蚀工艺刻蚀Si₃N₄介质层301和SiO₂介质层302后形成使伪源/漏区140暴露的接触孔303(即接触孔303的下端停止在伪源/漏区140的上平面)。接下来参考图9，通过所述接触孔303移除伪源/漏区140。具体地，可以刻蚀掉伪源/漏区140直至衬底100暴露(即移除伪源/漏区140后暴露出衬底100的硅平面)，从而形成源/漏区空腔131。由于伪源/漏区140的材料是SiGe，其不同于衬底100的材料，因此可以选择性刻蚀掉伪源/漏区140而停止于硅衬底100的表面。源/漏区空腔131形成后，接触孔303和源/漏区空腔131连通。

参考图10至图12，执行步骤S700，在所述源/漏区空腔131内形成替换源/漏区304，并在所述接触孔303内形成与该替换源/漏区电连接的接触塞306。首先参考图10，在源/漏区空腔131之上形成替换源/漏区304。其具体方法是：对于P型MOSFET，在源/漏区空腔131上选择性外延生长SiGe(该SiGe是原位掺杂B的SiGe，其中Ge元素的比重为20％～70％)以形成替换源/漏区304；对于N型MOSFET，在源/漏区空腔131上选择性外延生长SiC(该SiC是原位掺杂P或As的SiC，其中C元素的比重为0.5％～2％)以形成替换源/漏区304。该替换源/漏区304的上平面可以低于源/漏区空腔131的上平面，也可以高于源/漏区空腔131进入接触孔303中，并填充部分接触孔303。在本实施例中，优选地使替换源/漏区304的上端进入到接触孔303内并填充部分接触孔303形成提升的源/漏区(高于栅极介质层201的上平面)。Si和Ge具有相同的结晶构造，因而可在一种材料上堆叠另一种材料，且能够保持固定的原子顺序。由于Ge的晶格常数(0.566nm)比Si(0.543nm)略大，所以硅上的SiGe会向所述沟道区施加压应力，SiGe中Ge元素的比重变大，该压应力也相应地变强，本实施例中Ge元素的比重较大(20％～70％)，因此能形成较强的压应力(理论上Ge的比重越大越好，但是随着Ge比重的增加可能会导致应变松弛等缺陷，因此将SiGe中Ge元素的比重控制在20％～70％的范围内是合理的)；C的晶格常数(0.356nm)远小于Si，所以即使只有很少量的Si被C替换，也能在沟道内形成较大的拉应力，本实施例中C元素的比重为0.5％～2％，能够想所述沟道区施加较强的拉应力。因此根据本发明提供的方法，向MOSFET的沟道区施加了有利的压应力或拉应力，有利于提高MOSFET的性能。优选地，替换源/漏区304的上表面高于接触孔303的底面。进一步地，替换源/漏区304的上表面可以达到所述接触孔303的上部。

参考图11和图12，执行步骤S700的余下流程，可以使用常规方法在接触孔303内形成与替换源/漏区304电连接的接触塞306。接触塞306可以向接触孔303内填充导电材料形成。通常接触塞306的材料是导电性能较好的金属，例如W，当然也可以选用其他材料，例如W、Al、TiAl合金中任一种或其组合。填充接触塞306后可以使用CMP工艺对填充的金属进行处理，以暴露出所述至少一层介质层和接触塞306的顶部，方便进行后续加工。

参考图11，可选地，在形成接触塞306之前，执行如下步骤：形成覆盖整个半导体结构的金属层；进行退火，在由接触孔暴露的所述替换源/漏区304表面形成接触层305；除去未发生反应的金属层。优选地，在形成所述金属层之前，首先采用离子注入、沉积非晶化物或者原位掺杂生长的方式，对由接触孔暴露的所述替换源/漏区304进行预非晶化处理，形成局部非晶区域。由于离子注入方法容易导致末端缺陷，因此在本实施例中优选使用沉积非晶化物或者原位掺杂生长方式来形成非晶化物。然后利用金属溅镀方式或化学气相沉积法，在该非晶区域上形成的金属层，优选地，该金属层的材料Ni、Pt或其组合。在本实施例中选用Pt比重为1％～3％的NiPt合金，或选用纯Ni作为所述金属层的材料。当然该金属层的材料也可以是其他可行的金属，例如Ti或Co等。然后对该半导体结构进行退火，优选地本实施例中退火处理的温度大于或等于300℃，并小于或等于500℃。经过退火使所述沉积的金属与替换源/漏区304内形成的非晶化物发生反应形成接触层305，根据沉积的金属层不同，该接触层700可以是硅化镍、硅化铂或其组合。最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。形成接触层305后，接触塞306通过该接触层305与替换源/漏区304电连接，形成接触层305的好处是可以减小接触塞306与替换源/漏区304之间的电阻率，进一步降低接触电阻。

可选地，在填充接触塞306之前，可以在所述接触孔303的侧壁以及底部形成衬层(未在附图中示出)。该衬层可以通过ALD、CVD、PVD等沉积工艺沉积在接触孔303的侧壁及底部，该衬层的材料可以是Ti、TiN、Ta、TaN或其组合，该衬层的厚度可以是5nm-20nm，如10nm或15nm。由于接触孔303的底部连通替换源/漏区304的上平面，因此实质上形成在接触孔303底部的所述衬层是形成在替换源/漏区304的上平面上；若替换源/漏区304的上平面已经形成接触层305，则所述衬层形成于接触层305之上。

以上给出了根据本发明的一个具体实施方式，在形成替换源/漏区304的时候，可以有其他的实施方式。参考图13至图15，图13至图15是根据图2至图12示出的半导体结构在形成替换源/漏区时的另一种具体实施方式的各个制造阶段的剖视结构示意图。首先参考图13，使形成的替换源/漏区304的上平面较高(图13至图15示出的结构仅是示意作用，为了突出替换源/漏区304的上平面较高，并未按照比例绘制，但是应该明白通常情况下，替换源/漏区304的上平面不高于所述栅极堆叠的上平面)，相比上一个实施例填充了接触孔303内更多的部分。具体地，在本实施例中，选择性外延生长SiGe或SiC的时候进行控制使替换源/漏区304长得较高。然后参考图14和图15，依次形成接触层305、衬层和接触塞306。替换源/漏区304、接触层305、衬层和接触塞306的形成方法以及材料选用均可以参考前一具体实施方式中相关部分的描述，在此不在赘述。利用选择性外延生长控制替换源/漏区304长得较高并填充较多的接触孔303，其优点是可以使填充接触塞306的时候较为容易，此外若替换源/漏区304较高，填充的接触塞306厚度相应减小，因此接触塞306的电阻降低，整体减小了接触电阻，有助于提高MOSFET的性能。

优选地，为了使应变的替换源/漏区304对MOSFET的沟道区施加更强的有利应力，可以改进源/漏区空腔131的结构以增大所述有利应力。请参考图16至图17，图16和图17是根据图2至图12示出的半导体结构在形成源/漏区空腔时的另一种具体实施方式的各个制造阶段的剖视结构示意图。首先参考图16，在形成源/漏区空腔131之后，进行进一步加工，对形成的源/漏区空腔131进一步刻蚀，形成截面为∑形状的扩大的源/漏区空腔132。图16示出的半导体结构未进一步对源/漏区空腔131进行加工前是图9所示出的半导体结构。以硅衬底为例，使用四甲基氢氧化氨(TMAH)或KOH在源/漏区空腔131内对硅衬底100进行湿刻，即可形成如图16示出的截面为∑形状的下陷源/漏区132。在本实施例中，截面为∑形状的下陷源/漏区132靠近MOSFET的沟道区的一端向沟道区延伸，另一端由于隔离区120的阻挡停止在隔离区120的一侧。典型地，衬底100的上表面为{100}或{110}晶面，所述扩大的源/漏区空腔132的侧壁为{111}晶面。

接下来参考图17，依次形成替换源/漏区304、接触层305、衬层和接触塞306。替换源/漏区304、接触层305、衬层和接触塞306的形成方法以及材料选用均可以参考图2至图12示出的具体实施方式中相关部分的描述，在此不在赘述。研究结果表明，在上述截面为∑形状的下陷源/漏区132内填充应变材料形成替换源/漏区304(如前文所述的SiGe或SiC)可以更接近MOSFET的沟道区的中心，可以传输更强的有利应力，对MOSFET的沟道区的载流子迁移率的有利影响也更大，有助于提升MOSFET的性能。

本发明提供的半导体结构及其制造方法先形成伪源/漏区140，再除去该伪源/漏区140后形成替换源/漏区304，有效避免了对强应变的源/漏区进行高温退火时强应力引起的晶格错位和缺陷；在该半导体结构的形成过程中采用较低的退火处理温度(退火的温度大于等于300℃且小于等于500℃)，因此替换源/漏区304的材料可选用高Ge比重的SiGe(应用于PMOS)或SiC(应用于NMOS)，这两种材料的形成的所述替换源/漏区产生强应变，向MOSFET的沟道区施加强应力，提升了MOSEFT的性能；进一步形成截面为∑形状的下陷源/漏区132，然后在该∑形状的下陷源/漏区132内填充合适的材料形成替换源/漏区304，有助于对MOSFET的沟道区施加更强的有利应力，使这种结构的MOSFET的载流子迁移率更高；使用提升的源/漏区(即使用选择性外延生长使替换源/漏区304的上平面较高)，有助于减小接触电阻，有效提升了MOSFET的性能。

虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。

此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (22)

1.一种半导体结构的制造方法，包括：

a)提供由第一半导体材料构成的衬底(100)，在该衬底(100)中形成隔离区(120)，在该衬底(100)之上形成栅极堆叠；

b)在栅极堆叠的侧壁上形成侧墙；

c)以带有侧墙的栅极堆叠为掩模，对衬底(100)进行刻蚀，在带有侧墙的栅极堆叠与隔离区(120)之间形成凹陷(130)；

d)在所述凹陷(130)内生长不同于第一半导体材料的第二半导体材料，形成伪源/漏区(140)；

e)形成至少一层覆盖整个半导体结构的介质层；

f)去除所述至少一层介质层的一部分以形成到达所述伪源/漏区(140)的接触孔(303)，移除所述伪源/漏区(140)形成源/漏区空腔(131)；

g)在所述源/漏区空腔(131)内形成替换源/漏区(304)，并在所述接触孔(303)内形成与该替换源/漏区电连接的接触塞(306)。

2.根据权利要求1所述的方法，其特征在于，在步骤a中还包括以栅极堆叠为掩模进行源漏延伸区注入和/或晕注入。

3.根据权利要求1所述的方法，其特征在于，在步骤e中所述形成至少一层覆盖所述栅极堆叠和所述伪源/漏区(140)的介质层包括：

形成覆盖整个半导体结构的氮化硅介质层(301)，再形成覆盖所述氮化硅介质层(301)的氧化硅介质层(302)。

4.根据权利要求1所述的方法，其特征在于，在形成所述接触塞(306)之前，步骤g还包括：

形成覆盖整个半导体结构的金属层；

进行退火，在由接触孔暴露的所述替换源/漏区(304)表面形成接触层(305)；

除去未发生反应的金属层。

5.根据权利要求4所述的方法，其特征在于：

所述退火处理的温度大于或等于300℃，并小于或等于500℃。

6.根据权利要求4所述的方法，其特征在于，在形成所述金属层之前还包括：

采用离子注入、沉积非晶化物或者原位掺杂生长的方式，对由接触孔暴露的所述替换源/漏区(304)进行预非晶化处理，形成局部非晶区域。

7.根据权利要求4至6任一项所述的方法，其特征在于，所述金属层的材料是Ni、Pt或其组合。

8.根据权利要求1所述的方法，其特征在于，在形成所述接触塞(306)之前，步骤e还包括：

在所述接触孔(303)的侧壁以及底部形成衬层。

9.根据权利要求1所述的方法，其特征在于，步骤d中形成所述伪源/漏区(140)的方法包括：

在所述凹陷(130)中选择性外延生长SiGe以形成所述伪源/漏区(140)，所述SiGe中Ge的比重为5％～20％，所述伪源/漏区(140)的高度高于所述源漏延伸区的PN结的下表面。

10.根据权利要求1所述的方法，在步骤f中还包括对形成的所述源/漏区空腔(131)进一步刻蚀，形成截面为∑形状的扩大的源/漏区空腔(132)。

11.根据权利要求10所述的方法，其特征在于，形成所述∑形状的扩大的源/漏区空腔(132)的方法包括：

对于硅衬底，使用TMAH或KOH进一步刻蚀所述源/漏区空腔(131)以形成所述截面为∑形状的扩大的源/漏区空腔(132)。

12.根据权利要求10或11所述的方法，其特征在于，所述扩大的源/漏区空腔(132)的侧壁为{111}晶面。

13.根据权利要求10或11所述的方法，其特征在于，所述衬底(100)的上表面为{100}或{110}晶面。

14.根据权利要求1或10所述的方法，其特征在于，步骤g中形成所述替换源/漏区(140)的方法包括：

对于P型MOSFET，在所述源/漏区空腔(131)或所述截面为∑形状的扩大的源/漏区空腔(132)上选择性外延生长SiGe，原位掺杂B以形成所述替换源/漏区(140)，所述SiGe中Ge的比重为20％～70％；

对于N型MOSFET，在所述源/漏区空腔(131)或所述截面为∑形状的扩大的源/漏区空腔(132)上选择性外延生长SiC，原位掺杂P或As以形成所述替换源/漏区(140)，所述SiC中C的比重为0.5％～2％。

15.根据权利要求1所述的方法，其中所述替换源/漏区(304)的上表面高于所述接触孔(303)的底面。

16.根据权利要求15所述的方法，其中所述替换源/漏区(304)的上表面达到所述接触孔(303)的上部。

17.一种半导体结构，包括：

第一半导体材料构成的衬底；

形成在所述衬底(100)之上的栅极堆叠，从衬底表面向上包括栅介质层、导电栅极材料层、以及覆盖层，所述栅极堆叠侧壁上形成有侧墙；

位于侧墙下方的衬底中的源漏延伸区；

位于栅极堆叠两侧的，由第二半导体材料构成的替换源/漏区(304)，其下表面低于所述栅介质层与衬底的交界面，并至少部分嵌于所述衬底(100)中。

18.根据权利要求17所述的半导体结构，其特征在于，所述替换源/漏区(304)嵌于所述衬底(100)中的部分的截面为∑形状。

19.根据权利要求18所述的半导体结构，其特征在于，所述替换源/漏区(304)的侧壁为{111}晶面。

20.根据权利要求18或19所述的半导体结构，其特征在于，所述衬底(100)的上表面为{100}或{110}晶面。

21.根据权利要求17所述的半导体结构，其特征在于：

对于P型MOSFET，所述替换源/漏区(304)的材料是原位掺杂B的SiGe，所述SiGe中Ge的比重为20％～70％；

对于N型MOSFET，所述替换源/漏区(304)的材料是原位掺杂P或As的SiC，所述SiC中C的比重为0.5％～2％。

22.根据权利要求17所述的半导体结构，其特征在于，所述替换源/漏区(304)的上表面高于接触孔的底部。

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