CN112103249B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有栅极结构；在所述栅极结构两侧的基底上形成第一外延层；在所述基底形成有所述第一外延层的一侧，形成覆盖所述基底表面的层间介质层；在所述层间介质层上形成暴露所述第一外延层的金属接触孔；在所述金属接触孔内形成第二外延层，所述第二外延层覆盖所述金属接触孔的底面，且表面低于所述层间介质层的表面；在所述金属接触孔内形成金属电极。所述方法增大源漏掺杂层的尺寸，提高器件性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术所形成半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构；在所述栅极结构两侧的基底上形成第一外延层；在所述基底形成有所述第一外延层的一侧，形成覆盖所述基底表面的层间介质层；在所述层间介质层上形成暴露所述第一外延层的金属接触孔；在所述金属接触孔内形成第二外延层，所述第二外延层覆盖所述金属接触孔的底面，且表面低于所述层间介质层的表面；在所述金属接触孔内形成金属电极。
优选的，在提供基底的步骤中，所述基底包括衬底和凸出于所述衬底的分立的多个鳍部；所述栅极结构横跨所述多个鳍部，且覆盖所述多个鳍部的部分顶部和部分侧壁；所述在所述栅极结构两侧的基底上形成第一外延层的步骤包括：在所述栅极结构两侧的鳍部上形成第一外延层。
优选的，所述在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤中，位于所述栅极结构同一侧的所述多个鳍部上的第一外延层暴露于一个金属接触孔内。
优选的，所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为：在所述栅极结构两侧的基底上形成掺杂半导体层；所述在所述金属接触孔内形成第二外延层的步骤具体为：在所述金属接触孔内形成本征半导体层。
优选的，在提供基底的步骤中，所述基底包括NMOS器件区和PMOS器件区，所述NMOS器件区和PMOS器件区内分别形成有所述栅极结构；所述在所述栅极结构两侧的基底上形成掺杂半导体层的步骤包括：在所述NMOS器件区内形成N型掺杂半导体层，所述N型掺杂半导体层位于所述NMOS器件区内的栅极结构两侧的基底上；在所述PMOS器件区内形成P型掺杂半导体层，所述P型掺杂半导体层位于所述PMOS器件区内的栅极结构两侧的基底上；所述在所述金属接触孔内形成本征半导体层的步骤包括：在所述NMOS器件区和所述PMOS器件区的金属接触孔内同时形成本征半导体层。
优选的，所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为：在所述栅极结构两侧的基底上形成本征半导体层；所述在所述金属接触孔内形成第二外延层的步骤具体为：在所述金属接触孔内形成掺杂半导体层。
优选的，在提供基底的步骤中，所述基底包括NMOS器件区和PMOS器件区，其中，所述NMOS器件区和PMOS器件区内均形成有栅极结构；所述在所述栅极结构两侧的基底上形成本征半导体层的步骤包括：在所述NMOS器件区和所述PMOS器件区的栅极结构两侧的基底上同时形成本征半导体层；所述在所述金属接触孔内形成掺杂半导体层的步骤包括：形成图形化的N型掩膜层，所述N型掩膜层暴露所述NMOS器件区，覆盖所述PMOS器件区；以所述N型掩膜层为掩膜，在所述NMOS器件区的金属接触孔内形成N型掺杂半导体层；形成图形化的P型掩膜层，所述P型掩膜层暴露所述PMOS器件区，覆盖所述NMOS器件区；以所述P型掩膜层为掩膜，在所述PMOS器件区的金属接触孔内形成P型掺杂半导体层。
优选的，所述在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤之后，所述在所述金属接触孔内形成掺杂半导体层的步骤之前，所述方法还包括：去除所述金属接触孔内的本征半导体层，形成与所述金属接触孔连通的外延结构孔。
优选的，在所述NMOS器件区的金属接触孔内形成N型掺杂半导体层的步骤中，还包括：在所述NMOS器件区的外延结构孔内形成N型掺杂半导体层；在所述PMOS器件区的金属接触孔内形成P型掺杂半导体层的步骤中，还包括：在所述PMOS器件区的外延结构孔内形成P型掺杂半导体层。
优选的，所述本征半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
优选的，采用外延生长工艺在所述金属接触孔内形成第二外延层。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上形成有栅极结构；覆盖所述基底表面的层间介质层，所述层间介质层位于所述基底形成有所述栅极结构一侧；位于所述层间介质层内的外延结构孔，所述外延结构孔位于所述栅极结构的两侧，且底面延伸至所述基底；与所述外延结构孔相连通的金属接触孔，所述金属接触孔延伸至所述层间介质层的表面；位于所述外延结构孔和所述金属接触孔内的源漏掺杂层，所述源漏掺杂层的表面高于所述金属接触孔的底面，且低于所述层间介质层表面；位于所述金属接触孔内的金属电极。
优选的，所述基底上包括衬底和凸出所述衬底的分立的多个鳍部，所述栅极结构横跨所述多个鳍部，且覆盖所述多个鳍部的部分顶部和部分侧壁；所述外延结构孔延伸至所述栅极两侧的鳍部上。
优选的，所述栅极结构同一侧的所述多个鳍部上的外延结构孔连通至一个金属接触孔内。
优选的，所述源漏掺杂层包括：位于所述基底上的第一外延层和位于所述第一外延层上的第二外延层；
所述第一外延层位于所述外延结构孔内，所述第二外延层位于所述金属接触孔内；所述第二外延层覆盖所述金属接触孔的底面，且表面低于所述层间介质层表面。
优选的，所述第一外延层为掺杂半导体层；所述第二外延层为本征半导体层。
优选的，所述第一外延层为本征半导体层；所述第二外延层为掺杂半导体层。
优选的，所述基底包括NMOS器件区和PMOS器件区，所述NMOS器件区和PMOS器件区内均形成有所述栅极结构；位于所述NMOS器件区的掺杂半导体层为N型掺杂半导体层；位于所述PMOS器件区的掺杂半导体层为P型掺杂半导体层。
优选的，所述本征半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
优选的，所述源漏掺杂层为掺杂半导体层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明实施例中提供的半导体结构的形成方法，在形成第一外延层之后，通过在形成的金属接触孔内形成第二外延层，以增大外延层尺寸，提高器件性能。由于第二外延层形成在金属接触孔内，避免了相邻器件的源漏掺杂层短路，同时，覆盖所述金属接触孔的底面的第二外延层填充了形成金属接触孔时可能产生的凹坑或孔洞，避免了凹坑或孔洞中的金属材料带来的额外的电容和短路风险。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
图14至图17是本发明半导体结构的形成方法另一实施例中部分步骤对应的结构示意图。
图18至图19是本发明半导体结构的形成方法又一实施例中部分步骤对应的结构示意图。
图20是本发明一实施例中的半导体结构的结构示意图。
具体实施方式
由背景技术可知，半导体器件的电学性能仍有待提高。现结合一种半导体结构的形成方法分析电学性能仍有待提高的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1至图2，其中，图2为图1中沿PP1方向的剖面图，衬底1包括PMOS器件区I和NMOS器件区II，在衬底1上形成栅极4，在栅极4两侧形成有源漏掺杂层5(也称源漏外延层，Source Drain epitaxy layer)，其中，形成在PMOS器件区I的源漏掺杂层为P型掺杂半导体层，形成在NMOS器件区II的源漏掺杂层为N型掺杂半导体层。参考图3，图3为基于图2的剖面结构图，在形成有源漏掺杂层5的一侧形成覆盖衬底的层间介质层6后，在层间介质层6上形成用于暴露源漏掺杂层5的金属接触孔，参考图4，图4为基于图3的剖面结构图，在金属接触孔中沉积金属电极层，形成与源漏掺杂层电连接的金属电极7。
现有技术中，对源漏掺杂层的尺寸要求很高。
一般来说，较大的尺寸的源漏掺杂层能够减小金属电极与源漏掺杂层虚接的风险，同时降低源漏掺杂层与金属电极的接触电阻，提高器件的性能。对于PMOS型器件来说，较大的尺寸的源漏掺杂层还能提供更高的压缩应力，提高PMOS管的孔迁移率，进而提高器件性能。但是，随着器件特征尺寸的逐渐减小，较大尺寸的源漏掺杂层容易使得相邻器件的源漏掺杂层产生短路风险。
而当源漏掺杂层的尺寸较小时，则容易造成金属接触孔底面的过刻蚀，使得金属接触孔除了暴露源漏掺杂层外，还会在邻近源漏掺杂层的层间介质层中进一步向下蚀刻，在金属接触孔底面中形成凹坑或孔洞。在后续沉积金属电极层时，这些凹坑或孔洞部分也会填充金属材料，在器件运行过程中，这些凹坑或孔洞中的金属材料会带来额外的金属电极-栅电极(CT-MG)电容，同时增大金属电极-栅电极(CT-MG)的短路风险。
基于此，本发明实施例提供了一种半导体结构及其形成方法，所述方法包括：提供基底，所述基底上形成有栅极结构；在所述栅极结构两侧的基底上形成第一外延层；在所述基底形成有第一外延层一侧形成覆盖所述基底表面的层间介质层；在所述层间介质层上形成暴露所述第一外延层的金属接触孔；在所述金属接触孔内形成第二外延层，所述第二外延层的表面低于所述层间介质层表面，且覆盖所述金属接触孔的底面；在所述金属接触孔内形成金属电极。
本发明实施例中提供的半导体结构的形成方法，在形成第一外延层之后，通过在形成的金属接触孔内形成第二外延层，以增大外延层尺寸，提高器件性能。由于第二外延层形成在金属接触孔内，避免了相邻器件的源漏掺杂层短路，同时，覆盖所述金属接触孔的底面的第二外延层填充了形成金属接触孔时可能产生的凹坑或孔洞，避免了凹坑或孔洞中的金属材料带来的额外的电容和短路风险。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图13是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5和图6，图5为立体图，图6为图5沿AA1割线的剖面图，提供基底，所述基底上形成有栅极结构。
所述基底为后续形成半导体器件提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应管，因此提供基底的步骤中，所述基底包括衬底100和凸出于所述衬底的分立的多个鳍部。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。
所述衬底100为后续形成半导体器件提供工艺平台，所述鳍部用于提供所形成鳍式场效应晶体管的沟道。
本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100包括PMOS器件区I和NMOS器件区II，所述PMOS器件区I和NMOS器件区II的衬底100上均具有多个分立的鳍部。具体地，位于所述PMOS器件区I衬底100上的鳍部为第一鳍部110，位于所述NMOS器件区II衬底100上的鳍部为第二鳍部120。
在其他实施例中，所形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS器件区；所形成的鳍式场效应管仅包括PMOS器件时，所述衬底仅包括PMOS器件区。
本实施例中，所述PMOS器件区I和NMOS器件区II为相邻区域。在其他实施例中，所述PMOS器件区和NMOS器件区还可以相隔离。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述鳍部的材料与所述衬底100的材料相同。因此，本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。
结合参考图6，需要说明的是，所述基底还形成有隔离结构130，所述隔离结构130覆盖鳍部的部分侧壁，且所述隔离结构130顶部低于所述鳍部顶部。
所述隔离结构130作为半导体器件的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构130的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
所述栅极结构140横跨所述多个鳍部且覆盖所述多个鳍部的部分顶部和部分侧壁。所述栅极结构140可以为伪栅结构，用于为金属栅极结构提供工艺空间，也可以为金属栅极结构，用于在半导体结构工作时控制沟道的开启与断开。其中，所述NMOS器件区II和PMOS器件区I内的基底上均形成有所述栅极结构。
本实施例中，所述栅极结构140为金属栅极结构。
本实施例中，栅极结构140为包括保形覆盖鳍部的部分顶部和部分侧壁的栅介质层和位于栅介质层上的栅极层。栅极层为叠层结构，其他实施例中，栅极结构还可以为单层结构。
栅介质层的材料为高k介质层，高k介质层的材料是指相对介电常数大于氧化硅相对介电常数的介质材料。本实施例中，栅介质层的材料为HfO2。其他实施例中，栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
栅极层作为电极，用于实现与外部电路的电连接。在本实施例中，栅极层的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。或者，所述栅极结构还可以为多晶硅栅极结构。
所述基底还包括位于栅极结构140顶面的硬掩膜层141，硬掩膜层用于在形成栅极结构过程中定义栅极结构的图形，并在后续工艺过程中用于对栅极结构顶部起到保护作用。本实施例中，所述硬掩膜层141的材料为氮化硅。
所述基底还包括侧墙142(如图5所示)，所述侧墙142用于在后续刻蚀去除所述第一外延层上的层间介质层的过程中对所述栅极结构140的侧壁起到保护作用，所述侧墙142还用于定义第一外延层的位置。
参考图7至图9，图7为立体图(仅示意出四个鳍部)，图8为图7沿AA1割线的剖面图，图9为图7沿BB1割线的剖面图，在所述栅极结构两侧的基底上形成第一外延层。
具体的，在本实施例中，在所述栅极结构140两侧的鳍部上形成第一外延层150。
第一外延层150，用于与后续形成的第二外延层一起，构成源漏掺杂层，作为器件的源/漏区，在半导体结构工作时，为栅极结构下方的沟道提供应力，提高载流子的迁移率。
需要说明的是，在本发明实施例中，由于后续还会在第一外延层上形成第二外延层，因此，第一外延层的尺寸不需要设置太大，从而避免尺寸较大的第一外延层可能造成的相邻器件的短路问题。
同时，本发明实施例中的第一外延层即便尺寸较小，在刻蚀形成金属接触孔时，即便在邻近第一外延层的层间介质层中进一步向下蚀刻，在金属接触孔底面中形成凹坑或孔洞，后续在金属接触孔内形成覆盖金属接触孔底面的第二外延层也可以填充这些凹坑或孔洞，从而避免后续形成在金属接触孔内的金属材料填入这些凹坑或孔洞，造成的器件性能下降的问题。
本实施例中，第一外延层150为掺杂半导体层。所述掺杂半导体层的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
用于形成PMOS(Positive Channel Metal Oxide Semiconductor)晶体管的为P型掺杂半导体层，即掺杂P型离子的半导体材料。本实施例掺杂半导体层为硅，通过在硅中掺杂P型离子，使P型离子取代晶格中硅原子的位置，掺入的P型离子越多，多子的浓度就越高，导电性能也就越强。具体的，P型离子包括B、Ga或In。
用于形成NMOS(Negative channel Metal Oxide Semiconductor)晶体管的为N型掺杂半导体层，即掺杂N型离子的半导体材料。本实施例掺杂半导体层为硅，通过在硅中掺杂N型离子，使N型离子取代晶格中硅原子的位置，掺入的N型离子越多，多子的浓度就越高，导电性能也就越强。具体的，N型离子包括P、As或Sb。
由于不同器件的掺杂外延层类型不同，因此，在形成掺杂外延层的步骤中，需要分别形成N型掺杂半导体层和P型掺杂半导体层。
具体的，在所述栅极结构两侧的基底上形成掺杂半导体层的步骤包括：在所述NMOS器件区内形成N型掺杂半导体层，所述N型掺杂半导体层位于所述NMOS器件区内的栅极结构两侧的基底上；在所述PMOS器件区内形成P型掺杂半导体层，所述P型掺杂半导体层位于所述PMOS器件区内的栅极结构两侧的基底上。
参考图9，在所述栅极结构两侧的鳍部上形成第一外延层的步骤之前，本实施例还在所述栅极结构的两侧的鳍部内形成凹槽。其中，形成凹槽用于为形成第一外延层提供工艺基础，从而在形成第一外延层时，在所述栅极结构两侧的鳍部上形成部分嵌入所述凹槽的第一外延层。
在所述栅极结构的两侧的鳍部内形成凹槽的步骤包括：在所述NMOS器件区II栅极结构两侧的鳍部形成N区凹槽，在所述PMOS器件区I栅极结构两侧的鳍部形成P区凹槽。
在所述凹槽内形成掺杂外延层的步骤包括：在所述N区凹槽内形成部分嵌入所述N区凹槽的N型掺杂半导体层；在所述P区凹槽内形成部分嵌入所述P区凹槽的P型掺杂半导体层。
本实施例中，采用选择性外延工艺形成掺杂半导体层，且在形成所述掺杂半导体层的工艺过程中，原位自掺杂P型离子以形成所述P型掺杂半导体层，原位自掺杂N型离子以形成所述N型掺杂半导体层。
需要说明的是，为了避免后续工艺对所述掺杂半导体层表面造成工艺损伤，在形成所述掺杂半导体后，所述方法还包括：对所述掺杂半导体层表面进行氧化处理，在所述掺杂半导体层表面形成氧化保护层(图未示)，所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。
还需要说明的是，在形成第一外延层150后，还包括：在形成有第一外延层一侧的基底上形成刻蚀停止层(Contact Etch Stop Layer，CESL)(图中未示出)。所述刻蚀停止层用于后续在刻蚀层间介质层形成金属接触孔的过程中，定义刻蚀工艺刻蚀停止的位置。
所述刻蚀停止层的材料采用低K介电常数的材料。所述刻蚀停止层的材料包括氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述刻蚀停止层的材料为氮化硅。
参考图10，图10为基于图8的剖面结构图，在所述基底形成有所述第一外延层150的一侧，形成覆盖所述基底表面的层间介质层160。
层间介质层160用于实现相邻半导体结构之间的电隔离，因此，层间介质层160的材料为绝缘材料。
具体的，层间介质层160的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述层间介质层的工艺难度和工艺成本，且氧化硅的去除工艺简单。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
形成所述层间介质层160的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用化学气相沉积工艺形成所述层间介质层160。
在本发明的其他实施例中，若所述栅极结构为伪栅结构，则在本步骤后还包括伪栅结构的去除步骤，和在伪栅结构的位置形成金属栅极结构的步骤。
参考图11，图11为基于图10的剖面结构图，在所述层间介质层160上形成暴露所述第一外延层150的金属接触孔170。
所述金属接触孔用于为后续形成第二外延层和金属电极提供工艺基础。通过在金属接触孔中形成第二外延层，使得第一外延层和第二外延层构成源漏掺杂层，从而形成了尺寸较大的源漏掺杂层，提高了器件的电学性能。
本实施例中，形成暴露所述第一外延层150的金属接触孔170的步骤包括：在所述层间介质层160上形成图形化的介质掩膜层；以所述介质掩膜层为掩膜，刻蚀所述层间介质层160，形成所述金属接触孔170。
其中，可以采用湿法刻蚀或干法刻蚀工艺形成所述金属接触孔170。
在本实施例中，所述第一外延层150上形成有刻蚀停止层(图中未示出)，因此，在形成金属接触孔170后，还包括，进一步刻蚀所述金属接触孔170，去除所述金属接触孔170底部的刻蚀停止层。
在本步骤中，考虑到介质掩膜层的精确度，以及刻蚀工艺的影响，金属接触孔底部并不一定完全与第一外延层的底部契合，因此，金属接触孔的底部极有可能在邻近第一外延层的层间介质层中出现凹坑或孔洞。在本发明实施例中，由于后续形成的第二外延层覆盖金属接触孔底面，避免了后续形成在金属接触孔中的金属材料填充金属接触孔底部的凹坑或孔洞，从而避免了这些凹坑或孔洞中的金属材料会带来额外的金属电极-栅电极(CT-MG)电容，以及金属电极-栅电极(CT-MG)的短路风险。
由于后续会进一步形成第二外延层，因此，在本步骤形成金属接触孔170过程中，位于栅极结构同一侧的所述多个鳍部上的第一外延层150暴露于一个金属接触孔170内。具体的，以一个CMOS器件包括两个鳍部为例，位于一个栅极结构一侧的两个鳍部位于同一个金属接触孔170中，从而可以降低工艺难度，提高生产效率。同时，金属接触孔170尺寸的增大，进一步增大了后续形成的第二外延层的尺寸，进一步提高了器件的性能。
需要说明的是，由于形成金属接触孔170过程中，位于栅极结构同一侧的所述多个鳍部上的第一外延层暴露于一个金属接触孔170内，使得多个第一外延层150之间的部分层间介质层被去除，会进一步造成多个第一外延层之间的层间介质层160(如图11中虚线框所示)刻蚀界面不平整，而后续形成的第二外延层覆盖金属接触孔底面，避免了形成在金属接触孔中的金属材料填充金属接触孔底部的凹坑或孔洞，从而避免了这些凹坑或孔洞中的金属材料会带来额外的金属电极-栅电极(CT-MG)电容，以及金属电极-栅电极(CT-MG)的短路风险。
参考图12，图12为基于图11的剖面结构图，在所述金属接触孔内形成第二外延层180，所述第二外延层180覆盖所述金属接触孔170的底面，且表面低于所述层间介质层160的表面。
所述第二外延层用于与第一外延层构成源漏掺杂层，作为器件的源/漏区，在半导体结构工作时，为栅极结构下方的沟道提供应力，提高载流子的迁移率。
由于在金属接触孔170中进一步形成了第二外延层180，增大了源漏掺杂层的尺寸，从而提高了器件的性能。并且，第二外延层180覆盖所述金属接触孔170的底面，覆盖了金属接触孔170底面的刻蚀缺陷，进一步提高了器件的性能。
其中，第二外延层180的表面低于所述层间介质层160的表面，用于为后续形成金属电极提供工艺基础，使金属电极形成在金属接触孔170内。
在本实施例中，所述第二外延层180为本征半导体层，所述本征半导体层层与所述掺杂半导体层同质。也就是说，所述本征半导体层与所述掺杂半导体层为采用相同材质的材料。具体的，所述本征半导体层的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。在本实施例中，所述本征半导体层为硅。
在本步骤中，在所述金属接触孔内形成本征半导体层的步骤包括：在所述NMOS器件区II和所述PMOS器件区I的金属接触孔内同时形成本征半导体层。
由于第二外延层180为本征半导体层，可以采用同一工艺在NMOS器件区II和所述PMOS器件区II同时形成本征半导体层，从而节省工艺流程，降低工艺成本。
具体的，采用外延生长工艺在金属接触孔内形成第二外延层180。
参考图13，图13为基于图12的剖面图，在所述金属接触孔内形成金属电极190。
金属电极190用于实现半导体结构内的电连接。
形成金属电极190的步骤包括：向所述金属接触孔剩余空间内填充导电材料(图中未示出)，去除高于所述金属接触孔中的导电材料，位于所述金属接触孔内的导电材料作为金属电极190。
具体的，可以采用CMP(化学机械研磨)工艺去除高于所述金属接触孔中的导电材料。
本实施例中，所述导电材料的材料为W。在其他实施例中，所述导电材料的材料还可以是Al、Cu、Ag或Au等。
本发明实施例中提供的半导体结构的形成方法，在形成第一外延层之后，通过在形成的金属接触孔内形成第二外延层，以增大外延层尺寸，提高器件性能。由于第二外延层形成在金属接触孔内，避免了相邻器件的源漏掺杂层短路，同时，覆盖所述金属接触孔的底面的第二外延层填充了形成金属接触孔时可能产生的凹坑或孔洞，避免了凹坑或孔洞中的金属材料带来的额外的电容和短路风险。
在本发明的另一实施例中，还提供了一种半导体结构的形成方法，参考图14至图18，是本实施例半导体结构的形成方法部分步骤对应的结构示意图。
参考图14，与上一实施例不同的是，本实施例在所述栅极结构两侧的基底上形成第一外延层的步骤中，形成的第一外延层为本征半导体层210。
所述本征半导体层用于与后续形成的第二外延层一起，构成源漏掺杂层，作为器件的源/漏区，在半导体结构工作时，为栅极结构下方的沟道提供应力，提高载流子的迁移率。
在本发明的其他实施例中，所述本征半导体还可以作为伪外延层，在后续形成金属接触孔后，去除金属接触孔内的本征半导体层，形成与金属接触孔相连通的外延结构孔，并在后续在所述金属接触孔内形成第二外延层时，以第二外延层填充该外延结构孔，并进一步部分填充金属接触孔形成源漏掺杂层。
所述本征半导体层的材料可以为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。在本实施例中，所述本征半导体层为硅。
由于N型器件区II和P型器件区I内形成的本征半导体材料相同，因此，本实施例中，可以在所述NMOS器件区II和所述PMOS器件区I的栅极结构两侧的基底上同时形成本征半导体层210，以节省工艺流程，降低工艺成本。
参考图15，在所述基底形成有所述第一外延层的一侧，形成覆盖所述基底表面的层间介质层160。
层间介质层160的形成步骤可以参考上一实施例中的描述，本实施例不再赘述。
参考图16，在所述层间介质层上形成暴露所述第一外延层的金属接触孔170。
金属接触孔170的形成步骤可以参考上一实施例中的描述，本实施例不再赘述。
参考图17，本实施例中，所述在所述金属接触孔内形成第二外延层的步骤具体为：在所述金属接触孔内形成掺杂半导体层220。
其中，所述在所述金属接触孔170内形成掺杂半导体层220的步骤包括：形成图形化的N型掩膜层(图中未示出)，所述N型掩膜层暴露所述NMOS器件区II，覆盖所述PMOS器件区I；以所述N型掩膜层为掩膜，在所述NMOS器件区II的金属接触孔内形成N型掺杂半导体层；以及，形成图形化的P型掩膜层，所述P型掩膜层暴露所述PMOS器件区I，覆盖所述NMOS器件区II；以所述P型掩膜层为掩膜，在所述PMOS器件区I的金属接触孔内形成P型掺杂半导体层。
其中，所述N型掩膜层和所述P型掩膜层可以为光刻胶掩膜，也可以为硬掩膜。所述N型掺杂半导体层和所述P型掺杂半导体层的形成顺序可以根据实际需求进行调整。在形成一种类型的掺杂半导体层后，去除其上的掩膜层，再形成另一类型的掺杂半导体层。
为进一步提高器件的电学性能，所述掺杂半导体层220与所述本征半导体层210同质。
本实施例中，可以采用选择性外延工艺形成掺杂半导体层，且在形成所述掺杂半导体层的工艺过程中，原位自掺杂P型离子以形成所述P型掺杂半导体层，原位自掺杂N型离子以形成所述N型掺杂半导体层。
参考图18至图19，是本发明又一实施例半导体结构的形成方法部分步骤对应的结构示意图。
与上一实施例不同的是，参考图18，在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤之后，在所述金属接触孔内形成掺杂半导体层的步骤之前，去除所述金属接触孔内的本征半导体层，形成与所述金属接触孔连通的外延结构孔310。
所述外延结构孔310用于为后续形成第二外延层和金属电极提供工艺基础。通过去除本征半导体层，避免本征半导体层由于载流子过少造成的器件电学性能的下降。
在去除所述金属接触孔170内的本征半导体层210，形成外延结构孔310后，通过后续再外延结构孔310和金属接触孔170中形成掺杂半导体层，作为器件的源漏掺杂层，提高了器件的电学性能。
在本实施例中，可以采用湿法刻蚀或者干法刻蚀工艺去除所述金属接触孔内的本征半导体层。
参考图19，在所述金属接触孔内形成掺杂半导体层320。
其中，所述在所述金属接触孔170内形成掺杂半导体层320的步骤包括：形成图形化的N型掩膜层(图中未示出)，所述N型掩膜层暴露所述NMOS器件区II，覆盖所述PMOS器件区I；以所述N型掩膜层为掩膜，在所述NMOS器件区II的金属接触孔内形成N型掺杂半导体层；以及，形成图形化的P型掩膜层，所述P型掩膜层暴露所述PMOS器件区I，覆盖所述NMOS器件区II；以所述P型掩膜层为掩膜，在所述PMOS器件区I的金属接触孔内形成P型掺杂半导体层。
本实施例中，在所述NMOS器件区II的金属接触孔内形成N型掺杂半导体层的步骤中，还包括：在所述NMOS器件区II的外延结构孔内形成N型掺杂半导体层320；在所述PMOS器件区I的金属接触孔内形成P型掺杂半导体层的步骤中，还包括：在所述PMOS器件区I的外延结构孔内形成P型掺杂半导体层330。
在本实施例中，所述源漏掺杂层仅由掺杂外延层构成，因此，器件的电学性能得到了进一步的提高。
相应的，本发明实施例还提供一种半导体结构。参考图13，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括基底，所述基底上形成有栅极结构；覆盖所述基底表面的层间介质层160，所述层间介质层160位于所述基底形成有所述栅极结构一侧；位于所述层间介质层160内的外延结构孔(图中150部分)，所述外延结构孔位于所述栅极结构的两侧，且底面延伸至所述基底；与所述外延结构孔相连通的金属接触孔(180和190组成的部分)，所述金属接触孔延伸至所述层间介质层160的表面；位于所述外延结构孔和所述金属接触孔内的源漏掺杂层(150和180组成的部分)，所述源漏掺杂层的表面高于所述金属接触孔的底面，且低于所述层间介质层表面；位于所述金属接触孔内的金属电极190。
本实施例中，所述基底上具有鳍式场效应管，因此，所述基底包括衬底100和凸出于所述衬底的分立的多个鳍部。相应的，所述栅极结构横跨所述多个鳍部，且覆盖所述多个鳍部的部分顶部和部分侧壁；所述外延结构孔延伸至所述栅极两侧的鳍部上。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。
本实施例中，以所述鳍式场效应管为CMOS器件为例，所述衬底100包括PMOS器件区I和NMOS器件区II，所述PMOS器件区I和NMOS器件区II的衬底100上均具有分立的鳍部。具体地，位于所述PMOS器件区I衬底100上的鳍部为第一鳍部110，位于所述NMOS器件区II衬底100上的鳍部为第二鳍部120。
在其他实施例中，所述鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS器件区；所述鳍式场效应管仅包括PMOS器件时，所述衬底仅包括PMOS器件区。
相应的，位于所述PMOS器件区I的栅极结构横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分顶部表面和侧壁表面；位于所述NMOS器件区II的栅极结构横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分顶部表面和侧壁表面。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。衬底100表面还能够形成有界面层，界面层的材料为氧化硅、氮化硅或氮氧化硅等。
所述基底上还包括隔离结构130，所述隔离结构130覆盖鳍部的部分侧壁，且所述隔离结构130顶部低于所述鳍部顶部。
栅极结构为包括保形覆盖鳍部的部分顶部和部分侧壁的栅介质层和位于栅介质层上的栅极层。栅极层为叠层结构，其他实施例中，栅极结构还可以为单层结构。
层间介质层160用于实现相邻半导体结构之间的电隔离，因此，层间介质层160的材料为绝缘材料。本实施例中，层间介质层160的材料为氧化硅。
外延结构孔位于所述栅极结构的两侧，且底面延伸至所述鳍部，用于与金属接触孔一起设置源漏掺杂层，作为器件的源/漏区。
其中，所述栅极结构的两侧的鳍部内还形成有凹槽，所述外延结构孔延伸至所述凹槽内。
金属接触孔与所述外延结构孔相连通，用于设置部分源漏掺杂层和金属电极。
本实施例中，在同一器件内，栅极结构同一侧的所述多个鳍部上的外延结构孔连通至一个金属接触孔内。因此，本实施例中的金属接触孔尺寸更大，从而可以降低工艺难度，提高生产效率。同时，金属接触孔尺寸的增大，进一步增大了后续形成的第二外延层的尺寸，进一步提高了器件的性能。
由于源漏掺杂层不止形成在外延结构孔内，还进一步形成在金属接触孔内，从而增大了源漏掺杂层的尺寸，提高了器件的性能。
所述源漏掺杂层包括：位于所述基底上的第一外延层150和位于所述第一外延层150上的第二外延层180；所述第一外延层150位于所述外延结构孔内，所述第二外延层180位于所述金属接触孔内；所述第二外延层180覆盖所述金属接触孔的底面，且表面低于所述层间介质层160表面。
在本实施例中，所述栅极结构的两侧的鳍部内形成有凹槽，所述第一外延层150部分嵌入所述凹槽。
在本实施例中，所述第一外延层150为掺杂半导体层；所述第二外延层180为本征半导体层。
所述基底包括NMOS器件区II和PMOS器件区I，所述NMOS器件区II和PMOS器件区I的基底上均形成有所述栅极结构；位于所述NMOS器件区的掺杂半导体层为N型掺杂半导体层；位于所述PMOS器件区的掺杂半导体层为P型掺杂半导体层。
所述本征半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
在本实施例中，所述本征半导体层为硅，所述N型掺杂半导体层和所述P型掺杂半导体层为掺杂有对应离子的硅材料。具体的，P型离子包括B、Ga或In，N型离子包括P、As或Sb。
参考图17，在本发明的另一实施例中，所述第一外延层为本征半导体层210；所述第二外延层为掺杂半导体层220。
所述基底包括NMOS器件区II和PMOS器件区I，其中，位于NMOS器件区II的掺杂半导体层为N型掺杂半导体层；位于PMOS器件区I的掺杂半导体层为P型掺杂半导体层。所述本征半导体层210的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
在本实施例中，所述本征半导体层210为硅，所述N型掺杂半导体层和所述P型掺杂半导体层为掺杂有对应离子的硅材料。具体的，P型离子包括B、Ga或In，N型离子包括P、As或Sb。
所述NMOS器件区II和PMOS器件区I的基底上均形成有所述栅极结构；位于所述NMOS器件区的掺杂半导体层210为N型掺杂半导体层；位于所述PMOS器件区的掺杂半导体层210为P型掺杂半导体层。
参考图20，在本发明的又一实施例中，所述源漏掺杂层为掺杂半导体层。
所述基底包括NMOS器件区II和PMOS器件区I，所述NMOS器件区II和PMOS器件区I的基底上均形成有所述栅极结构；位于所述NMOS器件区的掺杂半导体层为N型掺杂半导体层；位于所述PMOS器件区的掺杂半导体层为P型掺杂半导体层。
所述N型掺杂半导体层和所述P型掺杂半导体层为掺杂有对应离子的硅材料。具体的，P型离子包括B、Ga或In，N型离子包括P、As或Sb。
在本实施例中，所述源漏掺杂层仅由掺杂外延层构成，因此，器件的电学性能得到了进一步的提高。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构；
在所述栅极结构两侧的基底上形成第一外延层；
在所述基底形成有所述第一外延层的一侧，形成覆盖所述基底表面的层间介质层；
在所述层间介质层上形成暴露所述第一外延层的金属接触孔；
在所述金属接触孔内形成第二外延层，所述第二外延层覆盖所述金属接触孔的底面，且表面低于所述层间介质层的表面；
在所述金属接触孔内形成金属电极；
所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为：在所述栅极结构两侧的基底上形成掺杂半导体层；所述在所述金属接触孔内形成第二外延层的步骤具体为：在所述金属接触孔内形成本征半导体层；
或者，所述在所述栅极结构两侧的基底上形成第一外延层的步骤具体为：在所述栅极结构两侧的基底上形成本征半导体层；所述在所述金属接触孔内形成第二外延层的步骤具体为：在所述金属接触孔内形成掺杂半导体层。
2.如权利要求1所述的方法，其特征在于，在提供基底的步骤中，所述基底包括衬底和凸出于所述衬底的分立的多个鳍部；所述栅极结构横跨所述多个鳍部，且覆盖所述多个鳍部的部分顶部和部分侧壁；
所述在所述栅极结构两侧的基底上形成第一外延层的步骤包括：在所述栅极结构两侧的鳍部上形成第一外延层。
3.如权利要求2所述的方法，其特征在于，所述在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤中，位于所述栅极结构同一侧的所述多个鳍部上的第一外延层暴露于一个金属接触孔内。
4.如权利要求1所述的方法，其特征在于，在提供基底的步骤中，所述基底包括NMOS器件区和PMOS器件区，所述NMOS器件区和PMOS器件区内分别形成有所述栅极结构；
所述在所述栅极结构两侧的基底上形成掺杂半导体层的步骤包括：在所述NMOS器件区内形成N型掺杂半导体层，所述N型掺杂半导体层位于所述NMOS器件区内的栅极结构两侧的基底上；在所述PMOS器件区内形成P型掺杂半导体层，所述P型掺杂半导体层位于所述PMOS器件区内的栅极结构两侧的基底上；
所述在所述金属接触孔内形成本征半导体层的步骤包括：在所述NMOS器件区和所述PMOS器件区的金属接触孔内同时形成本征半导体层。
5.如权利要求1所述的方法，其特征在于，在提供基底的步骤中，所述基底包括NMOS器件区和PMOS器件区，其中，所述NMOS器件区和PMOS器件区内均形成有栅极结构；
所述在所述栅极结构两侧的基底上形成本征半导体层的步骤包括：在所述NMOS器件区和所述PMOS器件区的栅极结构两侧的基底上同时形成本征半导体层；
所述在所述金属接触孔内形成掺杂半导体层的步骤包括：形成图形化的N型掩膜层，所述N型掩膜层暴露所述NMOS器件区，覆盖所述PMOS器件区；以所述N型掩膜层为掩膜，在所述NMOS器件区的金属接触孔内形成N型掺杂半导体层；形成图形化的P型掩膜层，所述P型掩膜层暴露所述PMOS器件区，覆盖所述NMOS器件区；以所述P型掩膜层为掩膜，在所述PMOS器件区的金属接触孔内形成P型掺杂半导体层。
6.如权利要求5所述的方法，其特征在于，所述在所述层间介质层上形成暴露所述第一外延层的金属接触孔的步骤之后，所述在所述金属接触孔内形成掺杂半导体层的步骤之前，所述方法还包括：
去除所述金属接触孔内的本征半导体层，形成与所述金属接触孔连通的外延结构孔。
7.如权利要求6所述的方法，其特征在于，在所述NMOS器件区的金属接触孔内形成N型掺杂半导体层的步骤中，还包括：在所述NMOS器件区的外延结构孔内形成N型掺杂半导体层；
在所述PMOS器件区的金属接触孔内形成P型掺杂半导体层的步骤中，还包括：在所述PMOS器件区的外延结构孔内形成P型掺杂半导体层。
8.如权利要求4或5所述的方法，其特征在于，所述本征半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
9.如权利要求1所述的方法，其特征在于，采用外延生长工艺在所述金属接触孔内形成第二外延层。
10.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有栅极结构；
覆盖所述基底表面的层间介质层，所述层间介质层位于所述基底形成有所述栅极结构一侧；
位于所述层间介质层内的外延结构孔，所述外延结构孔位于所述栅极结构的两侧，且底面延伸至所述基底；
与所述外延结构孔相连通的金属接触孔，所述金属接触孔延伸至所述层间介质层的表面，所述外延结构孔和金属接触孔用于一起设置源漏掺杂层，作为器件的源/漏区；
位于所述外延结构孔和所述金属接触孔内的源漏掺杂层，所述源漏掺杂层的表面高于所述金属接触孔的底面，且低于所述层间介质层表面；所述源漏掺杂层包括：位于所述基底上的第一外延层和位于所述第一外延层上的第二外延层；所述第一外延层位于所述外延结构孔内，所述第二外延层位于所述金属接触孔内；所述第二外延层覆盖所述金属接触孔的底面，且表面低于所述层间介质层表面；
所述第一外延层为掺杂半导体层；所述第二外延层为本征半导体层；或者，所述第一外延层为本征半导体层；所述第二外延层为掺杂半导体层；
位于所述金属接触孔内的金属电极。
11.如权利要求10所述的半导体结构，其特征在于，所述基底上包括衬底和凸出所述衬底的分立的多个鳍部，所述栅极结构横跨所述多个鳍部，且覆盖所述多个鳍部的部分顶部和部分侧壁；所述外延结构孔延伸至所述栅极两侧的鳍部上。
12.如权利要求11所述的半导体结构，其特征在于，所述栅极结构同一侧的所述多个鳍部上的外延结构孔连通至一个金属接触孔内。
13.如权利要求10所述的半导体结构，其特征在于，所述基底包括NMOS器件区和PMOS器件区，所述NMOS器件区和PMOS器件区内均形成有所述栅极结构；位于所述NMOS器件区的掺杂半导体层为N型掺杂半导体层；位于所述PMOS器件区的掺杂半导体层为P型掺杂半导体层。
14.如权利要求13所述的半导体结构，其特征在于，所述本征半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述N型掺杂半导体层和所述P型掺杂半导体层与所述本征半导体层同质。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211082A (zh) * 1997-09-10 1999-03-17 日本电气株式会社 一种半导体器件及其生产方法
CN103377924A (zh) * 2012-04-12 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103545208A (zh) * 2012-07-11 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
CN103633027A (zh) * 2012-08-23 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种形成源漏区双外延层的方法
CN106158617A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7648871B2 (en) * 2005-10-21 2010-01-19 International Business Machines Corporation Field effect transistors (FETS) with inverted source/drain metallic contacts, and method of fabricating same
US8436404B2 (en) * 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1211082A (zh) * 1997-09-10 1999-03-17 日本电气株式会社 一种半导体器件及其生产方法
CN103377924A (zh) * 2012-04-12 2013-10-30 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103545208A (zh) * 2012-07-11 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
CN103633027A (zh) * 2012-08-23 2014-03-12 中芯国际集成电路制造(上海)有限公司 一种形成源漏区双外延层的方法
CN106158617A (zh) * 2015-05-15 2016-11-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法

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