CN112309862B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成凹槽；在所述凹槽中形成隔离层；在所述隔离层上形成源漏掺杂层；形成与所述源漏掺杂层电连接的接触孔插塞。本发明实施例中所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
全栅极纳米线可以在现有的替代栅鳍式场效应晶体管(FinTET)工艺流程中仅添加两个过程模块得到，两个过程模块如下：一是在体硅(bulk Silicon)或者SOI wafer上生长一层硅，这样可避免体硅材料漏电。二是在可更换的金属门回路上选择性的移除锗硅，然后利用HKMG(high-k绝缘层+金属栅极)堆叠环绕硅通道去形成全包围金属栅极晶体管。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成栅极结构；在所述栅极结构两侧的所述基底中形成凹槽；在所述凹槽中形成隔离层；在所述隔离层上形成源漏掺杂层；形成与所述源漏掺杂层电连接的接触孔插塞。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；凹槽，位于所述栅极结构两侧的所述基底中；源漏掺杂层，位于所述凹槽中；接触孔插塞，位于所述源漏掺杂层上，且与所述源漏掺杂层连接；隔离层，位于所述凹槽上，所述源漏掺杂层位于所述隔离层上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在所述基底上形成栅极结构，在所述栅极结构两侧的所述基底中形成凹槽，在所述凹槽中形成隔离层，在所述隔离层上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至图6是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图7至图15是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构分析器件性能不佳的原因。
参考图1，示出了一种半导体结构的结构示意图。
如图1所示，基底包括衬底1以及凸出于衬底1的鳍部2；源漏掺杂层3，分立于鳍部2上；接触孔插塞8，位于所述源漏掺杂层3中，且与所述源漏掺杂层3电连接；一个或多个沟道层4，悬置于所述源漏掺杂层3之间且与源漏掺杂层3接触，所述沟道层4间隔悬置于所述鳍部2上；栅极结构5，横跨所述鳍部2上的所述沟道层4且包围所述沟道层4；层间介质层6，覆盖源漏掺杂层3以及所述栅极结构5的侧壁，且所述层间介质层6露出所述栅极结构5的顶部。
所述半导体结构中，为了减小接触孔插塞8与源漏掺杂层3之间的接触电阻，在所述接触孔插塞8与源漏掺杂层3之间形成有金属硅化物层7。
所述源漏掺杂层3与所述衬底1接触的区域会形成空间电荷区，所述金属硅化物层7一般通过自对准硅化物工艺形成，反应形成金属硅化物层7的金属离子(例如Pt)易扩散进入空间电荷区中形成管道(piping)，从而易导致形成的金属硅化物层7沿着管道快速扩散入空间电荷区中，进而导致空间电荷区发生漏电，导致半导体结构的性能不佳。
本发明实施例在所述基底上形成栅极结构，在所述栅极结构两侧的所述基底中形成凹槽，在所述凹槽中形成隔离层，在所述隔离层上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了所述半导体结构漏电流的概率，提高了半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
图2至图6是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2，提供基底200。
本实施例中，所述基底200为后续形成平面晶体管(MOSFET)提供工艺平台。
本实施例中，所述基底200为硅基底。在其他实施例中，基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
继续参考图2，在所述基底200上形成栅极结构204。
在半导体结构工作时，所述栅极结构204用于控制沟道的开启与断开。
本实施例中，所述栅极结构204为叠层结构，包括栅介质层2041和位于栅介质层2041上的栅极层2042。其他实施例中，所述栅极结构还可以单层结构，也就是仅包括栅极层。
本实施例中，栅介质层2041的材料为氧化硅或氮氧化硅。
本实施例中，栅极层2042的材料为多晶硅。
形成栅极结构204的步骤包括：在形成基底200上形成栅介质层2041和位于所述栅介质层2041上的栅极材料层(图未示)；在所述栅极材料层上形成栅极掩膜层(图中未示出)；以栅极掩膜层为掩膜刻蚀所述栅极材料层，形成位于栅介质层2041上的栅极层2042。
参考图3，在所述栅极结构204两侧的所述基底200中形成凹槽206。
所述凹槽206为后续形成源漏掺杂层提供空间。
形成凹槽206的步骤包括：刻蚀所述栅极结构204两侧所述基底200，形成所述凹槽206。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构204两侧的所述基底200，形成凹槽206。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述凹槽206的形貌满足工艺需求，且还有利于提高所述基底200的去除效率。
参考图4，在所述凹槽206中形成隔离层207。
后续在所述隔离层207上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层形成在所述基底200与所述源漏掺杂层之间，所述隔离层207用于电隔离所述基底200和后续形成的所述源漏掺杂层，降低了半导体结构漏电流的概率，提高了半导体结构的电学性能。
所述隔离层207的材料为介电材料。
具体的，所述隔离层207的材料包括氧化硅和氮氧化硅中的一种或多种。本实施例中，所述隔离层207的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层207的工艺难度和工艺成本。
形成隔离层207的步骤包括：在所述凹槽206中形成隔离材料层(图中未示出)；平坦化所述隔离材料层，并回刻蚀部分厚度的所述隔离材料层，剩余的所述隔离材料层作为所述隔离层207。
本实施例中，采用化学气相沉积工艺形成所述隔离材料层。
参考图5，在所述隔离层207上形成源漏掺杂层208。
在半导体结构工作时，所述源漏掺杂层208用于为栅极结构204下方的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，通过选择性外延生长法(Selective Epitaxy Growth，SEG)在凹槽206中外延生长应力层(图未示)，在形成应力层的过程中原位掺杂离子；掺杂离子后，回刻蚀部分厚度的应力层，形成源漏掺杂层208。
本实施例中，后续所形成的半导体结构为PMOS(Positive Channel Metal OxideSemiconductor)，即所述源漏掺杂层208用于作为PMOS的源区和漏区，因此，源漏掺杂层208的材料为掺杂P型离子的锗化硅。本实施例通过在锗化硅中掺杂P型离子。具体的，P型离子包括B、Ga或In。
其他实施例中，后续所形成的半导体结构为NMOS(Negative channel MetalOxide Semiconductor)时，即所述源漏掺杂层用于作为NMOS的源区和漏区时，源漏掺杂层的材料相应为掺杂N型离子的碳化硅或磷化硅。通过在碳化硅或磷化硅中掺杂N型离子。具体的，N型离子包括P、As或Sb。
参考图6，形成与所述源漏掺杂层208电连接的接触孔插塞214。
接触孔插塞214用于与外部电路实现电连接。
本实施例中，接触孔插塞214的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
所述半导体结构的形成方法还包括：在形成所述源漏掺杂层208后，形成所述接触孔插塞214前，形成覆盖所述源漏掺杂层208的层间介质层209，所述层间介质层209覆盖所述栅极结构204(如图5所示)的侧壁，且所述层间介质层209露出所述栅极结构204的顶部；形成层间介质层209后，去除所述栅极结构204(如图5所示)，形成由所述层间介质层209和基底200围成的栅极开口(图中未示出)；在所述栅极开口中形成金属栅极结构213；形成所述金属栅极结构213后，刻蚀所述层间介质层209，形成露出所述源漏掺杂层208的源漏开口(图中未示出)；在所述源漏开口中，形成所述接触孔插塞214。
需要说明的是，在其他实施例中，根据需求还可以不将栅极结构替换成金属栅极结构。
图7至图15是本发明实施例半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
参考图7，提供基底。
本实施例中，所述基底为后续形成全包围栅极结构(Gate all around，GAA)做准备。其他实施例中，所述基底还可以为后续形成鳍式场效应晶体管(FinFET)做准备。
基底包括衬底100(如图7所示)、凸出于衬底100上分立的鳍部101(如图7所示)以及位于鳍部101上的多个沟道叠层102(如图7所示)，所述沟道叠层102包括牺牲层1021和位于牺牲层1021上的沟道层1022。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，鳍部101的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
沟道叠层102用于为后续形成悬空设置的沟道层1022提供工艺基础。牺牲层1021用于支撑沟道层1022，为后续沟道层1022的间隔悬空设置提供工艺条件，也用于为后续形成的金属栅极结构占据空间位置。
本实施例中，沟道层1022的被刻蚀难度大于牺牲层1021的被刻蚀难度，后续在去除牺牲层1021时，沟道层1022不易受损伤。
本实施例中，沟道层1022的材料为硅；牺牲层1021的材料为锗化硅。其他实施例中，沟道层的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，牺牲层的材料相应还可以为硅。
需要说明的是，所述基底还包括：隔离结构103，位于所述鳍部101露出的衬底100上。
隔离结构103用于使得各个鳍部101实现电隔离。
本实施例中，隔离结构103的材料包括氧化硅。其他实施例中，隔离结构的材料还可以包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
需要说明的是，隔离结构103的顶面不高于鳍部101的顶壁，利于后续去除牺牲层1021。
其他实施例中，所述半导体结构的形成方法用于形成鳍式场效应晶体管(FinField-Effect Transistor，FinFET)提供工艺平台。相应的，所述基底包括衬底、凸出于所述衬底上分立的鳍部；隔离结构，位于所述鳍部露出的所述衬底上，且所述隔离结构覆盖所述鳍部的部分侧壁。
参考图8，图8为平行于鳍部101延伸方向的示意图，在所述基底上形成栅极结构104。
所述栅极结构104为后续制程中形成金属栅极结构占据空间位置。
具体的，形成栅极结构104的步骤中，所述栅极结构104横跨所述沟道叠层102，且所述栅极结构104覆盖沟道叠层102的部分顶壁和部分侧壁。
本实施例中，所述栅极结构104为叠层结构，包括保形覆盖沟道叠层102的部分顶面和部分侧壁的栅氧化层1041和位于栅氧化层1041上的多晶硅栅极层1042。其他实施例中，所述栅极结构还可以单层结构，也就是仅包括多晶硅栅极层。
本实施例中，栅氧化层1041的材料为氧化硅。其他实施例中，栅氧化层的材料还可以为氮氧化硅。
本实施例中，多晶硅栅极层1042的材料为多晶硅。
形成栅极结构104的步骤包括：形成横跨所述沟道叠层102的栅氧化层1041和位于所述栅氧化层1041上的多晶硅栅极材料层(图未示)；在多晶硅栅极材料层上形成栅极掩膜层105；以栅极掩膜层105为掩膜刻蚀所述多晶硅栅极材料层，形成位于栅氧化层1041上的多晶硅栅极层1042。
其他实施例中，所述半导体结构的形成方法用于形成鳍式场效应晶体管。形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁。
参考图9，在所述栅极结构104两侧的所述基底中形成凹槽106。
所述凹槽106为后续形成源漏掺杂层提供空间。
具体的，在所述栅极结构104两侧的所述沟道叠层102中形成凹槽106。
形成凹槽106的步骤包括：刻蚀所述栅极结构104两侧所述沟道叠层102，形成所述凹槽106。其他实施例中，形成凹槽的步骤还可以包括：刻蚀沟道叠层以及部分厚度的所述鳍部顶面，形成凹槽。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构104两侧的所述沟道叠层102，形成凹槽106。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述凹槽106的形貌满足工艺需求，且还有利于提高所述沟道叠层102的去除效率，且通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀沟道层1022和牺牲层1021，简化了工艺步骤。
所述半导体结构的形成方法还包括：在形成所述凹槽106后，在所述凹槽106中形成源漏掺杂层前，在垂直于所述栅极结构104的延伸方向上，刻蚀所述凹槽106露出的部分宽度的所述牺牲层1021，形成由牺牲层1021以及沟道层1022围成的侧壁凹槽(图中未示出)和形成由牺牲层1021、沟道层1022以及鳍部101围成的侧壁凹槽；在所述侧壁凹槽中形成内侧墙层117。
本实施例中，采用湿法刻蚀工艺去除凹槽106侧壁上部分厚度的牺牲层1021，形成侧壁凹槽。湿法刻蚀工艺为各向同性刻蚀，具有较高的刻蚀速率，且操作简单，工艺成本低。
本实施例中，沟道层1022的材料为Si，牺牲层1021的材料为SiGe，湿法刻蚀的溶液为HCl溶液。
内侧墙层117用于减小后续形成的源漏掺杂层与后续形成的金属栅极结构之间的电容耦合效应，降低寄生电容，提高晶体管结构的电学性能。
内侧墙层117采用低K介电常数的材料。具体的，所述内侧墙层117的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，内侧墙层117的材料为掺杂碳或掺杂氧的SiN。
具体地，形成内侧墙层117的步骤包括：形成保形覆盖凹槽106以及栅极结构104的内侧墙材料层(图中未示出)；去除露出侧壁凹槽的内侧墙材料层，位于所述侧壁凹槽中剩余的所述内侧墙材料层作为内侧墙层117。
本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成内侧墙材料层。其他实施例中，还可以采用原子层沉积工艺(Atomic Layer Deposition，ALD)形成内侧墙材料层。
其他实施例中，所述半导体结构的形成方法用于形成鳍式场效应晶体管。形成所述凹槽的步骤包括：刻蚀所述栅极结构两侧所述鳍部，或者刻蚀所述栅极结构两侧所述鳍部以及部分厚度的所述衬底，形成所述凹槽。
参考图10，在所述凹槽106中形成隔离层107。
后续在所述隔离层107上形成源漏掺杂层，形成与所述源漏掺杂层连接的接触孔插塞。所述隔离层107形成在所述基底与所述源漏掺杂层之间，使得所述源漏掺杂层与基底电隔离，降低了源漏掺杂层漏电流的概率，提高了半导体结构的电学性能。
具体的，所述隔离层107用于电隔离所述鳍部101和后续形成的所述源漏掺杂层。
所述隔离层107的材料为介电材料。
具体的，所述隔离层107的材料包括氧化硅和氮氧化硅中的一种或多种。本实施例中，所述隔离层107的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述隔离层107的工艺难度和工艺成本，且氧化硅层与鳍部101的粘附性较好。
形成隔离层107的步骤包括：在所述凹槽106中形成隔离材料层(图中未示出)；平坦化所述隔离材料层，并回刻蚀部分厚度的所述隔离材料层，剩余的所述隔离材料层作为所述隔离层107。
本实施例中，采用化学气相沉积工艺形成所述隔离材料层。
在所述凹槽106中形成隔离层107的步骤中，所述隔离层107的上表面低于最底端所述沟道层1022。
所述隔离层107的上表面低于所述最底端所述沟道层1022，使得后续形成的源漏掺杂层能够覆盖所述最底端沟道层1022，在半导体结构工作时，所述源漏掺杂层能够为沟道层1022提供足够的应力，提高最底端沟道层1022中载流子的迁移速率。
需要说明的是，所述隔离层107不宜过厚，也不宜过薄。若所述隔离层107过厚，会导致所述源漏掺杂层的底端过于靠近所述最底端沟道层1022，在半导体结构工作时，源漏掺杂层对最底端的沟道层1022的应力不足，导致最底端沟道层1022中载流子迁移速率不高。若所述隔离层107过薄，在半导体结构工作时，所述隔离层107易被击穿，不能很好的将衬底100和源漏掺杂层进行电隔离。本实施例中，所述隔离层107的厚度为3纳米至10纳米。
其他实施例中，所述半导体结构为鳍式场效应晶体管，所述隔离层用于电隔离所述源漏掺杂层与所述衬底。
参考图11，在所述隔离层107上形成源漏掺杂层108。
在半导体结构工作时，所述源漏掺杂层108用于为沟道层1022提供应力，提高沟道中载流子的迁移速率。
本实施例中，形成源漏掺杂层的方法如前述实施例所述，在此不再赘述。
本实施例中，后续所形成的半导体结构为PMOS，即所述源漏掺杂层108用于作为PMOS的源区和漏区。其他实施例中，后续所形成的半导体结构为NMOS时，即所述源漏掺杂层用于作为NMOS的源区和漏区。
所述半导体结构的形成方法还包括：形成所述源漏掺杂层108后，形成所述接触孔插塞前还包括：形成覆盖所述源漏掺杂层108的层间介质层109，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层109露出所述栅极结构107的顶部。
层间介质层109用于实现相邻晶体管之间的电隔离，层间介质层109的材料为绝缘材料。
本实施例中，层间介质层109的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
具体地，形成层间介质层109的步骤包括：形成覆盖所述栅极结构104以及源漏掺杂层108的形成层间介质材料层(图未示)，层间介质材料层覆盖栅极结构104顶部；对层间介质材料层进行平坦化处理，去除高于栅极结构104的层间介质材料层，形成所述层间介质层109。
需要说明的是，在形成层间介质层109的过程中，还去除栅极掩膜层105(如图11所示)。
本实施例中，后续形成源漏开口的过程中，还刻蚀所述层间介质层109。
参考图12至图15，形成与所述源漏掺杂层108电连接的接触孔插塞114(如图15所示)。
接触孔插塞114用于与外部电路实现电连接。
本实施例中，接触孔插塞114的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
形成所述接触孔插塞114的步骤包括：刻蚀所述层间介质层109，形成露出所述源漏掺杂层108的介质层开口118；在所述介质层开口118中形成接触孔插塞114。
本实施例中，采用电化学电镀工艺形成所述接触孔插塞114。电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
如图13所示，所述半导体结构的形成方法还包括：形成所述源漏掺杂层108后，形成所述接触孔插塞前还包括：刻蚀所述源漏掺杂层108，在所述源漏掺杂层108中形成源漏开口110。
具体的，所述源漏开口110在形成所述介质层开口109后，刻蚀所述源漏掺杂层108形成。
与所述接触孔插塞仅与所述源漏掺杂层的顶面接触相比，后续接触孔插塞形成在所述源漏开口110中，所述接触孔插塞的底面和部分侧壁与所述源漏掺杂层108接触，增大了所述接触孔插塞与所述源漏掺杂层的接触面积，降低了所述接触孔插塞与源漏掺杂层108的接触电阻，提高了半导体结构的电学性能。
本实施例中，采用干法刻蚀工艺刻蚀所述源漏掺杂层108，形成源漏开口110。干法刻蚀工艺为各向异性刻蚀工艺，具有较好的刻蚀剖面控制性，有利于使所述源漏开口110的形貌满足工艺需求，且采用干法刻蚀工艺有利于精确控制所述源漏掺杂层108的去除厚度，降低对其他膜层结构的损伤。
需要说明的是，形成与所述源漏掺杂层108电连接的接触孔插塞的步骤中，在所述源漏开口110和介质层开口118中形成接触孔插塞114。
如图14所示，所述半导体结构的形成方法还包括：在形成所述源漏开口110后，形成所述接触孔插塞前还包括：采用自对准硅化物工艺在所述源漏开口110的底面和侧壁上形成金属硅化物层116。
金属硅化物层116用于减小接触孔插塞与源漏掺杂层108的接触电阻。
参考图12，所述半导体结构的形成方法还包括：形成所述层间介质层109后，形成所述源漏开口110前，去除所述栅极结构104，在所述栅极结构104的位置处形成栅极开口111；去除所述牺牲层1021，在所述牺牲层1021的位置处形成与所述栅极开口111连通的通道112。
所述栅极开口111和通道112为后续形成金属栅极结构提供空间位置。
形成所述栅极开口111和通道112的技术为现有技术在此不再赘述。
继续参考图13，在所述栅极开口111和通道112中形成金属栅极结构113。
所述金属栅极结构113在半导体结构工作时，用于控制沟道1021的开启与断开。
所述金属栅极结构113包括栅介质层(图中未示出)以及位于所述栅介质层上的金属栅极层(图中未示出)。
所述栅介质用于将金属栅极层与沟道层1022进行电隔离。
本实施例中，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种。
金属栅极层作为电极，用于实现与外部电路的电连接。
本实施例中，金属栅极层的材料为镁钨合金。其他实施例中，栅极层的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
继续参考图13，所述半导体结构的形成方法还包括：在形成所述金属栅极结构113后，形成所述源漏开口110前，在所述层间介质层109和金属栅极结构113上形成介电层115。
所述介电层115用于电隔离接触孔插塞。
本实施例中，所述介电层115的材料为介电材料。
本实施例中，所述介电层115的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成所述介电层115的工艺难度和工艺成本。
本实施例中，在形成源漏开口的过程中，还刻蚀所述介电层115。
需要说明的是，其他实施例中，最终的半导体结构中，还可以利用多晶硅栅极结构控制沟道层的开启与断开。
相应的，本发明实施例还提供一种半导体结构。参考图6，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底200；栅极结构213，位于基底200上；凹槽206(如图3所示)，位于栅极结构213两侧的所述基底200中；隔离层207，位于所述凹槽206底部；源漏掺杂层208，位于凹槽206中的所述隔离层207上且与所述栅极结构213下方的基底200相接触；接触孔插塞214，位于源漏掺杂层208上且与源漏掺杂层208连接。
本发明实施例栅极结构213位于基底200上，凹槽206位于栅极结构213两侧的基底200中，源漏掺杂层208位于凹槽206中；接触孔插塞214位于源漏掺杂层208上且与源漏掺杂层208连接；隔离层207位于凹槽206上，源漏掺杂层208位于隔离层207上。隔离层207形成在基底200与源漏掺杂层208之间，使得源漏掺杂层208与基底200电隔离，降低了半导体结构漏电流的概率，提高了半导体结构的电学性能。
本实施例中，半导体结构为平面晶体管。
本实施例中，基底200的材料在此不再赘述。
在半导体结构工作时，栅极结构213用于控制沟道的开启与断开。
本实施例中，栅极结构213为叠层结构，包括栅介质层(图中未示出)和位于栅介质层上的栅极层(图中未示出)。其他实施例中，栅极结构还可以单层结构，也就是仅包括栅极层。
本实施例中，栅极结构213为金属栅极结构，栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO和Al2O3中的一种或几种；栅极层的材料为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。其他实施例中，栅极结构为多晶硅栅极结构，栅介质层的材料为氧化硅或氮氧化硅；栅极层的材料为多晶硅。
凹槽206为隔离层207和源漏掺杂层208提供空间。
在半导体结构工作时，源漏掺杂层208用于为栅极结构213下方的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构为PMOS，即源漏掺杂层208用于作为PMOS的源区和漏区。其他实施例中，半导体结构为NMOS时，即源漏掺杂层用于作为NMOS的源区和漏区。
接触孔插塞214用于与外部电路实现电连接。
本实施例中，接触孔插塞214的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
隔离层207用于电隔离基底200和源漏掺杂层208。
隔离层207的材料为介电材料。具体的，隔离层207的材料包括氧化硅和氮氧化硅中的一种或多种。本实施例中，隔离层207的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层207的工艺难度和工艺成本。
参考图15，示出了本发明半导体结构另一实施例的结构示意图。
半导体结构包括：基底；栅极结构113，位于基底上；凹槽106(如图9所示)，位于所述栅极结构113两侧的所述基底中；隔离层107，位于所述凹槽106底部；源漏掺杂层108，位于凹槽106中的所述隔离层107上且与所述栅极结构113下方的基底相接触；接触孔插塞114，位于源漏掺杂层108上且与源漏掺杂层108连接。
隔离层107形成在基底与源漏掺杂层108之间，使得源漏掺杂层108与基底电隔离，降低了半导体结构漏电流的概率，提高了半导体结构的电学性能。
本实施例中，半导体结构为全包围栅极结构。其他实施例中，半导体结构还可以为鳍式场效应晶体管。
基底包括衬底100、凸出于衬底100上分立的鳍部101以及间隔悬置于鳍部101上的多个沟道层1022。
本实施例中，衬底100的材料不再赘述。
本实施例中，鳍部101的材料与衬底100的材料相同。其他实施例中，鳍部的材料还可以和衬底的材料不相同。
本实施例中，沟道层1022的材料为锗、锗化硅、碳化硅、砷化镓或镓化铟等。
需要说明的是，基底还包括：隔离结构103(如图7所示)，位于鳍部101露出的衬底100上。
隔离结构103用于使得各个鳍部101之间实现电隔离。本实施例中，隔离结构103的材料包括氧化硅。其他实施例中，隔离结构的材料还可以包括氮化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
本实施例中，隔离结构103的顶面不高于鳍部101的顶壁。
其他实施例中，半导体结构为鳍式场效应晶体管，基底包括衬底和位于衬底上的鳍部；隔离结构，位于鳍部露出的衬底上，且隔离结构覆盖鳍部的部分侧壁。
在半导体结构工作时，栅极结构113用于控制沟道的开启与断开。
栅极结构113包围沟道层1022。
本实施例中，有关栅极结构113结构和材料的描述参照前一实施例。
其他实施例中，半导体结构为鳍式场效应晶体管，栅极结构横跨在鳍部上，且覆盖鳍部的部分侧壁和部分顶壁。
凹槽106(如图9所示)为源漏掺杂层108和隔离层107提供空间。
本实施例中，凹槽106位于栅极结构113两侧的鳍部101上，且凹槽106的底端低于最底端沟道层1022，凹槽106由沟道层1022、栅极结构113以及鳍部101围成。
本实施例中，凹槽106的底端低于最底端沟道层1022，且源漏掺杂层108位于凹槽106中，因此源漏掺杂层108能够为最底端的沟道层1022提供足够的应力，使得最底端沟道层1022中载流子迁移速率较高。
其他实施例中，半导体结构为鳍式场效应晶体管，凹槽位于栅极结构两侧的鳍部中。
在半导体结构工作时，源漏掺杂层108用于为栅极结构113下方的沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构为PMOS，即源漏掺杂层108用于作为PMOS的源区和漏区。其他实施例中，半导体结构为NMOS时，即源漏掺杂层用于作为NMOS的源区和漏区。
半导体结构还包括：内侧墙层117，位于沟道层1022下方的栅极结构113与源漏掺杂层108之间。
内侧墙层117用于减小源漏掺杂层108与栅极结构113之间的电容耦合效应，降低寄生电容，提高晶体管结构的电学性能。
内侧墙层117采用低K介电常数的材料。具体的，内侧墙层117的材料包括SiON、SiBCN、SiCN、掺杂碳的SiN或掺杂氧的SiN。本实施例中，内侧墙层117的材料为掺杂碳或掺杂氧的SiN。
隔离层107位于鳍部101与源漏掺杂层108之间，使得源漏掺杂层108与鳍部101实现电隔离，降低了源漏掺杂层108漏电流的概率，提高了半导体结构的电学性能。
隔离层107的材料为介电材料。
具体的，隔离层107的材料包括氧化硅和氮氧化硅中的一种或多种。本实施例中，隔离层107的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低隔离层107的形成难度和工艺成本，且氧化硅层与鳍部101的粘附性较好。
本实施例中，隔离层107的上表面低于最底端沟道层1022。
隔离层107的上表面低于最底端沟道层1022，使得源漏掺杂层108能够覆盖最底端沟道层1022，在半导体结构工作时，源漏掺杂层108能够为沟道层1022提供足够的应力，提高最底端沟道层1022中载流子的迁移速率。
需要说明的是，隔离层107不宜过厚，也不宜过薄。若隔离层107过厚，会过多的占据凹槽106的空间，使得源漏掺杂层108的体积过小，在半导体结构工作时，源漏掺杂层108对最底端的沟道层1022的应力不足，导致最底端沟道层1022中载流子迁移速率不高。若隔离层107过薄，在半导体结构工作时，隔离层107易被击穿，不能很好的将鳍部101和源漏掺杂层进108行电隔离。本实施例中，隔离层107的厚度为3纳米至10纳米。
在其他实施例中，半导体结构为鳍式场效应晶体管，隔离层用于电隔离源漏掺杂层与衬底。
本实施例中，半导体结构还包括：源漏开口110(如图13所示)，位于源漏掺杂层108中。
具体的，接触孔插塞114，位于源漏开口110中。
与接触孔插塞仅与源漏掺杂层的顶面接触相比，接触孔插塞114的底面和部分侧壁与源漏开口110的底面和侧壁接触，增大了接触孔插塞114与源漏掺杂层108的接触面积，从而降低了接触孔插塞114与源漏掺杂层108的接触电阻。
接触孔插塞114用于与外部电路实现电连接。
本实施例中，接触孔插塞114的材料为钨。在其他实施例中，接触孔插塞的材料还可以为金属氮化物、氮化钛和氮化铊中的一种或几种。
半导体结构还包括：金属硅化物层116，位于源漏开口110的底面和侧壁上；接触孔插塞114，位于金属硅化物层116上。
金属硅化物层116用于减小接触孔插塞114与源漏掺杂层108的接触电阻。
半导体结构还包括：层间介质层109，位于源漏掺杂层108上，层间介质层109覆盖栅极结构113的侧壁且露出栅极结构113的顶部，且栅极结构113还覆盖接触孔插塞114的部分侧壁。
层间介质层109用于实现相邻晶体管之间的电隔离，层间介质层109的材料为绝缘材料。本实施例中，层间介质层109的材料为氧化硅。其他实施例中，层间介质层的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
半导体结构还包括：介电层115，位于层间介质层109以及金属栅极结构113上。介电层115用于电隔离接触孔插塞。
本实施例中，介电层115的材料为介电材料。本实施例中，介电层115的材料为氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低介电层115的形成难度和工艺成本。
需要说明的是，介电层115覆盖接触孔插塞114的部分侧壁。
半导体结构可以采用前述实施例的形成方法所形成，也可以采用其他形成方法所形成。对本实施例半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底上形成栅极结构；
在所述栅极结构两侧的所述基底中形成凹槽；
在所述凹槽中形成隔离层，所述隔离层的顶面高于所述栅极结构的底面；
形成隔离层的步骤包括：在所述凹槽中形成隔离材料层；平坦化所述隔离材料层，并回刻蚀部分厚度的所述隔离材料层，剩余高于所述栅极结构的底面的所述隔离材料层作为所述隔离层；
在所述隔离层上形成源漏掺杂层，所述源漏掺杂层与所述隔离层相接触；
形成与所述源漏掺杂层电连接的接触孔插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：刻蚀所述源漏掺杂层，在所述源漏掺杂层中形成源漏开口；
形成与所述源漏掺杂层电连接的所述接触孔插塞的步骤中，在所述源漏开口中形成所述接触孔插塞。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述源漏开口后，形成接触孔插塞前还包括：采用自对准硅化物工艺在所述源漏开口的底面和侧壁上形成金属硅化物层。
4.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及位于所述鳍部上的多个沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；
形成所述栅极结构的步骤中，所述栅极结构横跨所述沟道叠层，且所述栅极结构覆盖所述沟道叠层的部分顶壁和部分侧壁；
形成所述凹槽的步骤包括：刻蚀所述栅极结构两侧的所述沟道叠层，或者刻蚀沟道叠层以及部分厚度的所述鳍部，形成所述凹槽；
在所述凹槽中形成隔离层的步骤中，所述隔离层的上表面低于最底端的所述沟道层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部；
去除所述栅极结构，在所述栅极结构的位置处形成栅极开口；
去除所述牺牲层，在所述牺牲层的位置处形成与所述栅极开口连通的通道；
在所述栅极开口和通道中形成金属栅极结构。
6.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述基底包括衬底以及凸出于所述衬底上分立的鳍部；
形成所述栅极结构的步骤中，所述栅极结构横跨所述鳍部，且所述栅极结构覆盖所述鳍部的部分顶壁和部分侧壁；
形成所述凹槽的步骤包括：刻蚀所述栅极结构两侧所述鳍部，形成所述凹槽。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂层后，形成所述接触孔插塞前还包括：形成覆盖所述源漏掺杂层的层间介质层，所述层间介质层覆盖所述栅极结构的侧壁，且所述层间介质层露出所述栅极结构的顶部；
去除所述栅极结构，在所述栅极结构的位置处形成栅极开口；
在所述栅极开口中形成金属栅极结构。
8.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为介电材料。
9.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为氧化硅或氮氧化硅。
10.如权利要求1至3任一项所述的半导体结构的形成方法，其特征在于，隔离层的厚度为3纳米至10纳米。
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