CN115376998A - 半导体结构的形成方法 - Google Patents

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Abstract

一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一器件区和第二器件区，基底上形成有沟道结构材料层，包括一个或多个沟道材料叠层，包括牺牲材料层和位于牺牲材料层上的沟道材料层，沟道结构材料层上还形成有掩膜层；在第一器件区和第二器件区交界处，形成贯穿掩膜层和沟道结构材料层的隔离墙，且隔离墙的顶部高于掩膜层的顶部；在掩膜层露出的隔离墙的侧壁形成侧墙层；以侧墙层和隔离墙为掩膜，去除侧墙层和隔离墙露出的掩膜层、沟道结构材料层以及部分厚度的基底，保留剩余沟道结构材料层作为沟道结构；在沟道结构侧部的剩余基底上形成隔离层。有利于控制形成沟道结构的宽度，且形成尺寸均一性较高的沟道结构。

Description

半导体结构的形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不不断缩短晶体管的沟道长度。
为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。其中，叉型栅极晶体管能够整体降低单元面积，但是，目前叉型栅极晶体管的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构的形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构材料层，所述沟道结构材料层包括一个或多个沟道材料叠层，所述沟道材料叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层，所述沟道结构材料层上还形成有掩膜层；在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，且所述隔离墙的顶部高于所述掩膜层的顶部；在所述掩膜层露出的所述隔离墙的侧壁形成侧墙层；以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述掩膜层、沟道结构材料层以及部分厚度的基底，保留剩余所述沟道结构材料层作为沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层；在所述沟道结构侧部的剩余基底上形成隔离层，所述隔离层露出所述沟道结构的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，且所述隔离墙的顶部高于所述掩膜层的顶部，在所述掩膜层露出的所述隔离墙的侧壁形成侧墙层，以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述掩膜层、沟道结构材料层以及部分厚度的基底，保留剩余所述沟道结构材料层作为沟道结构；随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本实施例中，在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区和第二器件区的沟道结构尽可能靠近，有利于减小所述第一器件区和第二器件区的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例中，所述隔离墙的顶部高于所述掩膜层的顶部，有利于在所述隔离墙侧壁形成尺寸均一性较高的侧墙层，从而在以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述沟道结构材料层的过程中，由于所述侧墙的宽度尺寸易于控制且均一性较高，因此，有利于控制形成所述沟道结构的宽度，且形成尺寸均一性较高的沟道结构；综上，本发明实施例的所述方案有利于提高所述半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，包括相邻接的第一器件区10N和第二器件区10P，所述基底10上形成有沟道结构材料层20，所述沟道结构材料层20包括一个或多个沟道材料叠层21，其中，所述沟道材料叠层21包括牺牲材料层22和位于所述牺牲材料层22上的沟道材料层23。
参考图2，对沟道结构材料层20进行第一图形化处理，去除部分沟道结构材料层20，保留覆盖所述第一器件区10N和第二器件区10P交界处的部分沟道结构材料层20。
参考图3，第一图形化处理之后，对剩余的沟道结构材料层20进行第二图形化处理，去除位于所述第一器件区10N和第二器件区10P交界处的部分沟道结构材料层20，形成沟槽40，保留剩余所述沟道结构材料层20作为沟道结构24，沟道结构24分别位于第一器件区10N和第二器件区10P中，所述沟道结构24包括一个或多个堆叠的沟道叠层25，所述沟道叠层25包括牺牲层26和位于所述牺牲层26上的沟道层27。
参考图4，在所述沟槽40中形成隔离墙41，所述隔离墙41覆盖所述沟道结构20的相对侧壁。
先形成沟道结构24，再形成隔离墙41，则在形成沟槽40时，难以对沟槽40的形成位置精准定位，导致难以控制形成的沟道结构24的宽度的尺寸，从而在所述沟槽40两侧形成的沟道结构24的宽度均一性较差，进而影响所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构材料层，所述沟道结构材料层包括一个或多个沟道材料叠层，所述沟道材料叠层包括第一牺牲材料层和位于所述第一牺牲材料层上的沟道材料层，所述沟道结构材料层上还形成有掩膜层；在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，且所述隔离墙的顶部高于所述掩膜层的顶部；在所述掩膜层露出的所述隔离墙的侧壁形成侧墙层；以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述掩膜层、沟道结构材料层以及部分厚度的基底，保留剩余所述沟道结构材料层作为沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层；在所述沟道结构侧部的剩余基底上形成隔离层，所述隔离层露出所述沟道结构的侧壁。
随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本实施例中，在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区和第二器件区的沟道结构尽可能靠近，有利于减小所述第一器件区和第二器件区的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例中，所述隔离墙的顶部高于所述掩膜层的顶部，有利于在所述隔离墙侧壁形成尺寸均一性较高的侧墙层，从而在以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述沟道结构材料层的过程中，由于所述侧墙的宽度尺寸易于控制且均一性较高，因此，有利于控制形成所述沟道结构的宽度，且形成尺寸均一性较高的沟道结构；综上，本发明实施例的所述方案有利于提高所述半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，包括相邻接的第一器件区100N和第二器件区100P，所述基底100上形成有沟道结构材料层200，所述沟道结构材料层200包括一个或多个沟道材料叠层210，所述沟道材料叠层210包括牺牲材料层220和位于所述牺牲材料层220上的沟道材料层230，所述沟道结构材料层200上还形成有掩膜层300。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极(gate-all-around，GAA)晶体管和叉型栅极(Forksheet)晶体管。
本实施例中，所述基底100包括衬底110以及位于所述衬底110上的鳍部材料层120。
本实施例中，所述衬底110的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的半导体基底。所述衬底110的材料可以是适宜于工艺需要或易于集成的材料。
所述鳍部材料层120用于后续形成鳍部。
本实施例中，所述鳍部材料层120与所述衬底110为一体结构。所述鳍部材料层120的材料为硅。在其他实施例中，所述鳍部材料层120所述鳍部材料层120也可以是外延生长于所述衬底110的半导体层，从而达到精确控制所述鳍部材料层120高度的目的。
本实施例中，以所述半导体结构为叉型栅极晶体管为例，所述基底100包括相邻接的第一器件区100N和第二器件区100P，所述第一器件区100N用于形成第一器件，所述第二器件区100P用于形成第二器件，所述第一器件和第二器件的沟道导电类型不同。也就是说，当第一器件为NMOS晶体管时，第二器件为PMOS晶体管；当第一器件为PMOS晶体管时，第二器件为NMOS晶体管。
本实施例中，所述第一器件区100N为NMOS区，所述第二器件区100P为PMOS区，所述NMOS区用于形成NMOS晶体管，所述PMOS区用于形成PMOS晶体管，从而形成叉型栅极晶体管。
随着器件特征尺寸的不断缩小，通过采用叉型栅极晶体管，能够允许相邻NMOS晶体管和PMOS晶体之间更小的间距，从而获得更佳的面积可微缩性。
所述沟道结构材料层200用于后续形成沟道结构。
本实施例中，所述沟道结构材料层200覆盖第一器件区100N和第二器件区100P的基底100，用于同时在多个区域形成多个沟道结构，简化了工艺流程，提高了工艺效率，节约了工艺成本。
其中，所述沟道材料叠层210用于后续形成沟道叠层，所述牺牲材料层210用于后续形成沟道叠层中的第一牺牲层，所述沟道材料层220用于后续形成沟道叠层中的沟道层。
本实施例中，所述沟道材料层230的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层230的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道材料层230和衬底110的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。
本实施例中，牺牲材料层220的材料包括硅、锗或锗化硅，且所述沟道材料层230和牺牲材料层220的材料之间具有刻蚀选择比，有利于后续形成沟道层和第一牺牲层后，去除第一牺牲层。
本实施例中，所述沟道材料层230的材料为硅，因此，所述牺牲材料层220的材料为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第一牺牲层，并减少对沟道层的损伤。
在其他实施例中，可以根据沟道材料层的材料，选取与沟道材料层具有刻蚀选择比的相适宜的材料，以便后续去除第一牺牲层时，减小对沟道层的损伤。
所述掩膜层300用于作为后续形成沟道结构的刻蚀掩膜，所述掩膜层300还用于在工艺制程中保护所述沟道结构材料层200的顶部。
本实施例中，所述掩膜层300的材料包括Si3N4、SiBCN或SiCN。
本实施例中，所述掩膜层300顶部还形成有第二牺牲层310。
所述第二牺牲层310为后续形成顶面高于所述掩膜层300顶面的隔离墙提供支撑，所述第二牺牲层310还用于为后续在隔离墙侧壁形成侧墙占据空间位置。
后续还需要去除所述第二牺牲层310，则本实施例中，所述第二牺牲层310选取与所述掩膜层300以及后续形成的隔离墙具有刻蚀选择性的材料。
本实施例中，所述第二牺牲层310的材料包括氧化硅或氮氧化硅。
所述掩膜层300的材料为氮化硅，氧化硅或氮氧化硅与氮化硅具有较大的刻蚀选择比，有利于后续在去除所述第二牺牲层310的过程中，减小对所述掩膜层300的损伤，而且，氧化硅硬度较小，易于去除。
结合参考图6和图7，在所述第一器件区100N和第二器件区100P交界处，形成贯穿所述掩膜层300和沟道结构材料层200的隔离墙410，且所述隔离墙410的顶部高于所述掩膜层300的顶部。
随着集成电路特征尺寸持续减小，相邻器件越来越靠近，本实施例中，在所述第一器件区100N和第二器件区100P交界处，形成贯穿所述掩膜层300和沟道结构材料层200的隔离墙410，从而在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区100N和第二器件区100P的沟道结构尽可能靠近，有利于减小所述第一器件区100N和第二器件区100P的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件，而且，本发明实施例中，所述隔离墙410的顶部高于所述掩膜层300的顶部，有利于在所述隔离墙410侧壁形成尺寸均一性较高的侧墙层，从而在以所述侧墙层和隔离墙410为掩膜，去除所述侧墙层和隔离墙410露出的所述沟道结构材料层200的过程中，由于所述侧墙的宽度尺寸易于控制且均一性较高，因此有利于控制形成所述沟道结构的宽度，且形成尺寸均一性较高的沟道结构；综上，本发明实施例的所述方案有利于提高所述半导体结构的性能。
所述隔离墙410为后续形成侧墙层提供支撑，所述隔离墙410还用于隔离相邻接的所述第一器件区100N和第二器件区100P，且后续形成的相邻源漏掺杂层后，使得所述第一器件区100N和第二器件区100P交界处的相邻源漏掺杂层相隔离。
因此，本实施例中，通过所述隔离墙410，能够在较好地保障对相邻器件的隔离效果的情况下，使得相邻所述第一器件区100N和第二器件区100P的源漏掺杂层尽可能靠近，有利于减小所述第一器件区100N和第二器件区100P的相邻沟道结构的距离，从而形成更紧密、尺寸更小的器件。
本实施例中，所述隔离墙410顶部高于所述掩膜层300的顶部，还可以提高后续对相邻源漏掺杂层的隔离效果。
需要说明的是，本实施例中，形成所述隔离墙410的步骤中，所述隔离墙410顶部至所述掩膜层300顶部的距离h不能过大，也不能过小。如果所述隔离墙410顶部至所述掩膜层300顶部的距离h过大，则需要形成厚度过大的第二牺牲层310，产生不必要的工艺浪费，而且增加了后续去除所述第二牺牲层310的难度，需要增加去除所述第二牺牲层310的刻蚀量，从而增加了去除所述第二牺牲层310时损伤其他膜层的概率；如果所述隔离墙410顶部至所述掩膜层300顶部的距离h过小，则增加了后续在所述隔离墙410露出的侧壁上形成侧墙层的难度，从而难以形成高度满足工艺需求的侧墙层，进而影响了以所述侧墙层为掩膜刻蚀形成的沟道结构的质量。因此，本实施例中，形成所述隔离墙410的步骤中，所述隔离墙410顶部至所述掩膜层300顶部的距离h为5nm至40nm。
本实施例中，所述隔离墙410的材料包括氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅。
所述氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅具有较好的绝缘性，能够使得所述第一器件区100N和第二器件区100P交界处，后续形成的相邻所述源漏掺杂层之间具有较好的隔离效果。
具体地，参考图6，形成所述隔离墙410的步骤包括：在所述第一器件区100N和第二器件区100P的交界处，形成贯穿所述第二牺牲层310、掩膜层300和沟道结构材料层200的隔离槽400。
所述隔离槽400为形成隔离墙410提供空间位置。
本实施例中，采用干法刻蚀工艺形成所述隔离槽400。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，具有各向异性刻蚀的特性，有利于减小对所述隔离槽400底部所述基底100和所述隔离槽400侧壁的沟道结构材料层200的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高隔离槽400的侧壁形貌质量和尺寸精度。
本实施例中，在所述隔离槽400中填充隔离墙材料层(未示出)，所述隔离材料层还覆盖所述第二牺牲层310顶部。
所述隔离墙材料层用于形成隔离墙410。
本实施例中，采用沉积工艺(例如，化学气相沉积工艺)形成所述隔离墙材料层。
本实施例中，所述隔离墙材料层的材料包括氧化硅、氮化硅、氮氧化硅或掺碳的氧化硅，用于直接形成隔离墙410。
参考图7，以所述第二牺牲层310顶部作为停止位置，去除高于所述第二牺牲层310顶部的隔离墙材料层，保留所述隔离槽400中的剩余隔离墙材料层作为隔离墙410。
以所述第二牺牲层310顶部作为停止位置，能够形成顶面高于所述掩膜层300顶面的隔离墙410。
本实施例中，采用化学机械研磨工艺，去除高于所述第二牺牲层顶部的隔离墙材料层。
参考图8，形成所述隔离墙410后，后续形成侧墙层之前，还包括：去除所述第二牺牲层310。
去除所述第二牺牲层310，暴露出所述隔离墙410的部分侧壁，为后续形成侧墙层提供空间位置。
本实施例中，采用湿法刻蚀工艺去除所述第二牺牲层310。
所述湿法刻蚀工艺具有各向同性的特性，有利于将所述第二牺牲层310去除干净，而且，所述湿法刻蚀工艺能够具有较好的刻蚀选择性，使得在去除所述第二牺牲层310的过程中，减小对所述掩膜层300和隔离墙410的损伤。
结合参考图9和图10，在所述掩膜层300露出的所述隔离墙410的侧壁形成侧墙层510。
所述侧墙层510用于作为后续形成沟道结构的刻蚀掩膜。
本实施例中，所述侧墙层510的材料包括氮化硅Si3N4、SiBCN或SiCN。
所述Si3N4、SiBCN或SiCN硬度较高，有利于作为刻蚀掩膜，提高图形传递的精度。
具体地，参考图9，形成所述侧墙层510的步骤包括：形成保形覆盖所述掩膜层300顶部、所述隔离墙510顶部和所述掩膜层300露出的所述隔离墙410侧壁的侧墙材料层500。
所述侧墙材料层500用于形成侧墙层510。
本实施例中，采用原子层沉积工艺形成所述侧墙材料层500。
采用原子层沉积工艺形成的所述侧墙材料层500的厚度均匀性好，且具有良好的台阶覆盖(step coverage)能力，使得所述侧墙材料层500能够很好的保形覆盖所述掩膜层300顶部、所述隔离墙510顶部和所述掩膜层300露出的所述隔离墙410侧壁。
本实施例中，所述侧墙材料层500的材料包括Si3N4、SiBCN或SiCN，用于直接形成侧墙层510。
参考图10，去除位于所述掩膜层300顶部和所述隔离墙410顶部的侧墙材料层500，保留位于所述掩膜层300露出的所述隔离墙410侧壁的侧墙材料层500作为侧墙层510。
去除位于所述掩膜层300顶部和所述隔离墙410顶部的侧墙材料层500，形成侧墙层510的同时，露出所述部分所述掩膜层300，为后续去除部分所述掩膜层300做准备。
本实施例中，采用干法刻蚀工艺去除位于所述掩膜层300顶部和所述隔离墙410顶部的侧墙材料层500。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，具有各向异性刻蚀的特性，有利于减小对所述侧墙层510和所述掩膜层300的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高侧墙层500的侧壁形貌质量和尺寸精度。
因此，本实施例中，采用自对准双图形(Self-aligned Double Patterning，SADP)工艺的方式，在所述掩膜层300露出的所述隔离墙410的侧壁形成侧墙层510，从而提高了侧墙层510的宽度尺寸均一性和位置精度。
参考图11，以所述侧墙层510和隔离墙410为掩膜，去除所述侧墙层510和隔离墙410露出的所述掩膜层300、沟道结构材料层200以及部分厚度的基底100，保留剩余所述沟道结构材料层200作为沟道结构240，所述沟道结构240包括一个或多个堆叠的沟道叠层250，所述沟道叠层250包括第一牺牲层260和位于所述第一牺牲层260上的沟道层270。
所述侧墙层510的宽度尺寸易于控制且均一性较高，则以所述侧墙层510和隔离墙410为掩膜，能够形成宽度尺寸易于控制且均一性较高的沟道结构240。
本实施例中，采用干法刻蚀工艺去除所述侧墙层510和隔离墙410露出的所述掩膜层300、沟道结构材料层200以及部分厚度的基底100。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，具有各向异性刻蚀的特性，有利于减小对所述沟道结构240的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高沟道结构240的侧壁形貌质量和尺寸精度。
所述沟道结构240中的沟道层270用于提供晶体管的沟道，所述第一牺牲层260用于为后续实现所述沟道层270的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述第一牺牲层260，使得沟道层270悬空，在所述沟道层270与所述基底100之间，以及相邻所述沟道层270之间形成栅极结构，从而使得栅极结构环绕覆盖沟道层270。
沟道层270中被栅极结构所覆盖的顶部和侧壁用来作为沟道，本实施例中，所述沟道层270的顶部、底部和侧壁均能够作为沟道，增大了沟道层270中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述沟道层270的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层270的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
本实施例中，第一牺牲层260的材料包括硅、锗或锗化硅，且所述沟道层260和第一牺牲层270的材料之间具有刻蚀选择比，有利于后续去除所述第一牺牲层260。
本实施例中，所述沟道层270的材料为硅，因此，所述第一牺牲层260的材料为锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第一牺牲层260，并减少对沟道层270的损伤。
具体地，以所述侧墙层510和隔离墙410为掩膜，去除所述侧墙层510和隔离墙410露出的所述掩膜层300，保留剩余所述掩膜层300；去除所述侧墙层510；去除所述侧墙层510之后，以剩余所述掩膜层300作为刻蚀掩膜，刻蚀所述沟道结构材料层200以及部分厚度的基底100，保留剩余所述沟道结构材料层200作为沟道结构240。
继续参考图11，以所述侧墙层510为掩膜，去除所述侧墙层510和隔离墙410露出的所述掩膜层300、沟道结构材料层200以及部分厚度的基底100的步骤中，去所述侧墙层510和隔离墙410露出的鳍部材料层120，保留剩余所述鳍部材料层120作为鳍部130。
去所述侧墙层510和隔离墙410露出的鳍部材料层120，为后续形成隔离层提供空间位置。
本实施例中，所述鳍部130的材料为硅。
本实施例中，采用干法刻蚀工艺刻蚀所述沟道结构材料层200以及部分厚度的基底100。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，具有各向异性刻蚀的特性，有利于减小对所述衬底110的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高鳍部130的侧壁形貌质量和尺寸精度。
结合参考图12至图13，在所述沟道结构240侧部的剩余基底100上形成隔离层150，所述隔离层150露出所述沟道结构240的侧壁。
所述隔离层150用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离层150，所述隔离层150露出所述沟道结构240的侧壁，为后续形成覆盖所述沟道层270的栅极结构做准备。
所述隔离层150的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种。
本实施例中，以所述侧墙层510为掩膜，去除所述侧墙层510和隔离墙410露出的所述掩膜层300、沟道结构材料层200以及部分厚度的基底100的步骤中，去除所述侧墙层510和隔离墙410露出的鳍部材料层120，露出所述衬底110，则本实施例中，在所述沟道结构240侧部的剩余基底100上形成隔离层150的步骤包括：在所述衬底100上形成覆盖所述鳍部130侧壁的隔离层150，从而将相邻所述鳍部130相隔离。
具体地，参考图12，形成所述隔离层150的步骤包括：在所述沟道结构240侧部的剩余基底100上形成覆盖所述沟道结构240侧壁、掩膜层300侧壁和顶部、以及所述隔离墙410侧壁的隔离材料层140。
所述隔离材料层140用于形成隔离层150。
本实施例中，采用沉积工艺形成所述隔离材料层140，有利于形成厚度均一性较高的隔离材料层140。
所述隔离材料层140的材料包括氧化硅、掺碳的氧化硅、氮氧化硅、氮化硅、掺硼的氧化硅和掺磷的氧化硅中的一种或多种，用于直接形成所述隔离层150。
参考图13，去除部分厚度的所述隔离材料层140，露出所述沟道结构240的侧壁，保留覆盖所述剩余基底100的顶部和侧壁的剩余隔离材料层140作为隔离层150。
采用先形成隔离材料层140，再回刻蚀形成隔离层150的方法，易于控制形成的所述隔离层150的高度尺寸，有利于形成尺寸质量较高的隔离层150。
本实施例中，采用干法刻蚀工艺去除部分厚度的所述隔离材料层140，易于控制去除部分厚度的所述隔离材料层140的厚度尺寸，形成质量较高的隔离层150。
参考图14，形成所述隔离层150之后，还包括：去除剩余所述掩膜层300。
去除剩余所述掩膜层300，露出所述沟道结构240顶部的沟道层270顶面，为后续形成覆盖所述沟道层270的栅极结构做准备。
本实施例中，采用湿法刻蚀工艺去除所述掩膜层300，有利于将所述掩膜层300去除干净，且湿法刻蚀工艺具有较好的刻蚀选择性，有利于减小去除所述掩膜层300的过程对沟道层270的损伤。
继续参考图14，去除剩余所述掩膜层300之后，所述形成方法还包括：形成横跨所述沟道结构240和隔离墙410的伪栅结构600，所述伪栅结构600覆盖所述沟道结构240的部分侧壁和部分顶部、以及所述隔离墙410的部分顶部和部分侧壁。
所述伪栅结构600为后续制程中形成的栅极结构占据空间位置。
本实施例中，所述伪栅结构600可以为单层结构或叠层结构，所述伪栅结构610的材料包括无定形硅和多晶硅的一种或两种。在其他实施例中，所述伪栅结构的材料还可以为氧化硅、氮化硅、氮氧化硅、碳化硅、谈氮化硅、碳氮氧化硅或非晶碳。
本实施例中，所述伪栅结构600为单层结构，所述伪栅结构600的材料为无定形硅。无定形硅不具有晶向，因此，对无定形硅的刻蚀速率均一性和刻蚀效果均一性较佳，从而提高后续对所述伪栅结构600的去除效果。
需要说明的是，根据工艺需求，所述伪栅结构600和沟道结构240之间还可以形成有伪栅氧化层(图未示)。其中，所述伪栅氧化层的材料可以为氧化硅。
参考图15，图15为垂直于所述沟道结构240延伸方向的源漏掺杂层剖面，在所述伪栅结构600两侧的基底100上形成源漏掺杂层610，所述源漏掺杂层610与所述伪栅结构600下方的沟道结构240端部相接触，且在所述第一器件区100N和第二器件区100P交界处，相邻所述源漏掺杂层610之间通过所述隔离墙410相隔离。
所述源漏掺杂层610用于作为晶体管的源区或漏区，所述源漏掺杂层610的掺杂类型与相对应的晶体管的沟道导电类型相同。
具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂层610内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底100用于形成PMOS晶体管时，所述源漏掺杂层610内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
靠近所述第一器件区100N和第二器件区100P交界处的相邻源漏掺杂层610之间通过所述隔离墙410相隔离，以较好地保障相邻所述源漏掺杂层610之间的隔离效果。
需要说明的是，本实施例中，所述源漏掺杂层610通过外延生长工艺在所述伪栅结构600下方的沟道结构240端部形成，则所述源漏掺杂层610与所述隔离墙410相接触，则在所述沟道层结构240延伸方向相垂直的方向上，所述源漏掺杂层610的尺寸能够尽可能最大化，从而提高半导体结构的性能。
继续参考图15，在所述基底100上形成覆盖所述源漏掺杂层610的层间介质层620，所述层间介质层620还覆盖所述伪栅结构600侧壁，并露出所述伪栅结构600的顶部。
所述层间介质层620用于相邻器件之间起到隔离作用，所述层间介质层620还用于为后续去除所述伪栅结构600形成栅极开口提供工艺基础，所述层间介质层620露出所述伪栅结构600的顶部，为后续去除所述伪栅结构600做准备。
本实施例中，采用化学气相沉积工艺形成所述层间介质层620，所述层间介质层620覆盖所述源漏掺杂层610和伪栅结构600，之后采用化学机械研磨工艺对所述层间介质层620进行平坦化处理，去除部分厚度的所述层间介质层620，露出所述伪栅结构600的顶部。
所述层间介质层620的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
参考图16，去除所述伪栅结构600，在所述层间介质层620中形成栅极开口(图未示)，所述栅极开口露出所述第一牺牲层260。
具体地，依次去除所述伪栅结构600和伪栅氧化层。
所述栅极开口为后续形成栅极结构提供空间位置，同时，所述栅极开口露出所述第一牺牲层260，为后续去除所述第一牺牲层260做准备。
继续参考图16，去除所述栅极开口露出的所述第一牺牲层260，露出所述沟道层270。
所述栅极开口露出所述沟道层270的顶部、底部和一侧的侧壁，使得后续形成的栅极结构环绕覆盖所述沟道层270的顶部、底部和一侧的侧壁。
本实施例中，采用湿法刻蚀工艺去除所述第一牺牲层260。所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在去除所述第一牺牲层260的过程中，减小对所述沟道层270的损伤。
需要说明的是，所述沟道层270端部与源漏掺杂层610相接触，则去除所述第一牺牲层260后，所述沟道层270得以相间隔地悬置于所述衬底110上方。
参考图17，去除所述栅极开口露出的所述第一牺牲层260之后，在所述栅极开口中形成横跨所述沟道层270的栅极结构700，所述栅极结构700包括环绕覆盖所述沟道层270和隔离墙410的栅介质层710、以及环绕覆盖所述栅介质层710的栅电极层720。
所述栅极结构700用于控制晶体管的沟道的开启或关断。
本实施例中，所述栅极结构700包括金属栅极结构。
所述栅介质层710用于隔离栅电极层720与沟道层270以及鳍部130。
所述栅介质层710的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层710包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，所述栅介质层710还可以包括位于沟道层270和高k栅介质层之间的栅氧化层。作为一种示例，栅氧化层的材料可以为SiO2。
本实施例中，所述栅电极层720包括功函数层(未标示)、以及位于功函数层上的电极层(未标示)。其中，所述功函数层用于调节所形成晶体管的阈值电压，所述电极层用于将栅电极层720的电性引出。
本实施例中，所述栅电极层720的材料TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
在另一些实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括相邻接的第一器件区和第二器件区，所述基底上形成有沟道结构材料层，所述沟道结构材料层包括一个或多个沟道材料叠层，所述沟道材料叠层包括牺牲材料层和位于所述牺牲材料层上的沟道材料层，所述沟道结构材料层上还形成有掩膜层；
在所述第一器件区和第二器件区交界处，形成贯穿所述掩膜层和沟道结构材料层的隔离墙，且所述隔离墙的顶部高于所述掩膜层的顶部；
在所述掩膜层露出的所述隔离墙的侧壁形成侧墙层；
以所述侧墙层和隔离墙为掩膜，去除所述侧墙层和隔离墙露出的所述掩膜层、沟道结构材料层以及部分厚度的基底，保留剩余所述沟道结构材料层作为沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第一牺牲层和位于所述第一牺牲层上的沟道层；
在所述沟道结构侧部的剩余基底上形成隔离层，所述隔离层露出所述沟道结构的侧壁。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述掩膜层顶部还形成有第二牺牲层；
形成所述隔离墙的步骤包括：在所述第一器件区和第二器件区的交界处，形成贯穿所述第二牺牲层、掩膜层和沟道结构材料层的隔离槽；在所述隔离槽中填充隔离墙材料层，所述隔离材料层还覆盖所述第二牺牲层顶部；以所述第二牺牲层顶部作为停止位置，去除高于所述第二牺牲层顶部的隔离墙材料层，保留所述隔离槽中的剩余隔离墙材料层作为隔离墙；
形成所述隔离墙后，形成所述侧墙层之前，还包括：去除所述第二牺牲层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤包括：形成保形覆盖所述掩膜层顶部、所述隔离墙顶部和所述掩膜层露出的所述隔离墙侧壁的侧墙材料层；
去除位于所述掩膜层顶部和所述隔离墙顶部的侧墙材料层，保留位于所述掩膜层露出的所述隔离墙侧壁的侧墙材料层作为侧墙层。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺，在所述隔离槽中填充隔离墙材料层。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺，去除高于所述第二牺牲层顶部的隔离墙材料层。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述第二牺牲层。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除所所述侧墙层和隔离墙露出的所述掩膜层、沟道结构材料层以及部分厚度的基底。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧墙材料层。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺去除位于所述掩膜层顶部和所述隔离墙顶部的侧墙材料层。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述沟道材料层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料，所述牺牲材料层的材料包括硅、锗或锗化硅，且所述沟道材料层和牺牲材料层的材料之间具有刻蚀选择比。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离墙的步骤中，所述隔离墙的材料包括掺碳的氮化硅、掺硼的氮化硅或掺碳和硼的氮化硅。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述隔离墙的步骤中，所述隔离墙顶部至所述掩膜层顶部的距离为5nm至40nm。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述侧墙层的步骤中，所述侧墙层的材料包括Si3N4、SiBCN或SiCN。
14.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第二牺牲层的步骤中，所述第二牺牲层的材料包括氧化硅或氮氧化硅。
15.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述掩膜层的步骤中，所述掩膜层的材料包括Si3N4、SiBCN或SiCN。
16.如权利要求7所述的半导体结构的形成方法，其特征在于，所述第一器件区用于形成第一器件，所述第二器件区用于形成第二器件，所述第一器件和第二器件的沟道导电类型不同。
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