CN117652014A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有第一牺牲层，第一牺牲层上形成有沟道结构，包括一个或多个堆叠的沟道叠层，沟道叠层包括第二牺牲层和位于第二牺牲层上的沟道层，基底上还形成有横跨沟道结构的伪栅结构，其中，第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除伪栅结构两侧的沟道结构和第一牺牲层，形成贯穿沟道结构和第一牺牲层的第一沟槽；通过第一沟槽去除沟道结构底部的第一牺牲层，在沟道结构底部形成与第一沟槽相连通的第二沟槽；在第二沟槽中形成隔离层；形成隔离层后，在第一沟槽中形成源漏掺杂层。隔离层有效隔绝栅极结构和基底，从而减小栅极结构和基底之间产生漏电流的概率。

Description

半导体结构及其形成方法 技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
 背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围金属栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围金属栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
 技术问题
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
 技术解决方案
为解决上述问题，本发明实施例提供了一种半导体结构，包括：基底，包括沟道区，所述基底表面的法线方向为纵向；隔离层，位于所述沟道区的基底上；沟道层结构，位于所述沟道区且悬置于所述隔离层上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述沟道区中，所述栅极结构位于所述隔离层上；源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部、以及所述隔离层的端部相接触。
相应的，本发明实施例还提供了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的沟道结构和第一牺牲层，形成贯穿所述沟道结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述沟道结构底部的第一牺牲层，在所述沟道结构底部形成与所述第一沟槽相连通的第二沟槽；在所述第二沟槽中形成隔离层；形成所述隔离层后，在所述第一沟槽中形成源漏掺杂层。
 有益效果
与现有技术相比，本发明实施例的技术方案具有以下优点：本发明实施例提供的半导体结构中，包括位于所述沟道层结构底部的基底上的隔离层，在所述沟道区中，所述栅极结构位于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和沟道区的基底的接触，从而减小了在沟道区中，所述栅极结构和基底之间产生漏电流的概率，而且，相比于在沟道区的基底中进行离子注入来隔绝栅极结构和基底的方案，本发明实施例能够避免因对基底进行离子注入而引起的寄生电容变大的问题，此外，所述源漏掺杂层位于所述栅极结构两侧的基底上，且与所述隔离层的端部相接触，则在相邻所述源漏掺杂层通过所述隔离层进行有效隔离的同时，所述源漏掺杂层与基底相接触，有利于增加所述源漏掺杂层的生长速率，并提升所述源漏掺杂层的生长质量，减少生长过程中产生的缺陷，综上所述皆有利于提高所述半导体结构的工作性能。
本发明实施例提供的形成方法中，所述基底上形成有第一牺牲层，通过所述第一沟槽去除所述第一牺牲层，在所述沟道结构底部形成与所述第一沟槽相连通的第二沟槽，在所述第二沟槽中形成隔离层，通过采用先形成第一牺牲层为隔离层占据空间位置，再去除所述第一牺牲层，形成隔离层的方法，有利于位于所述第一牺牲层上的沟道结构的生长，并且可以根据工艺需求灵活选用所述第一牺牲层的材料，提高所述第一牺牲层的工艺兼容性，此外，后续去除第二牺牲层形成栅极结构后，所述栅极结构形成于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，而且，相比于在基底中进行离子注入来隔绝栅极结构和基底的方案，本发明实施例能够避免因对基底进行离子注入而引起的寄生电容变大的问题，综上所述皆有利于提高所述半导体结构的工作性能。
 附图说明
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
图3至图4是本发明半导体结构一实施例对应的结构示意图。
图5至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
图20至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
 本发明的实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。
图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，对所述基底10顶部进行离子注入，在所述基底10中形成隔离区（图未示）；形成所述隔离区后，在所述隔离区所在的基底10上形成沟道结构20，所述沟道结构20包括一个或多个沟道叠层21，其中，所述沟道叠层21包括牺牲层22和位于所述牺牲层22上的沟道层23；在所述基底10上形成横跨所述沟道结构20的伪栅结构40，所述伪栅结构40覆盖所述沟道结构20的部分侧壁和部分顶部。
参考图2，去除所述伪栅结构40，形成栅极开口（未示出）；通过所述栅极开口去除所述牺牲层22，露出所述沟道层23的各个表面；去除所述牺牲层22后，在所述栅极开口中形成环绕覆盖所述沟道层23的栅极结构70。
形成所述栅极结构70后，所述栅极结构70还与所述基底10顶部相接触，因此，为了使所述基底10和栅极结构70之间相隔绝，减小半导体结构的漏电流，在形成沟道结构20之前，形成隔离区，从而使得所述基底10和后续形成的栅极结构之间具有隔离效果。而且，为了确保所述隔离区的隔离效果，通常会对所述基底10顶部进行较高浓度的离子注入。
然而对所述基底10顶部进行较高浓度的离子注入容易导致所述半导体结构的寄生电容增大，影响所述半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；去除所述伪栅结构两侧的沟道结构和第一牺牲层，形成贯穿所述沟道结构和第一牺牲层的第一沟槽；通过所述第一沟槽去除所述沟道结构底部的第一牺牲层，在所述沟道结构底部形成与所述第一沟槽相连通的第二沟槽；在所述第二沟槽中形成隔离层；形成所述隔离层后，在所述第一沟槽中形成源漏掺杂层。
本发明实施例提供的形成方法中，所述基底上形成有第一牺牲层，通过所述第一沟槽去除所述第一牺牲层，在所述沟道结构底部形成与所述第一沟槽相连通的第二沟槽，在所述第二沟槽中形成隔离层，通过采用先形成第一牺牲层为隔离层占据空间位置，再去除所述第一牺牲层，形成隔离层的方法，有利于位于所述第一牺牲层上的沟道结构的生长，并且可以根据工艺需求灵活选用所述第一牺牲层的材料，提高所述第一牺牲层的工艺兼容性，此外，后续去除第二牺牲层形成栅极结构后，所述栅极结构形成于所述隔离层上，则所述隔离层有效隔绝了所述栅极结构和基底的接触，从而减小了所述栅极结构和基底之间产生漏电流的概率，而且，相比于在基底中进行离子注入来隔绝栅极结构和基底的方案，本发明实施例能够避免因对基底进行离子注入而引起的寄生电容变大的问题，综上所述皆有利于提高所述半导体结构的工作性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图4是本发明半导体结构一实施例对应的结构示意图，图3是栅极结构和源漏掺杂层的俯视图，图4是图3基于AA方向的剖视图。
所述半导体结构包括：基底101，包括沟道区101c，所述基底101表面的法线方向为纵向（如图4中Z方向所示）；隔离层511，位于所述沟道区101c的基底101上；沟道层结构201，位于所述沟道区101c且悬置于所述隔离层511上方，在所述纵向上，所述沟道层结构201包括一个或多个间隔的沟道层231；栅极结构701，位于所述基底101上且横跨所述沟道层结构201，所述栅极结构701包括沿所述栅极结构701延伸方向环绕所述沟道层231的栅介质层711、以及位于所述栅介质层711上的栅电极层721，在所述沟道区101c中，所述栅极结构701位于所述隔离层511上；源漏掺杂层601，位于所述栅极结构701两侧的基底101上，在所述沟道层结构201的延伸方向上，所述源漏掺杂层601与所述沟道层结构201的端部、以及所述隔离层511的端部相接触。
所述基底101为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极（gate-all-around，GAA）晶体管和叉型栅极（Forksheet）晶体管。
所述基底101包括衬底（未示出）。
本实施例中，所述衬底的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底101还可以包括：鳍部（未标示），位于所述衬底上。
本实施例中，所述基底101包括沟道区101c，所述沟道区101c的沟道层结构201用于作为晶体管的沟道。
本实施例中，所述半导体结构还包括：浅沟槽隔离结构111，位于所述基底101中。
所述浅沟槽隔离结构111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成浅沟槽隔离结构111。
本实施例中，所述浅沟槽隔离结构111位于所述鳍部露出的衬底上，并覆盖所述鳍部的侧壁。
所述浅沟槽隔离结构111的材料为绝缘材料。本实施例中，所述浅沟槽隔离结构111的材料为氧化硅。
所述隔离层511用于隔绝所述栅极结构701和沟道区101c的基底101。
本实施例提供的半导体结构中，在所述沟道区101c中，所述栅极结构701位于所述隔离层511上，则所述隔离层511有效隔绝了所述栅极结构701和沟道区101c的基底101的接触，从而减小了在沟道区101c中，所述栅极结构701和基底101之间产生漏电流的概率，而且，相比于在沟道区的基底中进行离子注入来隔绝栅极结构和基底的方案，本发明实施例能够避免因对基底101进行离子注入而引起的寄生电容变大的问题，此外，所述源漏掺杂层601位于所述栅极结构701两侧的基底101上，且与所述隔离层511的端部相接触，则在相邻所述源漏掺杂层601通过所述隔离层511进行有效隔离的同时，所述源漏掺杂层601与基底101相接触，有利于增加所述源漏掺杂层601的生长速率，并提升所述源漏掺杂层601的生长质量，减少生长过程中产生的缺陷，综上所述皆有利于提高所述半导体结构的工作性能。
需要说明的是，所述隔离层511的厚度d2不宜过大，也不宜过小。如果所述隔离层511的厚度d2过大，则容易造成不必要的工艺浪费，而且，形成所述隔离层511之前，通过形成第一牺牲层为隔离层511占据空间位置，之后再去除第一牺牲层，去除第一牺牲层之后再形成隔离层511，因此，如果所述隔离层511的厚度d2过大，则所述第一牺牲层的厚度也过大，也容易造成不必要的工艺浪费，还增加了去除第一牺牲层的工艺难度；如果所述隔离层511的厚度d2过小，则容易影响所述隔离层511的隔离性能，从而难以较好地将所述栅极结构701和沟道区101c的基底101完全隔绝，影响所述半导体结构的性能。为此，本实施例中，所述隔离层511的厚度d2为5nm至15nm。
本实施例中，所述隔离层511的材料包括介电材料，所述介电材料能够对所述栅极结构701和沟道区101c的基底101起到隔绝作用，而且，介电材料的工艺兼容性高，从而减小所述隔离层511对工艺制程的影响。
本实施例中，所述隔离层511的材料包括氧化硅和氮化硅中的一种或多种，所述氧化硅和氮化硅有利于较好地隔绝所述栅极结构701和沟道区101c的基底101。
所述沟道层结构201包括一个或多个在纵向上间隔的沟道层231，所述沟道层231用于作为半导体结构的沟道。
本实施例中，所述沟道层231的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层231的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层231和衬底的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。
所述栅极结构701用于控制所述晶体管的沟道的开启和关断。
所述栅极结构701环绕覆盖所述沟道层231，因此，所述沟道层231的顶部、底部和侧壁均能够作为沟道，增大了沟道层231中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
所述栅介质层711用于隔离栅电极层721与沟道层231、以及栅电极层721与沟道区101c的基底101。
所述栅介质层711的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层711包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层711还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层231之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅极结构701为金属栅极结构，因此，所述栅电极层721的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层721包括功函数层（未示出）、以及位于功函数层上的电极层（未示出）。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
在另一些实施例中，栅电极层也可以仅包括功函数层。
在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
本实施例中，所述半导体结构还包括：栅极侧墙411，覆盖所述栅极结构701的侧壁。
所述栅极侧墙411用于保护栅极结构701的侧壁。所述栅极侧墙411可以为单层结构或叠层结构，所述栅极侧墙411的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙411为单层结构，所述栅极侧墙411的材料为氮化硅。
本实施例中，相邻所述栅极结构701的相对侧壁上的栅极侧墙411之间的距离d1，大于所述隔离层511的厚度d2。
在所述半导体结构的形成过程中，通过从相邻所述栅极结构701的相对侧壁上的栅极侧墙411之间的空隙沉积隔离材料层，使隔离材料层填充于所述沟道层结构201底部的空间，从而形成隔离层511，但同时，隔离材料层也会沉积在相邻所述栅极结构701的相对侧壁上的栅极侧墙411之间的空隙侧壁上，为了更好地去除空隙侧壁上的隔离材料层，则空隙侧壁上的隔离材料层之间具有间隙，因此，相邻所述栅极结构701的相对侧壁上的栅极侧墙411之间的距离d1，大于所述隔离层511的厚度d2。
所述源漏掺杂层601用于作为晶体管的源区或漏区。具体地，所述源漏掺杂层601的掺杂类型与相对应的晶体管的沟道导电类型相同。
本实施例中，所述源漏掺杂层601位于所述栅极结构701两侧的基底101上，且在所述沟道层结构201的延伸方向上，所述源漏掺杂层601与所述隔离层511的端部相接触，则相邻所述源漏掺杂层601之间通过所述隔离层511进行有效隔离，同时，所述源漏掺杂层601采用外延生长工艺形成，所述源漏掺杂层601与基底101相接触，有利于增加所述源漏掺杂层601的生长速率，并提升所述源漏掺杂层601的生长质量，减少生长过程中产生的缺陷。
所述源漏掺杂层601的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，当所述基底101用于形成NMOS晶体管时，所述源漏掺杂层601内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底101用于形成PMOS晶体管时，所述源漏掺杂层601内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
具体地，当所述基底101用于形成NMOS晶体管时，所述源漏掺杂层601的材料为掺杂有N型离子的Si或SiC，所述源漏掺杂层601为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率；当所述基底用于形成PMOS晶体管时，所述源漏掺杂层601的材料为掺杂有P型离子的Si或SiGe，所述源漏掺杂层601为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率。
本实施例中，所述半导体结构还包括：内侧墙281，在所述纵向上，所述内侧墙281位于相邻所述沟道层231之间、以及底部的沟道层231与隔离层511之间，且在所述沟道层结构201的延伸方向上，所述内侧墙281位于所述栅极结构701和源漏掺杂层601之间。
所述内侧墙281起到隔离栅极结构701和源漏掺杂层601的作用，以减小栅极结构701和源漏掺杂层601之间的寄生电容。
所述内侧墙281的材料为绝缘材料。本实施例中，所述内侧墙281的材料包括氮化硅和碳氧化硅。
图5至图19是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5和图6，图5为伪栅结构和鳍部的俯视图，图6为图5基于AA方向的剖视图，提供基底100，所述基底100上形成有第一牺牲层300，所述第一牺牲层300上形成有沟道结构200，所述沟道结构200包括一个或多个堆叠的沟道叠层210，所述沟道叠层210包括第二牺牲层220和位于所述第二牺牲层220上的沟道层230，所述基底100上还形成有横跨所述沟道结构200的伪栅结构400，所述伪栅结构400覆盖所述沟道结构200的部分侧壁和部分顶部，其中，所述第一牺牲层300的耐刻蚀度小于第二牺牲层220的耐刻蚀度。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。其中，所述半导体结构包括全包围栅极（gate-all-around，GAA）晶体管和叉型栅极（Forksheet）晶体管。
所述基底100包括衬底（未示出）。
本实施例中，所述衬底的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，基底100还可以包括：鳍部（未标示），位于所述衬底上。
结合参考图6，图6（a）表示第一器件区的示意图，图6（b）表示第二器件区的示意图，本实施例中，所述提供基底100的步骤中，所述基底100包括用于形成第一晶体管的第一器件区100P（如图6（a）所示）和用于形成第二晶体管的第二器件区100N（如图6（b）所示）。
本实施例中，所述第一晶体管和第二晶体管的沟道导电类型不同，所述沟道导电类型包括N型或P型。作为一种示例，所述第一晶体管为PMOS晶体管，所述第二晶体管为NMOS晶体管。在其他实施中，所述第一晶体管和第二晶体管的沟道导电类型也可以相同。
本实施例中，所述提供基底100的步骤中，所述基底100还包括浅沟槽隔离结构110。
所述浅沟槽隔离结构110用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成浅沟槽隔离结构110。
本实施例中，所述浅沟槽隔离结构110位于鳍部露出的衬底上，并覆盖鳍部的侧壁。
所述浅沟槽隔离结构110的材料为绝缘材料。本实施例中，所述浅沟槽隔离结构110的材料为氧化硅。
所述沟道结构200中的沟道层230用于作为半导体结构的沟道，所述牺牲层220用于为后续实现所述沟道层230的悬空设置提供工艺基础，也用于为后续形成的栅极结构占据空间位置。后续制程中，去除所述牺牲层220，使得沟道层230悬空，在所述沟道层230与所述基底100之间，以及相邻所述沟道层230之间形成栅极结构。
沟道层230中被栅极结构所覆盖的表面用来作为沟道，本实施例中，所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
本实施例中，所述沟道层230的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。作为一种示例，所述沟道层230的材料为硅。在其他实施例中，所述沟道层的材料根据晶体管的类型和性能决定。
需要说明的是，在本实施例中，所述沟道层230和衬底的材料相同，在其他实施例中，所述沟道层和衬底的材料还可以不相同。
本实施例中，所述第二牺牲层220的材料包括锗化硅。
所述锗化硅与硅能形成较大的刻蚀选择比，有利于后续去除所述第二牺牲层220，并减少对沟道层230的损伤。
在其他实施例中，可以根据沟道层的材料，第二牺牲层选取与沟道层具有刻蚀选择比的相适宜的材料，以便后续去除第二牺牲层时，减小对沟道层的损伤。
所述第一牺牲层300为后续形成隔离层占据空间位置。
需要说明的是，所述第一牺牲层300的厚度d2不宜过大，也不宜过小。如果所述第一牺牲层300的厚度d2过大，则容易造成不必要的工艺浪费，而且，所述第一牺牲层300为后续形成隔离层占据空间位置，之后再去第一除牺牲层300，去除第一牺牲层300之后再形成隔离层，因此，如果所述第一牺牲层300的厚度d2过大，则所述隔离层的厚度也过大，也容易造成不必要的工艺浪费，还增加了去除第一牺牲层300的工艺难度；如果所述第一牺牲层300的厚度d2过小，则后续形成的隔离层的厚度过小，容易影响隔离层的隔离性能，从而难以较好地将栅极结构和基底101完全隔绝，影响所述半导体结构的性能。为此，本实施例中，所述第一牺牲层300的厚度d2为5nm至15nm。
本实施例中，所述第一牺牲层300的耐刻蚀度小于第二牺牲层220的耐刻蚀度，有利于后续去除所述第一牺牲层300，并在后续去除所述第一牺牲层300的过程中，减小对所述第二牺牲层220的损伤。
需要说明的是，所述第一牺牲层300和第二牺牲层220的刻蚀选择比不宜过小。如果所述第一牺牲层300和第二牺牲层220的刻蚀选择比过小，则在后续去除所述第一牺牲层300的过程中，容易对所述第二牺牲层220造成损伤，甚至将所述第二牺牲层220一同去除，则在形成隔离层的步骤中，沿纵向相邻的所述沟道层230之间也填充有隔离层，从而影响在纵向上的相邻所述沟道层230之间栅极结构的形成，进而影响所述半导体结构的性能。为此，所述第一牺牲层300和第二牺牲层220的刻蚀选择比大于10。
本实施例中，所述第一牺牲层300的材料包括半导体材料，有利于所述第一牺牲层300在所述基底100上外延生长，同时，也有利于所述沟道结构200在所述第一牺牲层300上外延生长，从而提高所述第一牺牲层300的工艺兼容性，使得所述第一牺牲层300和沟道结构200可以在同一工序中，采用外延生长工艺在所述基底100上生长。
本实施例中，所述第一牺牲层300的材料包括Si1-yGey，所述第二牺牲层220的材料包括Si1-xGex，其中，x＜y，也就是说，所述第一牺牲层300中Ge元素和Si元素的摩尔比大于所述第二牺牲层220中Ge元素和Si元素的摩尔比，从而使得所述第一牺牲层300的耐刻蚀度小于第二牺牲层220的耐刻蚀度。
本实施例中，在所述第一牺牲层300的材料Si1-yGey中，y不宜过小。如果在所述第一牺牲层300的材料Si1-yGey中，y值过小，则所述第一牺牲层300的耐刻蚀度过大，所述第一牺牲层300不易被刻蚀，对后续去除所述第一牺牲层300造成困难。为此，本实施例中，在所述第一牺牲层300的材料Si1-yGey中，y≥0.4。
本实施例中，在所述第二牺牲层220的材料Si1-xGex中，x不宜过大，也不宜过小。由于所述沟道层230通过在所述第二牺牲层220上外延生长获得，如果在所述第二牺牲层220的材料Si1-xGex中，x值过大，则所述第二牺牲层220中Ge元素的浓度过大，形成所述沟道层230时，由所述第二牺牲层220的材料过渡至所述沟道层230的材料所需的过渡层过厚，导致形成的所述沟道层230的有效厚度过小，影响所述沟道层230的质量，从而影响所述半导体结构的性能；如果在所述第二牺牲层220的材料Si1-xGex中，x值过小，则所述第二牺牲层220的耐刻蚀度过大，所述第二牺牲层220不易被刻蚀，对后续去除所述第二牺牲层220造成困难，同时，容易导致所述第二牺牲层220和沟道层230的刻蚀选择比过小，从而在去除所述第二牺牲层220的过程中，对所述沟道层230造成损伤，影响所述半导体结构的性能。为此，本实施例中，在所述第二牺牲层220的材料Si1-xGex中，0.1≤x≤0.5。
所述伪栅结构400用于为后续形成栅极结构占据空间位置。
具体地，所述伪栅结构400为叠层结构，包括伪栅氧化层（图未示）以及覆盖所述伪栅氧化层的伪栅层（图未示）。
作为一种示例，所述伪栅氧化层的材料为氧化硅，所述伪栅层的材料为多晶硅。
本实施例中，所述提供基底100的步骤中，所述基底100上还形成有覆盖所述伪栅结构400的顶部和侧壁的栅极侧墙410。
后续去除伪栅结构410之间间隙中的隔离材料层的过程中，所述栅极侧墙410用于保护所述伪栅结构400的侧壁，从而保障后续栅极结构的形成质量，并且在形成栅极结构后，保护栅极结构的侧壁。
所述栅极侧墙410可以为单层结构或叠层结构，所述栅极侧墙410的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述栅极侧墙410为单层结构，所述栅极侧墙410的材料为氮化硅。
本实施例中，形成所述栅极侧墙410的步骤中，所述栅极侧墙410保形覆盖所述伪栅结构400和沟道结构200。
本实施例中，相邻所述伪栅结构400的相对侧壁上的栅极侧墙410之间的距离d1，大于所述第一牺牲层300的厚度d2。
后续去除所述第一牺牲层300形成第二沟槽，再通过从相邻所述伪栅结构400的相对侧壁上的栅极侧墙410之间的空隙沉积隔离材料层，使隔离材料层填充位于所述沟道结构200底部的第二沟槽，从而形成隔离层，但同时，隔离材料层也会沉积在相邻所述伪栅结构400的相对侧壁上的栅极侧墙410之间的空隙侧壁上，为了更好地去除空隙侧壁上的隔离材料层，则空隙侧壁上的隔离材料层之间具有间隙，因此，相邻所述伪栅结构400的相对侧壁上的栅极侧墙410之间的距离d1，大于所述第一牺牲层300的厚度d2。
需要说明的是，若未做特殊说明，后续附图用于表示第一器件区100P和第二器件区100N中任一区域的附图。
参考图7，去除所述伪栅结构400两侧的沟道结构200和第一牺牲层300，形成贯穿所述沟道结构200和第一牺牲层300的第一沟槽240。
所述第一沟槽露出所述第一牺牲层300的侧壁，为后续去除所述第一牺牲层300做准备，后续还通过所述第一沟槽240形成隔离层，所述第一沟槽240还为后续形成源漏掺杂层提供空间位置。
本实施例中，在所述第一器件区100P和第二器件区100N中一同形成第一沟槽240，用于形成源漏掺杂层，相比于在第一器件区和第二器件区分别形成第一沟槽，简化了工艺流程，提高了工艺效率。
本实施例中，采用干法刻蚀工艺去除所述伪栅结构400两侧的沟道结构200和第一牺牲层300。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于减小对所述第一沟槽240底部的所述基底100的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高第一沟槽240的侧壁形貌质量和尺寸精度。
本实施例中，去除所述伪栅结构400两侧的沟道结构200和第一牺牲层300的步骤中，还去除所述伪栅结构400两侧的沟道结构200顶部的栅极侧墙410、以及所述伪栅结构400顶部的栅极侧墙410。
结合参考图8至图10，图8为俯视图，图9为图8基于AA方向的剖视图，图10为图8基于BB方向的剖视图，通过所述第一沟槽240去除所述沟道结构200底部的第一牺牲层300，在所述沟道结构200底部形成与所述第一沟槽240相连通的第二沟槽250。
所述第二沟槽250用于为后续形成隔离层提供空间位置。
需要说明的是，如图10所示，所述沟道结构200通过所述伪栅结构400支撑，使得在形成第二沟槽250后，所述沟道结构200悬置于所述基底100上方。
本实施例中，通过所述第一沟槽240去除所述第一牺牲层300的步骤中，采用各向同性的刻蚀工艺去除所述第一牺牲层300。
所述各向同性的刻蚀工艺有利于将所述第一牺牲层300去除干净。
本实施例中，所述各向同性的刻蚀工艺包括等离子体化学反应基团刻蚀工艺或气相刻蚀工艺。
具体地，等离子体化学反应基团刻蚀工艺可以为Certas刻蚀工艺或SiCoNi刻蚀工艺，气相刻蚀工艺也可以为Certas刻蚀工艺或SiCoNi刻蚀工艺。
所述Certas刻蚀工艺或SiCoNi刻蚀工艺具有较好的各向同性特性，有利于去除干净所述第一牺牲层300，且所述Certas刻蚀工艺或SiCoNi刻蚀工艺能够具有较好的刻蚀选择比。
结合参考图11至图13，图11至图13为基于图9的剖视图，在所述第二沟槽250中形成隔离层510。
通过采用先形成第一牺牲层300为隔离层510占据空间位置，再去除所述第一牺牲层300，形成隔离层510的方法，有利于位于所述第一牺牲层300上的沟道结构200的生长，并且可以根据工艺需求灵活选用所述第一牺牲层300的材料，提高所述第一牺牲层300的工艺兼容性，此外，后续去除第二牺牲层220形成栅极结构后，所述栅极结构形成于所述隔离层510上，则所述隔离层510有效隔绝了所述栅极结构和基底100的接触，从而减小了所述栅极结构和基底100之间产生漏电流的概率，而且，相比于在基底中进行离子注入来隔绝栅极结构和基底的方案，本实施例能够避免因对基底100进行离子注入而引起的寄生电容变大的问题，综上所述皆有利于提高所述半导体结构的工作性能。
本实施例中，所述隔离层510的材料包括介电材料，所述介电材料能够对栅极结构和基底100起到隔绝作用，而且，介电材料的工艺兼容性高，从而减小所述隔离层510对工艺制程的影响。
本实施例中，所述隔离层510的材料包括氧化硅和氮化硅中的一种或多种，所述氧化硅和氮化硅有利于较好地隔绝栅极结构和基底100。
具体地，参考图11，在所述第二沟槽250中形成所述隔离层510的步骤包括：形成覆盖所述伪栅结构400的侧壁和顶部、所述沟道结构200侧壁、以及所述第一沟槽240露出的基底100顶部的隔离材料层500，所述隔离材料层500还填充于所述第二沟槽250中。
所述隔离材料层500用于形成隔离层510。
本实施例中，形成所述隔离材料层500的步骤中，采用原子层沉积工艺形成所述隔离材料层500。
采用原子层沉积工艺形成的所述隔离材料层500的厚度均匀性好，且具有良好的台阶覆盖（step coverage）能力，使得所述隔离材料层500能够在填充所述第二沟槽250的同时，很好地覆盖所述伪栅结构400的侧壁和顶部、所述沟道结构200侧壁。
相应的，所述隔离材料层500的材料包括介质材料，所述隔离材料层500的材料包括氧化硅和氮化硅中的一种或多种。
本实施例中，形成所述隔离材料层500的过程中，所述隔离材料层500还覆盖所述栅极侧墙410，从而在后续去除所述伪栅结构400侧壁的隔离材料层500的过程中，所述栅极侧墙410可以保护所述伪栅结构400的侧壁，从而保障后续栅极结构的形成质量。
本实施例中，相邻所述伪栅结构400的相对侧壁上的栅极侧墙410之间的距离d1，大于所述第一牺牲层300的厚度d2，因此，形成覆盖所述伪栅结构400的侧壁和顶部、所述沟道结构200侧壁、以及所述第一沟槽240露出的基底100顶部的隔离材料层500的过程中，相邻所述伪栅结构400侧壁的隔离材料层500之间具有间隙，有利于后续去除相邻所述伪栅结构400侧壁的隔离材料层500。
结合参考图12和图13，在所述第二沟槽250中形成所述隔离层510的步骤还包括：对所述隔离材料层500进行刻蚀，保留位于所述第二沟槽250中以及所述第一沟槽240露出的基底100顶部的剩余隔离材料层500作为隔离层510，且所述隔离层510露出所述沟道结构200的侧壁。
所述隔离层510露出所述沟道结构200的侧壁，为后续在所述第一沟槽240中形成源漏掺杂层做准备。
具体地，参考图12，对所述隔离材料层500进行刻蚀的步骤包括：对所述隔离材料层500进行第一刻蚀，去除位于相邻所述伪栅结构400之间，且靠近所述伪栅结构400顶部的部分高度的隔离材料层500，形成开口260。
所述开口260用于扩大去除相邻所述伪栅结构400之间的隔离材料层500的刻蚀工艺窗口，有利于后续去除高于所述沟道结构200底部的隔离材料层500。
本实施例中，对所述隔离材料层500进行第一刻蚀的步骤中，采用干法刻蚀工艺去除位于相邻所述伪栅结构400之间，且靠近所述伪栅结构400顶部的部分高度的隔离材料层500。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于在进行第一刻蚀的过程中，减小对所述开口260侧部的栅极侧墙410的损伤。
参考图13，对所述隔离材料层500进行刻蚀的步骤还包括：形成所述开口240后，对所述隔离材料层500进行第二刻蚀，去除高于所述沟道结构200底部的隔离材料层500。
进行第二刻蚀后，去除高于所述沟道结构200底部的剩余隔离材料层500，保留剩余所述隔离材料层500作为隔离层510。
本实施例中，对所述隔离材料层500进行第二刻蚀的步骤中，采用各向同性的刻蚀工艺去除高于所述沟道结构200底部的隔离材料层500。
所述第一沟槽240的深宽比较大，通过采用各向同性的刻蚀工艺有利于将高于所述沟道结构200底部的隔离材料层500去除干净。
本实施例中，所述各向同性的刻蚀工艺包括等离子体化学反应基团刻蚀工艺或气相刻蚀工艺。
具体地，等离子体化学反应基团刻蚀工艺可以为Certas刻蚀工艺或SiCoNi刻蚀工艺，气相刻蚀工艺也可以为Certas刻蚀工艺或SiCoNi刻蚀工艺。
所述Certas刻蚀工艺或SiCoNi刻蚀工艺具有较好的各向同性特性，有利于去除干净高于所述沟道结构200底部的隔离材料层500，且所述Certas刻蚀工艺或SiCoNi刻蚀工艺能够具有较好的刻蚀选择比。
需要说明的是，在进行第二刻蚀的过程中，通过控制刻蚀时间的方式，去除高于所述沟道结构200底部的隔离材料层500，直至露出所述沟道结构200底部的隔离材料层500顶面。
还需要说明的是，本实施例中，以进行所述第二刻蚀之后，高于所述沟道结构200底部的隔离材料层500被去除干净为例。在其他实施例中，在进行第二刻蚀后，所述第一沟槽的侧壁还可能留存有隔离材料层，此时，只需再加一道工序将高于所述沟道结构底部的隔离材料层去除干净。
参考图14，图14为基于图13的剖视图，形成所述隔离层510后，后续形成源漏掺杂层之前，还包括：沿垂直于所述伪栅结构400侧壁的方向，通过所述第一沟槽240，去除所述沟道结构200侧壁露出的部分所述第二牺牲层220，形成第三沟槽270。
所述第三沟槽270为后续形成内侧墙提供空间位置。
参考图15，图15为基于图14的剖视图，在所述第三沟槽270中形成内侧墙280。
所述内侧墙280起到隔离栅极结构和源漏掺杂层的作用，以减小栅极结构和源漏掺杂层之间的寄生电容。
所述内侧墙280的材料为绝缘材料。本实施例中，所述内侧墙280的材料包括氮化硅和碳氧化硅。
结合参考图16至图18，图16至图18为基于图15的剖视图，形成所述隔离层510后，在所述第一沟槽240中形成源漏掺杂层600。
具体地，形成所述内侧墙280后，在所述第一沟槽240中形成源漏掺杂层600。
所述源漏掺杂层600用于作为所形成晶体管的源区或漏区。
在所述第一沟槽240中，所述源漏掺杂层600以沟道层230作为外延生长基础进行外延生长，因此，本实施例中，形成所述源漏掺杂层600的步骤中，所述源漏掺杂层600与所述内侧墙280相接触。
所述源漏掺杂层600的掺杂类型与相对应的晶体管的沟道导电类型相同，具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂层600内的掺杂离子为N型离子，所述N型离子包括P离子、As离子或Sb离子；当所述基底100用于形成PMOS晶体管时，所述源漏掺杂层600内的掺杂离子为P型离子，所述P型离子包括B离子、Ga离子或In离子。
具体地，当所述基底100用于形成NMOS晶体管时，所述源漏掺杂层600的材料为掺杂有N型离子的Si或SiC，所述源漏掺杂层600为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率；当所述基底用于形成PMOS晶体管时，所述源漏掺杂层600的材料为掺杂有P型离子的Si或SiGe，所述源漏掺杂层600为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率。
本实施例中，形成所述源漏掺杂层600的步骤中，在所述第一器件区100P中形成第一源漏掺杂层610，在所述第二器件区100N中形成第二源漏掺杂层620。
本实施例中，所述第一晶体管为PMOS晶体管，所述第一源漏掺杂层610中的P型离子为B离子，所述第一源漏掺杂层610的材料为掺杂有B离子的SiGe；所述第二晶体管为NMOS晶体管，所述第二源漏掺杂层620中的N型离子为P离子，所述第二源漏掺杂层620的材料为掺杂由P离子的Si。
具体地，参考图16，形成所述第一源漏掺杂层610和第二源漏掺杂层620的步骤包括：在所述第一器件区100P和第二器件区100N中，形成覆盖所述伪栅结构400的侧壁和顶部、以及第一沟槽240的侧壁和底部的保护层140。
所述保护层140用于保护所述第一沟槽240，能够减小后续形成的第一掩膜层对第二器件区100N中第一沟槽240的污染，从而减小对形成第二源漏掺杂层620的影响。
本实施例中，采用原子层沉积工艺形成所述保护层140，使得所述保护层140的厚度均匀性好，且原子层沉积工艺具有良好的台阶覆盖（step coverage）能力，使得所述保护层140能够很好地保形覆盖伪栅结构400的侧壁和顶部、以及第一沟槽240的侧壁和底部。
本实施例中，所述保护层的材料包括SiC、SiCO、SiCON、BN或BCN。
参考图17，形成所述第一源漏掺杂层610和第二源漏掺杂层620的步骤还包括：形成覆盖所述第二器件区100N中保护层140的第一掩膜层120，所述第一掩膜层120填充于所述第一沟槽240中，且所述第一掩膜层120露出所述第一器件区100P。
所述第一掩膜层120用于在形成所述第一源漏掺杂层610的过程中，遮盖所述第二器件区100N，保护所述第二器件区100N不受影响。
本实施例中，所述第一掩膜层120为叠层结构，所述第一掩膜层120包括平坦化层（未示出）以及位于所述平坦化层上的光刻胶层（未示出）。
本实施例中，所述平坦化层的材料包括旋涂碳（spin on carbon，SOC）材料。旋涂碳通过旋涂工艺所形成，工艺成本较低，同时，通过采用旋涂碳，有利于提高所述平坦化层的顶面平整度，从而为形成光刻胶层提供平坦面，进而提高光刻效果；此外，通过通过采用旋涂碳，无需采用化学机械研磨工艺进行平坦化处理，提高了工艺效率。
继续参考图17，形成所述第一掩膜层120后，去除位于所述第一器件区100P的保护层120；去除位于所述第一器件区100P的保护层120后，在所述第一器件区100P的第一沟槽240中形成第一源漏掺杂层610。
形成所述第一源漏掺杂层610后，去除所述第一掩膜层120和位于所述第二器件区100N中的保护层140，为形成第二源漏掺杂层620做准备。
参考图18，去除所述第一掩膜层120和位于所述第二器件区100N中的保护层140后，形成覆盖所述第二器件区100N的第二掩膜层130，所述第二掩膜层130覆盖所述第二源漏掺杂层620，且所述第二掩膜层130露出所述第二器件区100N。
所述第二掩膜层130用于在形成所述第二源漏掺杂层620的过程中，遮盖所述第一器件区100P，保护所述第一器件区100P不受影响。
形成所述第二掩膜层130的的步骤中，所述第二掩膜层130的材料包括SiN或SiNC，所SiN或SiNC能够与所述半导体结构的其他材料形成刻蚀选择比，使得在后续去除第二掩膜层130的过程中，减小对所述半导体结构的损伤。
继续参考图18，形成所述第二掩膜层130后，在所述第二器件区100N的第一沟槽240中形成第二源漏掺杂层620。
形成所述第二源漏掺杂层620后，去除所述第二掩膜层130，为形成栅极结构做准备。
参考图19，去除所述伪栅结构400，形成栅极开口（未示出）；通过所述栅极开口去除所述第二牺牲层220；去除所述第二牺牲层220后，在所述栅极开口中形成栅极结构700，所述栅极结构700包括沿所述栅极结构700延伸方向环绕所述沟道层230的栅介质层710、以及位于所述栅介质层710上的栅电极层720。
所述栅极结构700用于控制晶体管的沟道的开启或关断。
所述栅极结构700包覆所述沟道层230，则所述沟道层230的顶部、底部和侧壁均能够作为沟道，增大了沟道层230中用于作为沟道的面积，从而增大了所述半导体结构的工作电流。
所述栅介质层710用于隔离栅电极层720与沟道层230、以及栅电极层720与基底100。
所述栅介质层710的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。本实施例中，所述栅介质层710包括高k栅介质层，高k栅介质层的材料包括高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
需要说明的是，栅介质层710还可以包括栅氧化层，栅氧化层位于高k栅介质层和沟道层230之间。具体地，栅氧化层的材料可以为氧化硅。
本实施例中，所述栅极结构700为金属栅极结构，因此，所述栅电极层720的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
具体地，所述栅电极层720包括功函数层（未示出）、以及位于功函数层上的电极层（未示出）。其中，所述功函数层用于调节晶体管的阈值电压，所述电极层用于将金属栅极结构的电性引出。
在另一些实施例中，栅电极层也可以仅包括功函数层。
在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
图20至图21是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本实施例与前述实施例的相同之处，在此不再赘述。本实施例与前述实施例的不同之处在于：所述隔离层512露出所述基底102顶面。
参考图20，形成所述隔离层512之后，形成所述源漏掺杂层之前，还包括：去除所述第一沟槽242底部的隔离层512，露出所述第一沟槽242底部的基底102顶面。
去除所述第一沟槽242底部的隔离层512，露出所述基底102顶面，为形成所述源漏掺杂层做准备，使得所述源漏掺杂层能够在所述基底102顶面生长，从而提高所述源漏掺杂层的生长速率和形成质量。
本实施例中，去除所述第一沟槽242底部的隔离层512的步骤中，采用干法刻蚀工艺去除所述第一沟槽242底部的隔离层512。
所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，有利于减小对所述第一沟槽242底部所述基底102的损伤，同时，所述干法刻蚀更具刻蚀方向性，有利于提高剩余隔离层512的侧壁形貌质量和尺寸精度。
需要说明的是，在去除相邻所述伪栅结构402之间高于所述沟道结构202底部的隔离材料层之后，如果所述第一沟槽242侧壁还留存部分所述隔离材料层未去除干净，可以在去除所述第一沟槽242底部的隔离层512的工序中，进一步去除相邻所述伪栅结构402之间高于所述沟道结构202底部的隔离材料层，将高于所述沟道结构202底部的隔离材料层去除干净。
参考图21，在所述第一沟槽242中形成源漏掺杂层602的过程中，所述源漏掺杂层602与所述基底102顶面相接触。
在相邻所述源漏掺杂层602通过所述隔离层512进行有效隔离的同时，所述源漏掺杂层602与基底102相接触，有利于增加所述源漏掺杂层602的生长速率，并提升所述源漏掺杂层602的生长质量，减少生长过程中产生的缺陷。
对本实施例所述形成方法的具体描述，可结合参考前述实施例中的相应描述，在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (28)

  1. 一种半导体结构，其特征在于，包括：
    基底，包括沟道区，所述基底表面的法线方向为纵向；
    隔离层，位于所述沟道区的基底上；
    沟道层结构，位于所述沟道区且悬置于所述隔离层上方，在所述纵向上，所述沟道层结构包括一个或多个间隔的沟道层；
    栅极结构，位于所述基底上且横跨所述沟道层结构，所述栅极结构包括沿所述栅极结构延伸方向环绕所述沟道层的栅介质层、以及位于所述栅介质层上的栅电极层，在所述沟道区中，所述栅极结构位于所述隔离层上；
    源漏掺杂层，位于所述栅极结构两侧的基底上，在所述沟道层结构的延伸方向上，所述源漏掺杂层与所述沟道层结构的端部、以及所述隔离层的端部相接触。
  2. 如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：内侧墙，在所述纵向上，所述内侧墙位于相邻所述沟道层之间、以及底部的沟道层与隔离层之间，在所述沟道层结构的延伸方向上，所述内侧墙位于所述栅极结构和源漏掺杂层之间。
  3. 如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极侧墙，覆盖所述栅极结构的侧壁；
    相邻所述栅极结构的相对侧壁上的栅极侧墙之间的距离，大于所述隔离层的厚度。
  4. 如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料包括介电材料。
  5. 如权利要求1所述的半导体结构，其特征在于，所述隔离层的材料包括氧化硅和氮化硅中的一种或多种。
  6. 如权利要求1所述的半导体结构，其特征在于，所述隔离层的厚度为5nm至15nm。
  7. 如权利要求1所述的半导体结构，其特征在于，所述沟道层的材料包括硅、锗、锗化硅或Ⅲ-Ⅴ族半导体材料。
  8. 如权利要求1所述的半导体结构，其特征在于，所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种；所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
  9. 一种半导体结构的形成方法，其特征在于，包括：
    提供基底，所述基底上形成有第一牺牲层，所述第一牺牲层上形成有沟道结构，所述沟道结构包括一个或多个堆叠的沟道叠层，所述沟道叠层包括第二牺牲层和位于所述第二牺牲层上的沟道层，所述基底上还形成有横跨所述沟道结构的伪栅结构，所述伪栅结构覆盖所述沟道结构的部分侧壁和部分顶部，其中，所述第一牺牲层的耐刻蚀度小于第二牺牲层的耐刻蚀度；
    去除所述伪栅结构两侧的沟道结构和第一牺牲层，形成贯穿所述沟道结构和第一牺牲层的第一沟槽；
    通过所述第一沟槽去除所述沟道结构底部的第一牺牲层，在所述沟道结构底部形成与所述第一沟槽相连通的第二沟槽；
    在所述第二沟槽中形成隔离层；
    形成所述隔离层后，在所述第一沟槽中形成源漏掺杂层。
  10. 如权利要求9所述的半导体结构的形成方法，其特征在于，在所述第二沟槽中形成所述隔离层的步骤包括：形成覆盖所述伪栅结构的侧壁和顶部、所述沟道结构侧壁、以及所述第一沟槽露出的基底顶部的隔离材料层，所述隔离材料层还填充于所述第二沟槽中；
    对所述隔离材料层进行刻蚀，保留位于所述第二沟槽中以及所述第一沟槽露出的基底顶部的剩余隔离材料层作为隔离层，且所述隔离层露出所述沟道结构的侧壁。
  11. 如权利要求10所述的半导体结构的形成方法，其特征在于，对所述隔离材料层进行刻蚀的步骤包括：对所述隔离材料层进行第一刻蚀，去除位于相邻所述伪栅结构之间，且靠近所述伪栅结构顶部的部分高度的隔离材料层，形成开口；
    形成所述开口后，对所述隔离材料层进行第二刻蚀，去除高于所述沟道结构底部的隔离材料层。
  12. 如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔离层之后，形成所述源漏掺杂层之前，还包括：去除所述第一沟槽底部的隔离层，露出所述基底顶面；
    在所述第一沟槽中形成源漏掺杂层的过程中，所述源漏掺杂层与所述基底顶面相接触。
  13. 如权利要求10所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底上还形成有覆盖所述伪栅结构的顶部和侧壁的栅极侧墙；
    形成所述隔离材料层的过程中，所述隔离材料层还覆盖所述栅极侧墙。
  14. 如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，相邻所述伪栅结构的相对侧壁上的栅极侧墙之间的距离，大于所述第一牺牲材料层的厚度；
    形成覆盖所述伪栅结构的侧壁和顶部、所述沟道结构侧壁、以及所述第一沟槽露出的基底顶部的隔离材料层的过程中，相邻所述伪栅结构侧壁的隔离材料层之间具有间隙。
  15. 如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述隔离层后，形成所述源漏掺杂层之前，还包括：沿垂直于所述伪栅结构侧壁的方向，通过所述第一沟槽，去除所述沟道结构侧壁露出的部分所述第二牺牲层，形成第三沟槽；
    在所述第三沟槽中形成内侧墙；
    形成所述源漏掺杂层的步骤中，所述源漏掺杂层与所述内侧墙相接触。
  16. 如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底包括用于形成第一晶体管的第一器件区和用于形成第二晶体管的第二器件区；
    形成所述源漏掺杂层的步骤中，在所述第一器件区中形成第一源漏掺杂层，在所述第二器件区中形成第二源漏掺杂层；
    形成所述第一源漏掺杂层和第二源漏掺杂层的步骤包括：在所述第一器件区和第二器件区中，形成覆盖所述伪栅结构的侧壁和顶部、以及第一沟槽的侧壁和底部的保护层；
    形成覆盖所述第二器件区中保护层的第一掩膜层，所述第一掩膜层填充于所述第一沟槽中，且所述第一掩膜层露出所述第一器件区；
    形成所述第一掩膜层后，去除位于所述第一器件区的保护层；
    去除位于所述第一器件区的保护层后，在所述第一器件区的第一沟槽中形成第一源漏掺杂层；
    形成所述第一源漏掺杂层后，去除所述第一掩膜层和位于所述第二器件区中的保护层；
    去除所述第一掩膜层和位于所述第二器件区中的保护层后，形成覆盖所述第一器件区的第二掩膜层，所述第二掩膜层覆盖所述第一源漏掺杂层，且所述第二掩膜层露出所述第二器件区；
    形成所述第二掩膜层后，在所述第二器件区的第一沟槽中形成第二源漏掺杂层；
    形成所述第二源漏掺杂层后，去除所述第二掩膜层。
  17. 如权利要求9所述的半导体结构的形成方法，其特征在于，去除所述伪栅结构两侧的沟道结构和第一牺牲层的步骤中，采用干法刻蚀工艺去除所述伪栅结构两侧的沟道结构和第一牺牲层。
  18. 如权利要求9所述的半导体结构的形成方法，其特征在于，通过所述第一沟槽去除所述第一牺牲层的步骤中，采用各向同性的刻蚀工艺去除所述第一牺牲层。
  19. 如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述隔离材料层的步骤中，采用原子层沉积工艺形成所述隔离材料层。
  20. 如权利要求11所述的半导体结构的形成方法，其特征在于，对所述隔离材料层进行第一刻蚀的步骤中，采用干法刻蚀工艺去除位于相邻所述伪栅结构之间，且靠近所述伪栅结构顶部的部分高度的隔离材料层。
  21. 如权利要求11所述的半导体结构的形成方法，其特征在于，对所述隔离材料层进行第二刻蚀的步骤中，采用各向同性的刻蚀工艺去除高于所述沟道结构底部的隔离材料层。
  22. 如权利要求12所述的半导体结构的形成方法，其特征在于，去除所述第一沟槽底部的隔离层的步骤中，采用干法刻蚀工艺去除所述第一沟槽底部的隔离层。
  23. 如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一牺牲层和第二牺牲层的刻蚀选择比大于10。
  24. 如权利要求9所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述第一牺牲层的材料包括半导体材料。
  25. 如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一牺牲层的材料包括Si1-yGey，所述第二牺牲层的材料包括Si1-xGex，其中，x＜y。
  26. 如权利要求25所述的半导体结构的形成方法，其特征在于，在所述第一牺牲层的材料Si1-yGey中，y≥0.4；在所述第二牺牲层的材料Si1-xGex中，0.1≤x≤0.5。
  27. 如权利要求9所述的半导体结构的形成方法，其特征在于，所述形成隔离层的步骤中，所述隔离层的材料包括介电材料。
  28. 如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤中，所述保护层的材料包括SiC、SiCO、SiCON、BN或BCN；形成所述第一掩膜层的的步骤中，所述第一掩膜层的材料包括SOC；形成所述第二掩膜层的的步骤中，所述第二掩膜层的材料包括SiN或SiNC。
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