CN111276442B - 半导体结构及其形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000000034 method Methods 0.000 title abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 239000000463 material Substances 0.000 claims description 66
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 17
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 15
- CFOAUMXQOCBWNJ-UHFFFAOYSA-N [B].[Si] Chemical compound [B].[Si] CFOAUMXQOCBWNJ-UHFFFAOYSA-N 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 330
- 230000008569 process Effects 0.000 description 58
- 150000002500 ions Chemical class 0.000 description 20
- 238000005530 etching Methods 0.000 description 17
- 238000001312 dry etching Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 12
- 229910010271 silicon carbide Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 11
- 230000009286 beneficial effect Effects 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 4
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Abstract
一种半导体结构及其形成方法，形成方法包括：形成基底，包括衬底、凸出于衬底上分立的鳍部以及横跨鳍部的栅极结构，栅极结构覆盖鳍部的部分顶部和部分侧壁；在栅极结构露出的鳍部侧面形成侧壁层；去除部分厚度鳍部，形成侧壁层和剩余鳍部围成的开口；沿垂直于开口侧壁的方向，对侧壁层进行减薄处理，形成顶部凹槽；去除顶部凹槽露出的部分厚度鳍部，形成底部凹槽，底部凹槽顶部与顶部凹槽底部相连通且顶部凹槽的开口尺寸大于底部凹槽的开口尺寸；在底部凹槽和顶部凹槽内形成源漏掺杂层。本发明实施例增大了源漏掺杂层的表面积，从而增大了后续与源漏掺杂层电连接的接触孔插塞和源漏掺杂层的接触面积，降低了接触孔插塞和源漏掺杂层的接触电阻。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channel effects，SCE)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的器件过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构露出的鳍部侧面形成侧壁层；去除部分厚度的所述鳍部，形成侧壁层和剩余所述鳍部围成的开口；沿垂直于所述开口侧壁的方向，对所述侧壁层进行减薄处理，形成顶部凹槽；去除顶部凹槽露出的部分厚度鳍部，形成底部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通且所述顶部凹槽的开口尺寸大于所述底部凹槽的开口尺寸；在所述底部凹槽和顶部凹槽内形成源漏掺杂层。
相应的，本发明实施例还提供一种半导体结构，包括：衬底；鳍部，凸出于所述衬底表面；横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；源漏掺杂层，位于所述栅极结构两侧的鳍部内，所述源漏掺杂层包括底部源漏掺杂层和所述底部源漏掺杂层上的顶部源漏掺杂层，且所述顶部源漏掺杂层的宽度大于所述底部源漏掺杂层的宽度；侧壁层，覆盖所述源漏掺杂层的侧壁，所述侧壁层包括与所述底部源漏掺杂层接触的底部侧壁层、以及与所述顶部源漏掺杂层接触的顶部侧壁层，沿垂直于所述源漏掺杂层侧壁的方向，所述底部侧壁层的厚度大于所述顶部侧壁层的厚度，所述底部侧壁层和顶部侧壁层的外侧壁相齐平。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例沿垂直于所述开口侧壁的方向，对所述侧壁层进行减薄处理，形成顶部凹槽，后续制程还包括：去除顶部凹槽露出的部分厚度鳍部，形成与所述顶部凹槽相连通的底部凹槽，与未对所述侧壁层进行减薄处理的方案相比，所述顶部凹槽和底部凹槽构成的凹槽表面积较大，相应地，后续在所述顶部凹槽和顶部凹槽内形成源漏掺杂层后，所述源漏掺杂层的表面积也较大，在形成覆盖所述源漏掺杂层顶部和侧壁的接触孔插塞时，所述接触孔插塞和源漏掺杂层的接触面积相应也较大，从而有利于降低所述接触孔插塞和源漏掺杂层的接触电阻，进而提升半导体结构的电学性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图24至图25是本发明半导体结构一实施例的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
结合参考图1至图3，分别示出了半导体结构的立体图，图1中aa1方向的剖视图，以及图1中bb1方向的剖视图。形成基底，所述基底包括衬底1、凸出于所述衬底1上分立的鳍部2以及横跨所述鳍部2的栅极结构3，所述栅极结构3覆盖所述鳍部2的部分顶部和部分侧壁。
参考图4，在所述栅极结构3(如图3所示)露出的鳍部2侧面形成侧壁层4。
参考图5，去除部分厚度的所述鳍部2，形成侧壁层4和剩余所述鳍部2围成的凹槽10。
参考图6，在所述凹槽10内形成源漏掺杂层5。
参考图7，形成与所述源漏掺杂层5电连接的接触孔插塞6，所述接触孔插塞6覆盖所述源漏掺杂层5的顶部和侧壁。
所述形成方法形成的凹槽10的表面积较小，相应地，形成在所述凹槽10内的源漏掺杂层5的表面积也较小，因此后续形成与所述源漏掺杂层5电连接的接触孔插塞6时，所述接触孔插塞6与源漏掺杂层5的接触面积相应也较小，从而导致所述接触孔插塞6与所源漏掺杂层5的接触电阻较大，形成的半导体结构电学性能不佳。
为了解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、凸出于所述衬底上分立的鳍部以及横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；在所述栅极结构露出的鳍部侧面形成侧壁层；去除部分厚度的所述鳍部，形成侧壁层和剩余所述鳍部围成的开口；沿垂直于所述开口侧壁的方向，对所述侧壁层进行减薄处理，形成顶部凹槽；去除顶部凹槽露出的部分厚度鳍部，形成底部凹槽，所述底部凹槽的顶部与所述顶部凹槽的底部相连通且所述顶部凹槽的开口尺寸大于所述底部凹槽的开口尺寸；在所述底部凹槽和顶部凹槽内形成源漏掺杂层。
本发明实施例沿垂直于所述开口侧壁的方向，对所述侧壁层进行减薄处理，形成顶部凹槽，后续制程还包括：去除顶部凹槽露出的部分厚度鳍部，形成与所述顶部凹槽相连通的底部凹槽，与未对所述侧壁层进行减薄处理的方案相比，所述顶部凹槽和底部凹槽构成的凹槽表面积较大，相应地，后续在所述顶部凹槽和顶部凹槽内形成源漏掺杂层后，所述源漏掺杂层的表面积也较大，在形成覆盖所述源漏掺杂层顶部和侧壁的接触孔插塞时，所述接触孔插塞和源漏掺杂层的接触面积相应也较大，从而有利于降低所述接触孔插塞和源漏掺杂层的接触电阻，进而提升半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图23是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图8至图10，分别示出了半导体结构的立体图，图8中AA1方向的剖视图，图8中BB1方向的剖视图。形成基底，所述基底包括衬底100、凸出于所述衬底100上分立的鳍部110以及横跨所述鳍部110的栅极结构114，所述栅极结构114覆盖所述鳍部110的部分顶部和部分侧壁。
所述衬底100用于为后续形成半导体结构提供工艺平台。其中，所述半导体结构可以为NMOS晶体管和PMOS晶体管中的一种或两种。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部110与所述衬底100由对同一半导体材料进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110的材料与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述基底还包括隔离层111，位于所述鳍部110露出的衬底100上且覆盖所述鳍部110的部分侧壁。
所述隔离层111用于对相邻器件之间起到电隔离作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
所述栅极结构114包括栅氧化层112(如图10所示)以及位于所述栅氧化层112上的栅极层113。
所述栅氧化层112的材料为氧化硅或氮氧化硅，所述栅极层113的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层112的材料为氧化硅，所述栅极层113的材料为多晶硅。
在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述栅氧化层112还覆盖所述栅极层113露出的鳍部110表面。需要说明的是，为方便示意和描述，本实施例中，仅在图8中BB1方向的剖视图中示出了所述栅氧化层112。
本实施例中，所述栅极结构114顶部还形成有缓冲层115(如图10所示)、以及位于所述缓冲层115上的栅极掩膜层116(如图10所示)。
所述栅极掩膜层116用于作为形成所述栅极层113的刻蚀掩膜，所述栅极掩膜层116还能够在后续工艺制程中保护所述栅极层113顶部。本实施例中，所述栅极掩膜层116的材料为氮化硅。
氮化硅材料在受热时应力较大，本实施例在所述栅极掩膜层116和所述栅极层113之间形成所述缓冲层115，所述缓冲层115可以起到应力缓冲的作用，从而提高所述栅极掩膜层116和所述栅极层113的粘附性。本实施例中，所述缓冲层115的材料为氧化硅。
还需要说明的是，继续参考图10，本实施例中，所述形成方法还包括：形成所述基底后，在所述栅极层113、缓冲层115和栅极掩膜层116的侧壁上形成第一侧墙118。
本实施例中，所述第一侧墙118用于在后续工艺制程中对栅极层113的侧壁起到保护作用。所述形成方法还可以包括低掺杂漏(Lightly Doped Drain，LDD)离子注入工艺，所述第一侧墙作为偏移侧墙(Offset Spacer)，还用于定义低掺杂漏离子注入工艺的注入区域。
本实施例中，所述第一侧墙118的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
结合参考图11，图10是基于图10的剖视图，所述形成方法还包括：形成所述第一侧墙118后，去除位于所述栅极结构114露出鳍部110表面上的栅氧化层112。
通过去除位于所述栅极结构114露出鳍部110表面上的栅氧化层112，有利于简化后续形成侧壁层、对侧壁层进行减薄处理、以及刻蚀所述鳍部110的工艺流程。
在其他实施例中，也可以保留位于所述栅极结构露出鳍部表面上的栅氧化层。
参考图12至图16，在所述栅极结构114露出的鳍部110侧面形成侧壁层121(如图15所示)。
通过形成所述侧壁层121，从而为后续形成所述侧壁层121和剩余鳍部110围成的顶部凹槽和底部凹槽提供工艺平台。所述侧壁层121还用于定义后续源漏掺杂层的形成区域。
本实施例中，所述侧壁层121的材料为氮化硅。在其他实施例中，所述侧壁层的材料还可以为碳氮化硅、碳氮化硅硼或碳氮氧化硅。
具体地，形成所述侧壁层121的步骤包括：
结合参考图12和图13，图12是基于图9的剖视图，在所述栅极结构114(如图10所示)露出的鳍部110表面以及隔离层111上形成侧壁材料层120。
所述侧壁材料层120用于后续形成侧壁层121。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成侧壁材料层120。
原子层沉积工艺具有较好的保形覆盖能力，因此，结合参考图13，本实施例中，所述侧壁材料层120还形成于所述栅极掩膜层116和第一侧墙118顶部、以及所述第一侧墙118的侧壁上，而且，原子层沉积工艺的沉积均匀性较好，有利于提高所述侧壁材料层120的厚度均一性，相应有利于提高所述侧壁层121的厚度均一性。
结合参考图14，需要说明的是，本实施例中，形成所述侧壁材料层120后，所述形成方法还包括：去除栅极掩膜层116和第一侧墙118顶部的侧壁材料层120，保留位于第一侧墙118侧壁上的侧壁材料层120作为第二侧墙122。
本实施例中，所述第二侧墙122也用于在半导体结构的形成过程中保护所述栅极层113的侧壁，所述第二侧墙122还用于定义后续源漏掺杂层的形成区域。
本实施例中，所述第二侧墙122与所述侧壁层121的材料相同，所述第二侧墙122的材料为氮化硅。在其他实施例中，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
具体地，通过化学机械平坦化(Chemical mechanical planarization，CMP)，工艺，研磨去除所述栅极掩膜层116和第一侧墙118顶部的侧壁材料层120。
本实施例中，通过在形成所述侧壁层121的过程中，去除栅极掩膜层116和第一侧墙118顶部的侧壁材料层120，保留位于第一侧墙118侧壁上的侧壁材料层120作为第二侧墙122，有利于简化工艺流程，提高工艺兼容性。
结合参考图15至图16，在位于所述隔离层111上的侧壁材料层120上形成保护层125；形成保护层125后，去除鳍部110顶部的侧壁材料层120，形成所述侧壁层121。
所述保护层125用于在去除所述鳍部110顶部的侧壁材料层120的步骤中，起到保护位于所述隔离层111上、以及所述鳍部110侧壁上的侧壁材料层120的作用，所述保护层125还能够在后续刻蚀所述侧壁层121和鳍部110的过程中对所述侧壁层121起到支撑作用。
为降低所述保护层125对半导体结构的影响、以及为方便后续去除所述保护层125。本实施例中，所述保护层125的材料为有机材料。具体地，所述保护层的材料可以为BARC(bottom anti-reflective coating，底部抗反射涂层)材料、ODL(organicdielectric layer，有机介电层)材料、光刻胶、DARC(dielectric anti-reflectivecoating，介电抗反射涂层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料或APF(Advanced Patterning Film，先进图膜)材料。本实施例中，所述保护层125的材料为BARC材料。
因此，本实施例中，在位于所述隔离层111上的侧壁材料层120上形成保护层125的工艺为旋涂工艺。
本实施例中，采用干法刻蚀工艺，去除所述鳍部110顶部的侧壁材料层120。
需要说明的是，本实施例中，为简化工艺流程、提高工艺制造效率，仅去除鳍部110顶部的侧壁材料层120，因此，所述侧壁层121还位于所述隔离层111上。而且，位于所述隔离层111上的侧壁层121也能对鳍部110侧壁上的侧壁层121起到支撑作用，从而有利于降低后续刻蚀所述鳍部110、以及对侧壁层121进行减薄处理的步骤中所述侧壁层121发生歪斜、脱落的概率。
参考图17，去除部分厚度的所述鳍部110，形成侧壁层121和剩余所述鳍部110围成的开口200。
所述开口200用于为后续对所述侧壁层121进行减薄处理提供工艺平台。
具体地，形成所述开口200的步骤包括：采用干法刻蚀工艺，去除部分厚度的所述鳍部110，形成侧壁层121和剩余所述鳍部110围成的开口200。
干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述开口200的形貌满足工艺需求。
所述鳍部110的去除厚度d用于定义被减薄的侧壁层121的范围，需要说明的是，本实施例中，形成所述开口200的步骤中，所述鳍部110的去除厚度d不宜过小，也不宜过大。如果所述鳍部110的去除厚度d过小，容易增加形成所述开口200的工艺难度，而且容易增加后续对所述侧壁层121进行减薄处理的难度；如果所述鳍部110的去除厚度d过大，可能会对侧壁层121造成损伤，从而影响后续对所述侧壁层121进行侧壁处理。为此，本实施例中，形成所述开口200的步骤中，所述鳍部110的去除厚度d为整个鳍部110高度h的三分之一至二分之一。其中，所述整个鳍部h的高度指的是，图15中未对所述鳍部110进行刻蚀处理时的高度h。具体地，本实施例中，形成所述开口200的步骤中，所述鳍部110的去除厚度为
至
参考图18，沿垂直于所述开口200侧壁的方向，对所述侧壁层121进行减薄处理，形成顶部凹槽300。
所述顶部凹槽300用于填充半导体材料，以形成源漏掺杂层。通过减薄侧壁层，可以增大凹槽的内部尺寸，进而增加源漏掺杂层的表面积。
具体地说，后续制程还包括：去除顶部凹槽300露出的部分厚度鳍部110，形成与所述顶部凹槽300相连通的底部凹槽，与未对所述侧壁层121进行减薄处理的方案相比，所述顶部凹槽300和底部凹槽构成的凹槽表面积较大，相应地，后续在所述顶部凹槽300和顶部凹槽内形成源漏掺杂层后，所述源漏掺杂层的表面积也较大，在形成覆盖所述源漏掺杂层顶部和侧壁的接触孔插塞时，所述接触孔插塞和源漏掺杂层的接触面积相应也较大，从而有利于降低所述接触孔插塞和源漏掺杂层的接触电阻，进而提升半导体结构的电学性能。
本实施例中，对所述侧壁层121进行减薄处理的步骤包括：形成覆盖所述开口200两侧部分宽度侧壁层121的掩膜层(图未示)；以所述掩膜层为掩膜，采用干法刻蚀工艺，沿垂直于所述开口200侧壁的方向，去除开口200侧壁上部分宽度的侧壁层121，形成顶部凹槽300；形成所述顶部凹槽300后，去除所述掩膜层。具体地，所述干法刻蚀工艺可以为等离子体刻蚀工艺。
干法刻蚀工艺具有较好的刻蚀剖面控制性，从而有利于使所述顶部凹槽300的形貌满足工艺需求。而且，采用干法刻蚀工艺时，可以通过控制偏置电压的大小来控制横向刻蚀和纵向刻蚀的比例，从而能够沿垂直于所述开口200侧壁的方向，横向刻蚀所述侧壁层121。
在其他实施例中，根据实际工艺需求，还可以采用无掩膜刻蚀的工艺，对所述侧壁层进行减薄处理，有利于降低工艺成本。
需要说明的是，对所述侧壁层121进行减薄处理的步骤中，对开口200侧壁上的侧壁层121去除的宽度t不宜过小，也不宜过大。如果所述侧壁层121的去除宽度t过小，后续形成与所述顶部凹槽300相连通的底部凹槽后，所述顶部凹槽300和底部凹槽形成的凹槽表面积增大的效果不显著，进而容易降低所述减薄处理用于增大所述源漏掺杂层表面积的效果；如果所述侧壁层121的去除宽度t过大，则容易将所述侧壁层121全部去除，因此会增加对所述侧壁层121进行减薄处理的工艺难度。为此，本实施例中，所述侧壁层121的去除宽度t为1.5nm至3nm。
因此，本实施例中，所述干法刻蚀工艺采用的偏置电压不宜过小，也不宜过大。如果所述干法刻蚀工艺采用的偏置电压过小，则容易导致刻蚀速率过小，从而容易降低工艺制造效率；如果所述干法刻蚀采用的偏置电压过大，则容易导致横向刻蚀量小于纵向刻蚀量，从而难以使所述侧壁层121的去除宽度t满足工艺需求，后续形成与所述顶部凹槽300相连通的底部凹槽后，所述顶部凹槽300和底部凹槽形成的凹槽表面积增大的效果不显著，而且，所述干法刻蚀采用的偏置电压过大，还容易导致沿平行于所述开口200侧壁的方向刻蚀所述侧壁层121以及所述鳍部110，使所述顶部凹槽300的形貌难以满足工艺需求。为此，本实施例中，所述干法刻蚀工艺采用的偏置电压为50V至200V。
参考图19，去除顶部凹槽300露出的部分厚度鳍部110，形成底部凹槽400，所述底部凹槽400的顶部与所述顶部凹槽300的底部相连通且所述顶部凹槽300的开口尺寸大于所述底部凹槽400的开口尺寸。
通过形成所述底部凹槽400，从而为后续在所述顶部凹槽300和底部凹槽400内形成源漏掺杂层提供空间位置。
通过使所述顶部凹槽300的开口尺寸大于所述底部凹槽400的开口尺寸，与所述顶部凹槽300和所述底部凹槽400的开口尺寸相同的方案相比，所述顶部凹槽300和底部凹槽400构成的凹槽表面积较大，后续在所述顶部凹槽300和底部凹槽400内形成源漏掺杂层后，所述源漏掺杂层的表面积较大，有利于增大后续源漏掺杂层和与源漏掺杂层电连接的接触孔插塞的接触面积，从而降低接触孔插塞与所述源漏掺杂层的接触电阻。
本实施例中，通过对所述侧壁层121进行减薄处理，从而使所述顶部凹槽300的开口尺寸大于所述底部凹槽400的开口尺寸。
具体地，形成所述底部凹槽400的步骤包括：采用干法刻蚀工艺，去除顶部凹槽300露出的部分鳍部110，形成底部凹槽400。采用干法刻蚀工艺有利于使所述底部凹槽400的形貌满足工艺需求。
结合参考图20，所述形成方法还包括：形成底部凹槽400后，去除所述保护层125。
本实施例中，在形成所述底部凹槽400之后，去除所述保护层125，所述保护层125能够在去除顶部凹槽300露出的部分鳍部110的步骤中，对所述侧壁层121起到支撑作用，从而有利于避免所述侧壁层121发生倾斜、劈裂等问题。在其他实施例中，根据实际工艺需求，还可以在形成顶部凹槽之后，形成底部凹槽之前，去除所述保护层。
本实施例中，所述保护层125的材料为BARC材料，因此，采用灰化工艺或干法刻蚀工艺，去除所述保护层125。
参考图21至图22，在所述底部凹槽400和顶部凹槽300内形成源漏掺杂层130。
本实施例中，所述顶部凹槽300(如图20所示)的开口尺寸大于所述底部凹槽400(如图20所示)的开口尺寸，与所述顶部凹槽300和底部凹槽400的开口尺寸相同的方案相比，在所述底部凹槽400和顶部凹槽300内形成的源漏掺杂层130表面积较大，后续形成与所述源漏掺杂层130电连接的接触孔插塞后，所述源漏掺杂层130和所述接触孔插塞的接触面积较大，因此所述源漏掺杂层130和所述接触孔插塞的接触电阻较小，从而优化了半导体结构的电学性能。
本实施例中，通过外延工艺形成所述源漏掺杂层130。
当形成NMOS晶体管时，所述源漏掺杂层130的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层130的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
结合参考图23，所述形成方法在形成源漏掺杂层130后，还包括：去除所述侧壁层121；形成与所述源漏掺杂层130电连接的接触孔插塞132，所述接触孔插塞132覆盖所述源漏掺杂层130的顶部和侧壁。
本实施例中，所述源漏掺杂层130的表面积较大，所述接触孔插塞132与所述源漏掺杂层130的接触面积也较大，因此所述接触孔插塞132与所述源漏掺杂层130的接触电阻较小，优化了半导体结构的电学性能。
通过去除所述侧壁层121，从而为后续形成所述接触孔插塞132提供工艺平台。
所述接触孔插塞132用于源漏掺杂层130与后端金属层、以及外部电路的电连接。
本实施例中，所述接触孔插塞132的材料为W，可以采用化学气相沉积、溅射或电镀的方式形成。在其他实施例中，所述接触孔插塞的材料还可以是Al、Cu、Ag、Au或Co等金属材料。
具体地，形成所述接触孔插塞132的步骤包括：在所述源漏掺杂层130露出的衬底100上形成层间介质层131；在所述层间介质层131内形成接触孔(图未示)，所述接触孔露出所述源漏掺杂层130顶部和侧壁；在所述接触孔内填充导电材料，形成接触孔插塞132。
需要说明的是，本实施例中，所述接触孔插塞132和所述源漏掺杂层130之间还形成有硅化物层133，从而有利于进一步降低所述接触孔插塞132和所述源漏掺杂层130之间的接触电阻。
相应的，本发明实施例还提供一种半导体结构。参考图24至图25，分别示出了半导体结构沿垂直于鳍部延伸方向的剖视图，以及半导体结构沿鳍部延伸方向的剖视图，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底100a；鳍部110a，凸出于所述衬底100a表面；横跨所述鳍部110a的栅极结构114a，所述栅极结构114a覆盖所述鳍部110a的部分顶部和部分侧壁；源漏掺杂层130a，位于所述栅极结构114a两侧的鳍部110a内，所述源漏掺杂层130a包括底部源漏掺杂层135和所述底部源漏掺杂层135上的顶部源漏掺杂层136，且所述顶部源漏掺杂层136的宽度大于所述底部源漏掺杂层135的宽度；侧壁层121a，覆盖所述源漏掺杂层130a的侧壁，所述侧壁层121a包括与所述底部源漏掺杂层135接触的底部侧壁层137、以及与所述顶部源漏掺杂层136接触的顶部侧壁层138，沿垂直于所述源漏掺杂层130a侧壁的方向，所述底部侧壁层121a的厚度大于所述顶部侧壁层138a的厚度，所述底部侧壁层137和顶部侧壁层138的外侧壁相齐平。
与沿垂直于所述源漏掺杂层130a侧壁的方向，所述侧壁层121a的厚度相等的方案相比，本发明实施例形成在所述侧壁层121a和鳍部110a围成凹槽内的源漏掺杂层130a包括底部源漏掺杂层135和所述底部源漏掺杂层135上的顶部源漏掺杂层136，且所述顶部源漏掺杂层136的宽度大于所述底部源漏掺杂层135的宽度，因此所述源漏掺杂层130a的表面积较大，后续形成覆盖所述源漏掺杂层130a顶部和侧壁的接触孔插塞后，所述接触孔插塞和所述源漏掺杂层130a的接触面积较大，从而有利于减小所述接触孔插塞和所述源漏掺杂层130a的接触电阻，优化了半导体结构的电学性能。
所述衬底100a用于为半导体结构的形成提供工艺平台。其中，所述半导体结构可以为NMOS晶体管和PMOS晶体管中的一种或两种。
本实施例中，所述衬底100a为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部110a与所述衬底100a通过对同一半导体材料刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部110a的材料与所述衬底100a的材料相同，所述鳍部110a的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括隔离层111a，位于所述鳍部110a露出的衬底100a上且覆盖所述鳍部110a的部分侧壁。
所述隔离层111a用于对相邻器件之间起到电隔离作用。
本实施例中，所述隔离层111a的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
所述栅极结构114a包括栅氧化层112a(如图25所示)以及位于所述栅氧化层112a上的栅极层113a(如图23所示)。
所述栅氧化层112a的材料为氧化硅或氮氧化硅，所述栅极层113a的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述栅氧化层112a的材料为氧化硅，所述栅极层113a的材料为多晶硅。
在其他实施例中，所述栅极结构还可以为金属栅极结构。
本实施例中，所述半导体结构还包括：位于所述栅极结构114a顶部的缓冲层115a(如图25所示)、以及位于所述缓冲层115a上的栅极掩膜层116a(如图25所示)。
所述栅极掩膜层116a用于作为形成所述栅极层113a的刻蚀掩膜，所述栅极掩膜层116a还能够在半导体结构的形成过程中保护所述栅极层113a顶部。本实施例中，所述栅极掩膜层116a的材料为氮化硅。
氮化硅材料在受热时应力较大，因此通过在所述栅极掩膜层116a和所述栅极层113a之间形成所述缓冲层115a的方式，使所述缓冲层115a起到应力缓冲的作用，从而提高所述栅极掩膜层116a和所述栅极层113a的粘附性。本实施例中，所述缓冲层115a的材料为氧化硅。
需要说明的是，本实施例中，所述半导体结构还包括：第一侧墙118a(如图25所示)，位于所述栅极层113a、缓冲层115a和栅极掩膜层116a的侧壁上。
本实施例中，所述第一侧墙118a用于在半导体结构的形成过程中对栅极层113a的侧壁起到保护作用。在其他实施例中，所述半导体结构还可以包括低掺杂区，所述第一侧墙作为偏移侧墙，用于定义低掺杂区的形成区域。
本实施例中，所述第一侧墙118a的材料为氮化硅。在其他实施例中，所述第一侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
本发明实施例中源漏掺杂层130a包括底部源漏掺杂层135a(如图24所示)和所述底部源漏掺杂层135上的顶部源漏掺杂层136(如图24所示)，且所述顶部源漏掺杂层136的宽度大于所述底部源漏掺杂层135的宽度，是由于形成所述侧壁层121a之后，在所述侧壁层121a和鳍部110a围成的凹槽内形成所述源漏掺杂层130a。
当形成NMOS晶体管时，所述源漏掺杂层130a的材料包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层130a的材料包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述侧壁层121a用于定义所述源漏掺杂层130a沿垂直于鳍部110a延伸方向的形成区域。
本实施例中，所述侧壁层121a的材料为氮化硅。在其他实施例中，所述侧壁层的材料还可以为碳氮化硅、碳氮化硅硼或碳氮氧化硅。
本实施例中，所述半导体结构还包括隔离层111a，所述侧壁层121a还位于所述隔离层111a上。
需要说明的是，所述底部侧壁层137与所述顶部侧壁层138的厚度差不宜过小，也不宜过大。如果所述底部侧壁层137与所述顶部侧壁层138的厚度差过小，则所述源漏掺杂层130a的表面积增大的效果不显著，后续形成覆盖所述源漏掺杂层130a顶部和侧壁的接触孔插塞后，降低所述源漏掺杂层130a和所述接触孔插塞的接触电阻的效果不佳；如果所述底部侧壁层137与所述顶部侧壁层138的厚度差过大，容易增加所述顶部内侧壁138的形成难度。为此，本实施例中，所述底部侧壁层137的厚度与所述顶部侧壁层138厚度差为1.5nm至3nm。
还需要说明的是，本实施例中，所述半导体结构还包括：第二侧墙122a(如图25所示)，位于所述第一侧墙118a的侧壁上。所述第二侧墙122a用于在半导体结构的形成过程中保护所述栅极层113a的侧壁，所述第二侧墙122a还用于定义源漏掺杂层130a沿鳍部延伸方向上的形成区域。
本实施例中，所述第二侧墙122a与所述侧壁层121a的材料相同，是由于所述第二侧墙层122a和所述侧壁层121a由通过对同一材料层刻蚀所得到，所述第二侧墙122的材料为氮化硅。
在其他实施例中，所述第二侧墙层可以与所述侧壁层的材料不同，所述第二侧墙的材料还能够为氧化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (4)
1.一种半导体结构，其特征在于，包括：
衬底；
鳍部，凸出于所述衬底表面；
横跨所述鳍部的栅极结构，所述栅极结构覆盖所述鳍部的部分顶部和部分侧壁；
源漏掺杂层，位于所述栅极结构两侧的鳍部内，所述源漏掺杂层包括底部源漏掺杂层和所述底部源漏掺杂层上的顶部源漏掺杂层，且所述顶部源漏掺杂层的宽度大于所述底部源漏掺杂层的宽度；
侧壁层，覆盖所述源漏掺杂层的侧壁，所述侧壁层包括覆盖于所述底部源漏掺杂层侧壁的底部侧壁层、以及覆盖于所述顶部源漏掺杂层侧壁的顶部侧壁层，沿垂直于所述源漏掺杂层侧壁的方向，所述底部侧壁层的厚度大于所述顶部侧壁层的厚度，所述底部侧壁层和顶部侧壁层的外侧壁相齐平。
2.如权利要求1所述的半导体结构，其特征在于，所述底部侧壁层与所述顶部侧壁层的厚度差为1.5nm至3nm。
3.如权利要求1所述的半导体结构，其特征在于，所述侧壁层的材料为氮化硅、碳氮化硅、碳氮化硅硼或碳氮氧化硅。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述鳍部露出的衬底上且覆盖所述鳍部的部分侧壁；
所述侧壁层还位于所述隔离层上。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201811479422.6A CN111276442B (zh) | 2018-12-05 | 2018-12-05 | 半导体结构及其形成方法 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN201811479422.6A CN111276442B (zh) | 2018-12-05 | 2018-12-05 | 半导体结构及其形成方法 |
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| CN111276442B true CN111276442B (zh) | 2023-04-07 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811479422.6A Active CN111276442B (zh) | 2018-12-05 | 2018-12-05 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111276442B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414632A (zh) * | 2007-10-16 | 2009-04-22 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管 |
| CN106941119A (zh) * | 2015-10-30 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 具有放大的栅电极结构的半导体结构及其形成方法 |
| CN107346762A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107958873B (zh) * | 2016-10-18 | 2020-11-27 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管及其形成方法 |
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2018
- 2018-12-05 CN CN201811479422.6A patent/CN111276442B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101414632A (zh) * | 2007-10-16 | 2009-04-22 | 台湾积体电路制造股份有限公司 | 鳍式场效应晶体管 |
| CN106941119A (zh) * | 2015-10-30 | 2017-07-11 | 台湾积体电路制造股份有限公司 | 具有放大的栅电极结构的半导体结构及其形成方法 |
| CN107346762A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
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|---|---|
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Legal Events
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |