CN108010846B - 用于改善短沟道效应的方法以及半导体结构 - Google Patents

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Abstract

一种用于改善短沟道效应的方法以及半导体结构，包括：提供包括NMOS区域的基底；在基底上形成栅极结构；在NMOS区域栅极结构两侧基底内形成N区凹槽；在N区凹槽的侧壁和底部上依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，N型顶部掺杂外延层的掺杂浓度大于N型底部掺杂外延层的掺杂浓度；N型底部掺杂外延层为多层时，依次形成多层N型底部掺杂外延层的步骤中，多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加；N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层。本发明形成具有浓度梯度的N型掺杂外延层，因此N型掺杂外延层靠近器件沟道区位置处的掺杂浓度较小，从而改善了器件的短沟道效应。

Description

用于改善短沟道效应的方法以及半导体结构
技术领域
本发明涉及半导体领域，尤其涉及一种用于改善短沟道效应的方法以及半导体结构。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
但是，现有技术对短沟道效应的改善效果仍有待提高。
发明内容
本发明解决的问题是提供一种用于改善短沟道效应的方法以及半导体结构，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种用于改善短沟道效应的方法，包括：提供基底，所述基底包括NMOS区域；在所述基底上形成栅极结构；在所述NMOS区域栅极结构两侧的基底内形成N区凹槽；在所述N区凹槽的侧壁和底部上依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度；且当N型底部掺杂外延层为多层时，依次形成多层所述N型底部掺杂外延层的步骤中，沿自下而上的方向上，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加；其中，所述N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层。
相应的，本发明提供一种半导体结构，包括：基底，所述基底包括NMOS区域；栅极结构，位于所述基底上；位于所述NMOS区域栅极结构两侧的基底内的N型掺杂外延层，所述N型掺杂外延层包括至少一层N型底部掺杂外延层以及位于所述N型底部掺杂外延层上的N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度；且当N型底部掺杂外延层为多层时，沿自下而上的方向上，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在N区凹槽内依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度；且当N型底部掺杂外延层为多层时，依次形成多层所述N型底部掺杂外延层的步骤中，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加，所述N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层。因此所述N型掺杂外延层具有浓度梯度，且沿自下而上的方向上，所述N型掺杂外延层的掺杂浓度逐渐增加，也就是说，所述N型掺杂外延层中靠近器件沟道区位置处的掺杂浓度较小，因此可以减小靠近所述器件沟道区位置处掺杂离子向沟道区内扩散的能力，从而可以改善半导体器件的短沟道效应。
可选方案中，所述N型底部掺杂外延层的层数为三层，即所述多层掺杂半导体层的层数为三层；沿自下而上的方向上，所述第一层掺杂半导体层的掺杂浓度为1E19atom/cm3至1E20atom/cm3；所述第二层掺杂半导体层的掺杂浓度为1E20atom/cm3至3E20atom/cm3；所述第三层掺杂半导体层的掺杂浓度为3E20atom/cm3至5E20atom/cm3；所述N型顶部掺杂外延层的掺杂浓度为1.2E21atom/cm3至3E21atom/cm3；本发明使所述N型底部掺杂外延层的层数以及所述N型掺杂外延层浓度梯度设置合理，在保证具有良好的短沟道效应改善效果的同时，可以避免因形成过多层N型底部掺杂外延层而引起制造效率下降的问题。
可选方案中，形成所述N型底部掺杂外延层的步骤包括：在所述N区凹槽的侧壁和底部上形成本征缓冲层；在所述本征缓冲层上形成掺杂有N型离子的掺杂半导体层；所述本征缓冲层中未掺杂有N型离子，因此在所述本征缓冲层上形成掺杂有N型离子的掺杂半导体层后，掺杂半导体层中的N型离子向所述本征缓冲层中扩散，从而可以进一步降低所述N型掺杂外延层的浓度梯度。
本发明提供了一种半导体结构，所述半导体结构的N型掺杂外延层包括至少一层N型底部掺杂外延层以及位于所述N型底部掺杂外延层上的N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度，且N型底部掺杂外延层为多层时，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加；因此所述N型掺杂外延层具有浓度梯度，且沿自下而上的方向上，所述N型掺杂外延层的掺杂浓度逐渐增加，也就是说，所述N型掺杂外延层中靠近器件沟道区位置处的掺杂浓度较小，因此可以减小靠近所述器件沟道区位置处掺杂离子向沟道区内扩散的能力，从而可以改善半导体器件的短沟道效应。
附图说明
图1至图16是本发明用于改善短沟道效应的方法一实施例中各步骤对应的剖面结构示意图；
图17是掺杂离子浓度和掺杂深度相关的变化曲线图；
图18和图19是本发明用于改善短沟道效应的方法另一实施例中各步骤对应的剖面结构示意图；
图20和图21是本发明半导体结构一实施例的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术对短沟道效应的改善效果仍有待提高，特别是N型器件的短沟道效应较为严重。现结合一种N型器件的形成方法分析其原因。所述形成方法包括：提供基底，所述基底包括NMOS区域；在所述基底上形成栅极结构；在所述NMOS区域栅极结构两侧的基底内形成N区凹槽；在所述N区凹槽内形成N型掺杂外延层。
但是，随着器件驱动电流的不断增大，所述N型掺杂外延层的掺杂浓度也相应逐渐增加，因此所述N型掺杂外延层内的N型离子向所述器件沟道区扩散的可能性也越来越高，从而容易引起N型器件短沟道效应恶化的现象，进而导致半导体器件的电学性能下降。
为了解决所述技术问题，本发明在N区凹槽内依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度；且当N型底部掺杂外延层为多层时，依次形成多层所述N型底部掺杂外延层的步骤中，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加，所述N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层。因此所述N型掺杂外延层具有浓度梯度，且沿自下而上的方向上，所述N型掺杂外延层的掺杂浓度逐渐增加，也就是说，所述N型掺杂外延层中靠近器件沟道区位置处的掺杂浓度较小，因此可以减小靠近所述器件沟道区位置处掺杂离子向沟道区内扩散的能力，从而可以改善半导体器件的短沟道效应。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图16是本发明用于改善短沟道效应的方法一实施例中各步骤对应结构示意图。
结合参考图1和图2，图1是立体图，图2是图1沿AA1割线的剖面图，提供基底(未标示)，所述基底包括NMOS区域II(如图2所示)。
所述基底为后续形成半导体结构提供工艺平台。本实施例中，所述基底用于形成鳍式场效应管；相应的，提供基底的步骤中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部110，所述衬底100包括NMOS区域II。
所述衬底100为后续形成鳍式场效应管提供工艺平台。本实施例中，以所形成的鳍式场效应管为CMOS器件为例，所述衬底100还包括PMOS区域I，所述PMOS区域I和NMOS区域II的衬底100上均具有分立的鳍部110。在其他实施例中，所形成的鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域。本实施例中，所述PMOS区域I和NMOS区域II为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部110的材料与所述衬底100的材料相同。本实施例中，所述鳍部110的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部110的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的第一硬掩膜层200；以所述第一硬掩膜层200为掩膜刻蚀所述初始衬底，形成衬底100以及凸出于所述衬底100表面的鳍部110。
本实施例中，形成所述衬底100和鳍部110后，保留位于所述鳍部110顶部的第一硬掩膜层200。所述第一硬掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述第一硬掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部110顶部的作用。在其他实施例中，所述第一硬掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
结合参考图3，需要说明的是，形成所述衬底100和鳍部110后，所述方法还包括：在所述鳍部110暴露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁表面，且所述隔离结构101的顶部低于所述鳍部110的顶部。所述隔离结构101作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的步骤包括：在所述鳍部110暴露出的衬底100上形成隔离膜，所述隔离膜的顶部高于所述第一硬掩膜层200(如图2所示)顶部；研磨去除高于所述第一硬掩膜层200顶部的隔离膜；回刻蚀部分厚度的剩余隔离膜以形成隔离结构101，所述隔离结构101覆盖所述鳍部110的部分侧壁表面，且所述隔离结构101的顶部低于所述鳍部110顶部；形成所述隔离结构101后，去除所述第一硬掩膜层200。
本实施例中，采用流动性化学气相沉积工艺(FCVD，Flowable Chemical VaporDeposition)形成所述隔离膜，使所形成隔离结构101在所述衬底100和鳍部110之间拐角处的填充效果较好。在其他实施例中，还可以采用高纵宽比化学气相沉积工艺，形成所述隔离膜。
参考图4，在所述基底(未标示)上形成栅极结构102。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺，因此所述栅极结构102为伪栅结构(dummy gate)，所述栅极结构102为后续所形成半导体结构的实际栅极结构占据空间位置。具体地，形成所述栅极结构102的步骤中，形成横跨所述鳍部110的栅极结构102，且所述栅极结构102覆盖部分鳍部110顶部表面和侧壁表面。所述栅极结构102为后续所形成鳍式场效应管的实际栅极结构占据空间位置。
本实施例中，所述PMOS区域I的栅极结构102位于PMOS区域I的部分隔离结构101表面，且所述PMOS区域I的栅极结构102横跨所述PMOS区域I的鳍部110，还覆盖PMOS区域I的鳍部110部分顶部表面和侧壁表面；所述NMOS区域II的栅极结构102位于NMOS区域II的部分隔离结构101表面，且所述NMOS区域II的栅极结构102横跨NMOS区域II的鳍部110，还覆盖NMOS区域II的鳍部110部分顶部表面和侧壁表面。
所述栅极结构102为单层结构或叠层结构。所述栅极结构102包括伪栅层；或者所述栅极结构102包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
具体地，形成所述栅极结构102的步骤包括：在所述隔离结构101上形成伪栅膜，所述伪栅膜横跨所述鳍部110，且覆盖鳍部110顶部表面和侧壁表面；在所述伪栅膜表面形成第二硬掩膜层210，所述第二硬掩膜层210定义出待形成的栅极结构102的图形；以所述第二硬掩膜层210为掩膜，图形化所述伪栅膜，在所述PMOS区域I隔离结构101和NMOS区域II隔离结构101上形成栅极结构102。
在其他实施例中，所述栅极结构还能够为后续所形成鳍式场效应管的实际栅极结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
需要说明的是，形成所述栅极结构102后，保留位于所述栅极结构102顶部上的第二硬掩膜层210。所述第二硬掩膜层210的材料为氮化硅，所述第二硬掩膜层210在后续工艺过程中用于对所述栅极结构102顶部起到保护作用。在其他实施例中，所述第二硬掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
后续步骤还包括：刻蚀所述NMOS区域栅极结构两侧部分厚度的鳍部，在所述NMOS区域鳍部内形成N区凹槽；在所述N区凹槽中形成N型掺杂外延层；刻蚀所述PMOS区域栅极结构两侧部分厚度的鳍部，在所述PMOS区域鳍部内形成P区凹槽；在所述P区凹槽中形成P型掺杂外延层。
本实施例中，以先形成所述P型掺杂外延层、后形成所述N型掺杂外延层作为示例进行详细说明。相应的，在所述NMOS区域栅极结构两侧的基底内形成N区凹槽之前，所述方法还包括：
沿着与AA1割线平行的方向，对未覆盖栅极结构102的鳍部110进行切割，可以得到图6示意图。结合参考图5和图6，图5为图4基础上的剖面结构示意图，图5和图6为同一立体结构图中沿不同切割线切割得到的剖面结构示意图，在所述PMOS区域I的鳍部110侧壁和顶部上形成P区掩膜层310。
本实施例中，所述P区掩膜层310还位于所述NMOS区域II的鳍部110顶部和侧壁上，所述P区掩膜层310还位于PMOS区域I的栅极结构102顶部和侧壁、NMOS区域II的栅极结构102顶部和侧壁上，且还位于所述隔离结构101上。形成所述P区掩膜层310的工艺可以为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，采用原子层沉积工艺形成所述P区掩膜层310。
所述P区掩膜层310的作用包括：位于PMOS区域I鳍部110侧壁上的P区掩膜层310起到保护鳍部110侧壁的作用，避免后续在所述PMOS区域I和NMOS区域II的鳍部110侧壁上进行外延生长工艺；此外，位于NMOS区域II的P区掩膜层310后续还作为NMOS区域II的N区掩膜层的一部分。
所述P区掩膜层310的材料可以为氮化硅、氧化硅、氮化硼或氮氧化硅。所述P区掩膜层310的材料与鳍部110的材料不同，所述P区掩膜层310的材料与所述隔离结构101的材料也不相同。本实施例中，所述P区掩膜层310的材料为氮化硅。
如无特别说明，后续工艺过程中提供的剖面结构示意图均为在图6基础上的示意图。
结合参考图7，刻蚀位于所述PMOS区域I栅极结构102两侧鳍部110顶部上的P区掩膜层310，暴露出PMOS区域I栅极结构102两侧的鳍部110顶部表面，且还刻蚀PMOS区域I部分厚度的鳍部110，在所述PMOS区域I鳍部110内形成P区凹槽111，刻蚀后的PMOS区域I鳍部110与所述P区掩膜层310顶部齐平。
需要说明的是，在刻蚀位于PMOS区域I栅极结构102两侧鳍部110顶部上的P区掩膜层310之前，还在所述NMOS区域II上形成第一图形层220，所述第一图形层220覆盖所述NMOS区域II的P区掩膜层310。所述第一图形层220起到保护NMOS区域II上P区掩膜层310的作用，所述第一图形层220还可以覆盖PMOS区域I中不期望被刻蚀的区域。本实施例中，所述第一图形层220的材料为光刻胶材料。在形成所述P区凹槽111之后，采用湿法去胶或灰化工艺去除所述第一图形层220。
具体地，采用干法刻蚀工艺去除位于PMOS区域I栅极结构102两侧鳍部110顶部上的P区掩膜层310；其中，在刻蚀位于所述PMOS区域I栅极结构102两侧鳍部110顶部上P区掩膜层310的工艺过程中，还刻蚀位于PMOS区域I栅极结构102顶部上以及部分隔离结构101上的P区掩膜层310；在所述PMOS区域I栅极结构102两侧的鳍部110顶部被暴露出来后，继续刻蚀所述PMOS区域I部分厚度的鳍部110，以形成所述P区凹槽111。
本实施例中，为了增加后续在所述P区凹槽111内所形成P型掺杂外延层的体积，在刻蚀所述PMOS区域I鳍部110的同时，还刻蚀位于所述PMOS区域I鳍部110侧壁上的P区掩膜层310，使得形成P区凹槽111后，位于所述PMOS区域I鳍部110侧壁上的P区掩膜层310与所述PMOS区域I鳍部110顶部齐平。
结合参考图8，在所述P区凹槽111(如图7所示)内形成P型掺杂外延层131。
本实施例中，采用选择性外延工艺，在所述P区凹槽111内形成应力层(图未示)，且在形成所述应力层的工艺过程中，原位自掺杂P型离子以形成所述P型掺杂外延层131。具体地，所述P型掺杂外延层131的材料为P型掺杂的Si或SiGe。在其他实施例中，还可以在所述P区凹槽内形成应力层后，对所述应力层进行P型离子掺杂形成P型掺杂外延层。所述应力层为PMOS区域I的沟道区提供压应力作用，从而提高PMOS区域I的载流子迁移率。
需要说明的是，本实施例中，所述P型掺杂外延层131的顶部高于所述P区凹槽111的顶部，且由于选择性外延工艺的特性，高于所述P区凹槽111的P型掺杂外延层131侧壁表面具有向远离鳍部110方向突出的顶角。在其他实施例中，所述P型掺杂外延层顶部还可以与所述P区凹槽顶部齐平。
还需要说明的是，为了避免后续工艺对所述P型掺杂外延层131表面造成工艺损伤，在形成所述P型掺杂外延层131后，所述方法还包括：对所述P型掺杂外延层131表面进行氧化处理，在所述P型掺杂外延层131表面形成氧化保护层(图未示)，所述氧化处理可以为干氧氧化、湿氧氧化或水汽氧化。
结合参考图9和图10，在所述NMOS区域II栅极结构102两侧的基底内形成N区凹槽121(如图10所示)。
所述N区凹槽121为后续形成N型掺杂外延层提供工艺平台。具体地，在所述NMOS区域II栅极结构102两侧的鳍部110内形成所述N区凹槽121。
需要说明的是，如图9所示，在所述NMOS区域II栅极结构102两侧的鳍部110内形成N区凹槽121之前，所述方法还包括：在所述NMOS区域II鳍部110的顶部和侧壁上形成N区掩膜层330。
具体的，形成所述N区掩膜层330的步骤包括：在形成所述P型掺杂外延层131之后，在所述NMOS区域II的P区掩膜层310上形成N区掩膜侧墙320，其中，位于所述NMOS区域II的P区掩膜层310和N区掩膜侧墙320作为所述N区掩膜层330。相应的，所述N区掩膜层330位于所述NMOS区域II鳍部110顶部和侧壁上以及NMOS区域II栅极结构102顶部和侧壁上，且还位于NMOS区域II的隔离结构101上。
本实施例中，所述N区掩膜侧墙320还位于P型掺杂外延层131上以及PMOS区域I的隔离结构101上，且还位于PMOS区域I的栅极结构102侧壁和顶部上。
有关所述N区掩膜侧墙320的材料和形成工艺可参考前述P区掩膜层310的相关描述，在此不再赘述。
所述N区掩膜侧墙320的作用包括：一方面，所述N区掩膜侧墙320与所述P区掩膜层310构成叠层结构的N区掩膜层330，后续刻蚀所述NMOS区域II栅极结构102两侧部分厚度的鳍部110时，以所述N区掩膜层330作为掩膜，因此通过所述N区掩膜侧墙320，可以增加后续所形成N区凹槽121(如图10所示)与NMOS区域II沟道区的距离，有利于改善短沟道效应。
相应的，在所述NMOS区域II栅极结构102两侧的鳍部110内形成所述N区凹槽121的步骤包括：采用干法刻蚀工艺刻蚀位于所述NMOS区域II栅极结构102两侧鳍部110顶部上的N区掩膜层330，暴露出NMOS区域II栅极结构102两侧的鳍部110顶部表面，且还刻蚀NMOS区域II部分厚度的鳍部110。
需要说明的是，为了增加后续在所述N区凹槽121内所形成N型掺杂外延层的体积，在刻蚀所述NMOS区域II鳍部110的同时，还刻蚀位于所述NMOS区域II鳍部110侧壁上的N区掩膜层330，使得形成所述N区凹槽121后，位于所述NMOS区域II鳍部110侧壁上的N区掩膜层330与所述鳍部110顶部齐平。
还需要说明的是，刻蚀位于所述NMOS区域II栅极结构102两侧鳍部110顶部上的N区掩膜层330的工艺过程中，还刻蚀位于所述NMOS区域II栅极结构102顶部上以及部分隔离结构101上的N区掩膜层330。在所述NMOS区域II栅极结构102两侧的鳍部110顶部被暴露出来后，继续刻蚀所述NMOS区域II部分厚度的鳍部110，以形成所述N区凹槽121。
此外，在刻蚀位于所述NMOS区域II栅极结构102两侧鳍部110顶部上的N区掩膜层330之前，在所述PMOS区域I上形成第二图形层230(如图10所示)，所述第二图形层230覆盖所述P型掺杂外延层131，所述第二图形层230还覆盖所述PMOS区域I的栅极结构102。具体地，所述第二图形层230形成于所述PMOS区域I的N区掩膜侧墙320上，所述第二图形层230可以起到保护PMOS区域I的作用，所述第二图形层230还可以覆盖NMOS区域II中不期望被刻蚀的区域。本实施例中，所述第二图形层230的材料为光刻胶材料。在形成所述N区凹槽121之后，采用湿法去胶或灰化工艺去除所述第二图形层230。
需要说明的是，在所述NMOS区域II栅极结构102两侧的鳍部110内形成所述N区凹槽121后，所述方法还包括：对所述N区凹槽121进行清洗工艺。所述清洗工艺既用于去除所述N区凹槽121表面的杂质，还用于去除位于所述鳍部110表面的氧化层(图未示)。
所述清洗工艺采用的清洗溶液可以是氨水、双氧水和水的混合溶液(SC1溶液)以及稀释氢氟酸(DHF)的组合，也可以是臭氧水、SC1溶液和DHF的组合。
结合参考图11至图16，图11是基于图10的剖面图，图12是图11沿NMOS区域II鳍部延伸方向(如图1中BB1方向)割线的剖面图，在所述N区凹槽121(如图11所示)的侧壁和底部上依次形成至少一层N型底部掺杂外延层231(如图13所示)和N型顶部掺杂外延层232(如图13所示)，所述N型顶部掺杂外延层232的掺杂浓度大于所述N型底部掺杂外延层231的掺杂浓度；且当N型底部掺杂外延层231为多层时，依次形成多层所述N型底部掺杂外延层231的步骤中，沿自下而上的方向上，所述多层N型底部掺杂外延层231中各层的掺杂浓度逐渐增加；其中，所述N型底部掺杂外延层231和N型顶部掺杂外延层232构成N型掺杂外延层235(如图15所示)。
所述N型底部掺杂外延层231和所述N型顶部掺杂外延层232构成所述NMOS区域II的N型掺杂外延层235。所述N型顶部掺杂外延层232的掺杂浓度大于所述N型底部掺杂外延层231的掺杂浓度，且当所述N型底部掺杂外延层231为多层时，所述多层N型底部掺杂外延层231中各层的掺杂浓度逐渐增加，因此所述N型掺杂外延层235具有浓度梯度，且靠近器件沟道区的掺杂浓度较小，从而可以有利于改善半导体器件的短沟道效应。
以下将结合附图，对形成所述N型掺杂外延层235的步骤做具体说明。
如图11和12所示，本实施例中，形成所述N型底部掺杂外延层231的步骤包括：在所述N区凹槽121的侧壁和底部上形成本征缓冲层241；在所述本征缓冲层241上形成掺杂有N型离子的掺杂半导体层242，所述掺杂半导体层242和本征缓冲层241用于构成叠层结构的N型底部掺杂外延层231。
本实施例中，所述N型离子为P离子。在其他实施例中，所述N型离子还可以为As离子或In离子。本实施例中，所述本征缓冲层241的材料为Si，相应的，所述掺杂半导体层242的材料为SiP。在其他实施例中，所述本征缓冲层的材料还可以为SiC，所述掺杂半导体层的材料相应可以为SiCP。
本实施例中，采用原位掺杂的选择性外延工艺，形成所述N型底部掺杂外延层231。具体地，采用选择性外延工艺形成所述本征缓冲层241；采用原位掺杂的选择性外延工艺，形成所述掺杂半导体层242，其中，形成所述掺杂半导体层242的步骤包括：在所述N区凹槽121(如图11所示)中形成应力层(图未示)，且在形成所述应力层的工艺过程中原位自掺杂P离子。在其他实施例中，还可以在所述N区凹槽内形成应力层，且在形成所述应力层后对所述应力层进行P离子掺杂形成所述掺杂半导体层。
所述本征缓冲层241未掺杂有N型离子，所述本征缓冲层241可以增加所述掺杂半导体层242中P离子至器件沟道区内的扩散路径；此外，由于掺杂离子沿高浓度至低浓度的方向进行扩散，因此位于所述本征缓冲层241上方的掺杂半导体层242中所含P离子向所述本征缓冲层241内扩散，有利于减小所述N型底部掺杂外延层231中的掺杂浓度梯度，从而进一步降低所述N型底部掺杂外延层231中P离子至器件沟道区的扩散能力，使改善半导体器件短沟道效应的效果更为显著。
所述N型底部掺杂外延层231的层数越多，所述多层N型底部掺杂外延层231的浓度梯度越小，靠近器件沟道区的N型底部掺杂外延层231的掺杂浓度也就越低，相应的，N型离子扩散至NMOS区域II器件沟道区的可能性也就越低，越有利于改善半导体器件的短沟道效应；但是，所述N型底部掺杂外延层231的层数过多，所需工艺时间和工艺成本也相应增加。
需要说明的是，所述N型底部掺杂外延层231的层数还与后续所形成N型掺杂外延层235(如图13所示)的掺杂浓度有关。所述N型掺杂外延层235的掺杂浓度越高，为了达到改善短沟道效应的目的，所需N型底部掺杂外延层231的层也相应越多，以达到减小浓度梯度的效果。
本实施例中，综合考虑短沟道效应的改善效果以及工艺时间和工艺成本，设定所述N型底部掺杂外延层231的层数为三层，即所述本征缓冲层241的层数为三层，所述掺杂半导体层242的层数为三层。
具体地，如图11所示，形成所述三层N型底部掺杂外延层231的步骤包括：在所述N区凹槽121中形成第一层本征缓冲层241；在所述第一层本征缓冲层241上形成第一层掺杂半导体层242；在所述第一层掺杂半导体层242上形成第二层本征缓冲层241；在所述第二层本征缓冲层241上形成第二层掺杂半导体层242；在所述第二层掺杂半导体层242上形成第三层本征缓冲层241；在所述第三层本征缓冲层241上形成第三层掺杂半导体层242。其中，所述第二层掺杂半导体层242的掺杂浓度大于所述第一层掺杂半导体层242的掺杂浓度且小于所述第三层掺杂半导体层242的掺杂浓度。
相应的，由于掺杂离子沿高浓度至低浓度的方向进行扩散，因此，所述第三层掺杂半导体层242中的P离子向所述第三层本征缓冲层241内扩散；所述第二层掺杂半导体层242中的P离子向所述第二层本征缓冲层241内扩散；所述第一层掺杂半导体层242中的P离子向所述第一层本征缓冲层241内扩散。
所述本征缓冲层241的厚度不宜过小，也不宜过大。如果所述本征缓冲层241的厚度过小，所述本征缓冲层241用于降低所述N型底部掺杂外延层231中P离子至器件沟道区扩散能力的效果较差，对改善半导体器件短沟道效应的效果不明显；如果所述本征缓冲层241的厚度过大，所述掺杂半导体层242中的P离子向所述本征缓冲层241内扩散后，容易导致所形成N型底部掺杂外延层231的掺杂浓度过低，从而容易引起所述N型底部掺杂外延层231阻值增加的问题。为此，本实施例中，所述三层本征缓冲层241的厚度均为
Figure GDA0002412362710000141
至
Figure GDA0002412362710000142
即所述第一层本征缓冲层241、第二层本征缓冲层241和第三层本征缓冲层241的厚度均为
Figure GDA0002412362710000143
至
Figure GDA0002412362710000144
在其他实施例中，所述多层本征缓冲层中，各层的厚度还可以为不相等。
相应的，为了使所形成N型底部掺杂外延层231的掺杂浓度和浓度梯度满足工艺需求，本实施例中，沿自下而上的方向上，所述第一层掺杂半导体层242的P离子浓度为1E19atom/cm3至1E20atom/cm3，所述第二层掺杂半导体层242的P离子浓度为1E20atom/cm3至3E20atom/cm3，所述第三层掺杂半导体层242的P离子浓度为3E20atom/cm3至5E20atom/cm3。
通过使所述N型底部掺杂外延层231的层数、所述掺杂半导体层242的P离子掺杂浓度设置合理，以形成满足浓度梯度要求的N型掺杂外延层235，从而在保证具有良好的短沟道效应改善效果的同时，可以避免因形成过多层N型底部掺杂外延层231而引起制造效率下降的问题。
需要说明的是，所述掺杂半导体层242的厚度不宜过小，也不宜过大。如果所述掺杂半导体层242的厚度过小，容易导致所形成N型底部掺杂外延层231的掺杂浓度相应过小，从而容易引起所述N型底部掺杂外延层231阻值增加的问题；如果所述掺杂半导体层242的厚度过大，所形成N型底部掺杂外延层231中P离子扩散至沟道区的扩散能力较强，容易恶化半导体器件的短沟道效应。为此，本实施例中，所述三层掺杂半导体层242的厚度均为
Figure GDA0002412362710000145
至
Figure GDA0002412362710000146
即所述第一层掺杂半导体层242、第二层掺杂半导体层242和第三层掺杂半导体层242的厚度均为
Figure GDA0002412362710000147
至
Figure GDA0002412362710000148
在其他实施例中，所述多层掺杂半导体层中，各层的厚度还可以为不相等。
还需要说明的是，在其他实施例中，例如后续所形成N型掺杂外延层的掺杂浓度较低时，还可以仅采用一层N型底部掺杂外延层，即所述N型底部掺杂外延层仅包括一层本征缓冲层以及位于所述本征缓冲层上的一层掺杂半导体层。
如图13至图16所示，图13是基于图11的剖面图，图14是基于图12的剖面图，图15是基于图13的剖面图，图16是基于图14的剖面图，在所述N区凹槽121(如图11所示)内的N型底部掺杂外延层231上形成N型顶部掺杂外延层232(如图13所示)，所述N型顶部掺杂外延层232的掺杂浓度大于所述N型底部掺杂外延层231的掺杂浓度；其中，所述N型底部掺杂外延层231和N型顶部掺杂外延层232构成N型掺杂外延层235(如图15所示)。
所述N型顶部掺杂外延层232的掺杂浓度大于所述N型底部掺杂外延层231的掺杂浓度，因此所形成N型掺杂外延层235具有浓度梯度，且所述N型掺杂外延层235中靠近器件沟道区位置处的掺杂浓度较小，因此可以减小靠近所述器件沟道区位置处掺杂离子向沟道区内扩散的能力，从而可以改善半导体器件的短沟道效应。
本实施例中，采用原位掺杂的选择性外延工艺，形成所述N型顶部掺杂外延层232。具体地，形成所述N型顶部掺杂外延层232的步骤包括：在所述N型底部掺杂外延层231上形成应力层(图未示)，且在形成所述应力层的工艺过程中原位自掺杂N型离子。
在其他实施例中，还可以在所述N型底部掺杂外延层上形成应力层，在形成所述应力层后对所述应力层进行N型离子掺杂形成N型顶部掺杂外延层。
所述N型顶部掺杂外延层232为掺杂有N型离子的半导体层。本实施例中，所述N型离子为P离子。在其他实施例中，所述N型离子还可以为As离子或In离子。本实施例中，为了提高工艺兼容性，所述N型顶部掺杂外延层232的材料与所述N型底部掺杂外延层231中掺杂半导体层242的材料相同，相应的，所述N型顶部掺杂外延层232的材料为SiP。在其他实施例中，所述N型顶部掺杂外延层232的材料还可以为SiCP。
为了使所形成N型掺杂外延层235的掺杂浓度和浓度梯度满足工艺需求，本实施例中，所述N型顶部掺杂外延层232的P离子浓度为1.2E21atom/cm3至3E21atom/cm3。
本实施例中，所述N型掺杂外延层235的顶部高于所述N区凹槽121的顶部，且由于选择性外延工艺的特性，高于所述N区凹槽121的N型掺杂外延层235侧壁表面具有向远离鳍部110方向突出的顶角。在其他实施例中，所述N型掺杂外延层顶部还可以与所述N区凹槽顶部齐平。具体地，所述N型顶部掺杂外延层232的顶部高于所述N区凹槽121的顶部。
需要说明的是，所述N型顶部掺杂外延层232高于所述N区凹槽121顶部的厚度不宜过小，也不宜过大。如果高于所述N区凹槽121顶部的厚度过小，容易导致所形成N型掺杂外延层235的阻值较大，且引起所述N型掺杂外延层235的面积相应减小，从而导致后续在所述N型掺杂外延层235上形成接触孔插塞后，所述接触孔插塞的接触电阻增大；如果高于所述N区凹槽121顶部的厚度过大，相应容易引起半导体器件寄生电容增加的问题。为此，本实施例中，所述N型顶部掺杂外延层232高于所述N区凹槽121顶部的厚度为4nm至12nm。
需要说明的是，如图15和图16所示，在所述N区凹槽121内的N型底部掺杂外延层231上形成N型顶部掺杂外延层232后，所述方法还包括：对所述基底(未标示)进行退火处理400。
所述退火处理400用于激活所述P型掺杂外延层131(如图15所示)、N型底部掺杂外延层231和N型顶部掺杂外延层232内的掺杂离子，还用于修复所述P型掺杂外延层131、N型底部掺杂外延层231和N型顶部掺杂外延层232内的晶格损伤；此外所述退火处理400还可以促进所述P型掺杂外延层131、N型底部掺杂外延层231和N型顶部掺杂外延层232内的掺杂离子再分布。本实施例中，完成所述退火处理400后，使所形成N型掺杂外延层235内掺杂离子的浓度梯度得以改善。本实施例中，所述退火处理400为尖峰退火处理；所述尖峰退火处理的工艺压强为10托至一个标准大气压。通过所述尖峰退火处理，可以快速达到退火效果。
需要说明的是，所述尖峰退火处理的退火温度不宜过低，也不宜过高。。如果所述退火温度过低，难以激活所述P型掺杂外延层131、N型底部掺杂外延层231和N型顶部掺杂外延层232内的掺杂离子，且难以修复所述P型掺杂外延层131、N型底部掺杂外延层231和N型顶部掺杂外延层232内的晶格损伤，此外对所述P型掺杂外延层131、N型底部掺杂外延层231和N型顶部掺杂外延层232内掺杂离子再分布的影响较小；如果所述退火温度过高，容易对所述衬底100内其他掺杂离子的分布造成不良影响，从而容易引起所形成鳍式场效应管的电学性能下降。为此，本实施例中，所述尖峰退火处理的退火温度为900℃至1050℃。
还需要说明的是，本实施例中以先形成P型掺杂外延层131后形成N型掺杂外延层235为例，在其他实施例中，还可以先形成N型掺杂外延层后形成P型掺杂外延层。
结合参考图17，示出了N型掺杂外延层中掺杂离子浓度和掺杂深度相关的变化曲线图。横坐标表示所述N型掺杂外延层的掺杂深度，纵坐标表示所述N型掺杂外延层的掺杂浓度。图17中虚线601表示N型掺杂外延层在不具有浓度梯度的情况下，掺杂离子浓度和掺杂深度相关的变化曲线图；点划线602表示多层N型底部掺杂外延层包括两层本征缓冲层和两层掺杂半导体层的情况下(即多层N型底部掺杂外延层的层数为两层)，所述N型掺杂外延层的掺杂离子浓度和掺杂深度相关的变化曲线图；实线603表示多层N型底部掺杂外延层包括三层本征缓冲层和三层掺杂半导体层的情况下(即多层N型底部掺杂外延层的层数为三层)，所述N型掺杂外延层的掺杂离子浓度和掺杂深度相关的变化曲线图。其中，靠近零刻度线位置处的掺杂浓度表征靠近器件沟道区位置处的掺杂浓度。
如图17所示，当N型掺杂外延层不具有浓度梯度时，所述N型掺杂外延层在靠近器件沟道区位置处的掺杂浓度较高，而N型掺杂外延层具有浓度梯度时，所述N型掺杂外延层在靠近器件沟道区位置处的掺杂浓度较小，且所述底部掺杂外延层的层数越多，所述N型掺杂外延层在靠近器件沟道区位置处的掺杂浓度越小。
结合参考图18和图19，示出了本发明用于改善短沟道效应的方法另一实施例中各步骤对应的剖面结构示意图。
本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于：形成至少一层N型底部掺杂外延层631的步骤中，所述N型底部掺杂外延层631为单层结构。
本实施例中，所述N型底部掺杂外延层631和所述N型顶部掺杂外延层632均为掺杂有N型离子的半导体层。具体地，所述N型底部掺杂外延层631和所述N型顶部掺杂外延层632的材料均为SiP。在其他实施例中，所述N型底部掺杂外延层和所述N型顶部掺杂外延层的材料还可以均为SiCP。
本实施例中，以所述N型底部掺杂外延层631的层数为三层为例进行说明。具体地，如图18所示，图18为沿垂直鳍部延伸方向割线的剖面结构示意图，在所述N区凹槽(图未示)中形成第一层N型底部掺杂外延层631；在所述第一层N型底部掺杂外延层631上形成第二层N型底部掺杂外延层631；在所述第二层N型底部掺杂外延层631上形成第三层N型底部掺杂外延层631；在所述第三层N型底部掺杂外延层631上形成N型顶部掺杂外延层632，所述三层N型底部掺杂外延层631与所述N型顶部掺杂外延层632构成N型掺杂外延层635(如图19所示)。其中，所述N型顶部掺杂外延层632的掺杂浓度大于所述N型底部掺杂外延层631的掺杂浓度；所述第二层N型底部掺杂外延层631的掺杂浓度大于所述第一层N型底部掺杂外延层631的掺杂浓度且小于所述第三层N型底部掺杂外延层631的掺杂浓度。
需要说明的是，本实施例所述用于改善短沟道效应的方法的具体步骤，请参考前述实施例的相应描述，在此不再赘述。
结合参考图20和图21，示出了本发明半导体结构一实施例的剖面结构示意图，图20是垂直于鳍部延伸方向的剖面图，图21是沿NMOS区域鳍部延伸方向的剖面图。相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括NMOS区域II；栅极结构702，位于所述基底上；位于所述NMOS区域II栅极结构702两侧的基底内的N型掺杂外延层732，所述N型掺杂外延层732包括至少一层N型底部掺杂外延层742以及位于所述N型底部掺杂外延层742上的N型顶部掺杂外延层752，所述N型顶部掺杂外延层752的掺杂浓度大于所述N型底部掺杂外延层742的掺杂浓度；且当N型底部掺杂外延层742为多层时，沿自下而上的方向上，所述多层N型底部掺杂外延层742中各层的掺杂浓度逐渐增加。
本实施例中，所述半导体结构为鳍式场效应管；相应的，所述基底包括衬底700以及位于所述衬底700上分立的鳍部710，所述衬底700包括NMOS区域II。
本实施例中，以所述鳍式场效应管为CMOS器件为例，所述衬底700还包括PMOS区域I，所述PMOS区域I和NMOS区域II的衬底100上均具有分立的鳍部710。在其他实施例中，所述鳍式场效应管仅包括NMOS器件时，所述衬底仅包括NMOS区域。本实施例中，所述PMOS区域I和NMOS区域II为相邻区域。在其他实施例中，所述PMOS区域和NMOS区域还可以相隔离。
本实施例中，所述衬底700为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部710的材料与所述衬底700的材料相同。本实施例中，所述鳍部710的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
需要说明的是，所述半导体结构还包括：位于相邻所述鳍部710之间衬底700上的隔离结构701(如图20所示)，所述隔离结构701覆盖所述鳍部710的部分侧壁表面，且所述隔离结构701的顶部低于所述鳍部710的顶部。所述隔离结构701作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构701的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述栅极结构702为伪栅结构(dummy gate)。所述栅极结构702为单层结构或叠层结构。所述栅极结构702包括伪栅层；或者所述栅极结构702包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在其他实施例中，所述栅极结构还能够为后续所形成鳍式场效应管的实际栅极结构，所述栅极结构包括栅介质层以及位于栅介质层表面的栅电极层，其中，所述栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
本实施例中，所述基底包括衬底700以及位于所述衬底700上分立的鳍部710，因此所述栅极结构702横跨所述鳍部710，且所述栅极结构702覆盖部分鳍部710顶部表面和侧壁表面。相应的，所述N型掺杂外延层732位于所述NMOS区域II栅极结构702两侧的鳍部710内。
所述N型底部掺杂外延层742的材料可以为SiP或SiCP，所述N型顶部掺杂外延层752的材料可以为SiP或SiCP。为了提高工艺兼容性，所述N型顶部掺杂外延层752的材料与所述N型底部掺杂外延层742的材料相同。本实施例中，所述N型底部掺杂外延层742和所述N型顶部掺杂外延层752的材料均为SiP。
所述N型顶部掺杂外延层752的掺杂浓度大于所述N型底部掺杂外延层742的掺杂浓度，且当所述N型底部掺杂外延层742为多层时，所述多层N型底部掺杂外延层742中各层的掺杂浓度逐渐增加，因此所述N型掺杂外延层732具有浓度梯度，且靠近器件沟道区的掺杂浓度较小，从而可以有利于改善半导体器件的短沟道效应。
所述N型底部掺杂外延层742的层数越多，所述多层N型底部掺杂外延层742的浓度梯度越小，靠近器件沟道区的N型底部掺杂外延层742的掺杂浓度也就越低，相应的，N型离子扩散至NMOS区域II器件沟道区的可能性也就越低，越有利于改善半导体器件的短沟道效应；但是，所述N型底部掺杂外延层742的层数过多，所需工艺时间和工艺成本也相应增加。本实施例中，综合考虑短沟道效应的改善效果以及工艺时间和工艺成本，设定所述N型底部掺杂外延层742的层数为三层。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述PMOS区域I栅极结构702两侧的基底内的P型掺杂外延层731。具体地，所述P型掺杂外延层731位于所述PMOS区域I栅极结构702两侧的鳍部710内。本实施例中，所述P型掺杂外延层731的材料为P型掺杂的Si或SiGe。
本实施例中，所述半导体结构的N型掺杂外延层732包括至少一层N型底部掺杂外延层742以及位于所述N型底部掺杂外延层742上的N型顶部掺杂外延层752，所述N型顶部掺杂外延层752的掺杂浓度大于所述N型底部掺杂外延层742的掺杂浓度，且N型底部掺杂外延层742为多层时，所述多层N型底部掺杂外延层742中各层的掺杂浓度逐渐增加；因此所述N型掺杂外延层732具有浓度梯度，且沿自下而上的方向上，所述N型掺杂外延层732的掺杂浓度逐渐增加，也就是说，所述N型掺杂外延层732中靠近器件沟道区位置处的掺杂浓度较小，因此可以减小靠近所述器件沟道区位置处掺杂离子向沟道区内扩散的能力，从而可以改善半导体器件的短沟道效应。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (13)

1.一种用于改善短沟道效应的方法，其特征在于，包括：
提供基底，所述基底包括NMOS区域；
在所述基底上形成栅极结构；
在所述NMOS区域栅极结构两侧的基底内形成N区凹槽；
在所述N区凹槽的侧壁和底部上依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，所述N型顶部掺杂外延层的掺杂浓度大于所述N型底部掺杂外延层的掺杂浓度；且当N型底部掺杂外延层为多层时，依次形成多层所述N型底部掺杂外延层的步骤中，沿自下而上的方向上，所述多层N型底部掺杂外延层中各层的掺杂浓度逐渐增加；
其中，所述N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层；
形成所述N型底部掺杂外延层的步骤包括：在所述N区凹槽的侧壁和底部上形成本征缓冲层；在所述本征缓冲层上形成掺杂有N型离子的掺杂半导体层；
形成N型顶部掺杂外延层的步骤中，所述N型顶部掺杂外延层为掺杂有N型离子的半导体层；
在所述N区凹槽的侧壁和底部上形成多层N型底部掺杂外延层的步骤中，所述N型底部掺杂外延层的层数为三层。
2.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述N型顶部掺杂外延层的顶部高于所述N区凹槽的顶部；所述N型顶部掺杂外延层高于所述N区凹槽顶部的厚度为4nm至12nm。
3.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，采用原位掺杂的选择性外延工艺，形成所述N型底部掺杂外延层；采用原位掺杂的选择性外延工艺，形成所述N型顶部掺杂外延层。
4.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述本征缓冲层的材料为Si，所述掺杂半导体层的材料为SiP，所述N型顶部掺杂外延层的材料为SiP；
或者，所述本征缓冲层的材料为SiC，所述掺杂半导体层的材料为SiCP，所述N型顶部掺杂外延层的材料为SiCP。
5.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，形成所述本征缓冲层的工艺为选择性外延工艺。
6.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述本征缓冲层的层数为三层，所述三层本征缓冲层的厚度均为
Figure FDA0002532827490000021
至
Figure FDA0002532827490000022
7.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述掺杂半导体层的层数为三层，所述三层掺杂半导体层的厚度均为
Figure FDA0002532827490000023
至
Figure FDA0002532827490000024
8.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述掺杂半导体层的层数为三层，所述多层掺杂半导体层的材料均为掺杂有P离子的Si；
沿自下而上的方向上，第一层掺杂半导体层的P离子浓度为1E19atom/cm3至1E20atom/cm3，第二层掺杂半导体层的P离子浓度为1E20atom/cm3至3E20atom/cm3，第三层掺杂半导体层的P离子浓度为3E20atom/cm3至5E20atom/cm3；
所述N型顶部掺杂外延层的材料为掺杂有P离子的Si，所述N型顶部掺杂外延层的P离子浓度为1.2E21atom/cm3至3E21atom/cm3。
9.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，形成所述N区凹槽后，在所述N区凹槽的侧壁和底部上形成至少一层N型底部掺杂外延层之前，所述方法还包括：对所述N区凹槽进行清洗工艺。
10.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，在所述N区凹槽内的N型底部掺杂外延层上形成N型顶部掺杂外延层后，所述方法还包括：对所述基底进行退火处理。
11.如权利要求10所述的用于改善短沟道效应的方法，其特征在于，所述退火处理为尖峰退火处理；所述尖峰退火处理的参数包括：退火温度为900℃至1050℃，压强为10托至一个标准大气压。
12.如权利要求1所述的用于改善短沟道效应的方法，其特征在于，所述基底用于形成鳍式场效应管；
提供基底的步骤中，所述基底包括衬底，以及位于所述衬底上分立的鳍部，所述衬底包括NMOS区域；在所述基底上形成栅极结构的步骤中，形成横跨所述鳍部的栅极结构，且所述栅极结构覆盖部分鳍部顶部表面和侧壁表面；在所述NMOS区域栅极结构两侧的基底内形成N区凹槽的步骤中，在所述NMOS区域栅极结构两侧的鳍部内形成所述N区凹槽。
13.如权利要求12所述的用于改善短沟道效应的方法，其特征在于，所述衬底还包括PMOS区域，所述用于改善短沟道效应的方法还包括：在所述PMOS区域栅极结构两侧的鳍部内形成P区凹槽；在所述P区凹槽中形成P型掺杂外延层；
形成所述N型掺杂外延层和P型掺杂外延层的步骤包括：在所述PMOS区域的鳍部顶部和侧壁上形成P区掩膜层，所述P区掩膜层还位于所述NMOS区域的鳍部顶部和侧壁上；
刻蚀位于所述PMOS区域栅极结构两侧鳍部顶部上的P区掩膜层，且还刻蚀部分厚度的PMOS区域鳍部，在所述PMOS区域栅极结构两侧的鳍部内形成所述P区凹槽，刻蚀后的PMOS区域鳍部与所述P区掩膜层顶部齐平；
在所述P区凹槽内形成P型掺杂外延层；
形成所述P型掺杂外延层后，在所述NMOS区域的P区掩膜层上形成N区掩膜侧墙，其中，位于所述NMOS区域的P区掩膜层和N区掩膜侧墙作为N区掩膜层；
刻蚀位于所述NMOS区域栅极结构两侧鳍部顶部上的N区掩膜层，且还刻蚀部分厚度的NMOS区域鳍部，在所述NMOS区域栅极结构两侧的鳍部内形成所述N区凹槽，刻蚀后的NMOS区域鳍部与所述N区掩膜层顶部齐平；
在所述N区凹槽的侧壁和底部上依次形成至少一层N型底部掺杂外延层和N型顶部掺杂外延层，所述N型底部掺杂外延层和N型顶部掺杂外延层构成N型掺杂外延层。
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