CN113314605B - 半导体结构及半导体结构的形成方法 - Google Patents

半导体结构及半导体结构的形成方法 Download PDF

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Abstract

一种半导体结构及半导体结构的形成方法，方法包括：提供衬底，所述衬底上具有源漏掺杂层；在源漏掺杂层上形成沟道柱；在沟道柱侧壁表面和顶部表面形成功函数层；在源漏掺杂层上形成第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，且所述第一隔离层的顶部表面低于所述沟道柱顶部表面；在功函数层表面和第一隔离层表面形成栅极层。所述方法形成的半导体结构性能得到了提升。

Description

半导体结构及半导体结构的形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及半导体结构的形成方法。
背景技术
鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。在传统平面式的金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,简称MOSFET)结构中，控制电流通过的闸门，只能在闸门的一侧控制电路的接通与断开，属于平面的架构；而在鳍式场效应晶体管的架构中，闸门成类似鱼鳍的叉状3D架构，可于电路两侧控制电路的接通与断开。这种设计使得鳍式场效应晶体管具有更强的短沟道抑制能力，可以改善电路控制并减少漏电流，缩短晶体管的栅长，具有更强的工作电流及对沟道更好的电学控制。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管(GAAFinFET)，使得用于作为沟道区的体积增加，进一步地增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及半导体结构的形成方法，以提升沟道栅极环绕结构鳍式场效应晶体管的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：衬底，所述衬底上具有源漏掺杂层；位于源漏掺杂层上的沟道柱；位于沟道柱侧壁表面的功函数层；位于源漏掺杂层上的第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，且所述第一隔离层的顶部表面低于所述沟道柱顶部表面；位于功函数层表面和第一隔离层表面的栅极层。
可选的，所述功函数层还包括延伸部，所述延伸部位于所述衬底表面；所述第一隔离层位于所述延伸部侧壁表面。
可选的，所述第一隔离层的顶部平面高于所述功函数层延伸部的顶部平面。
可选的，所述第一隔离层的厚度范围为2纳米～8纳米。
可选的，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，还包括：位于源漏掺杂层上的第二隔离层，所述第二隔离层位于所述沟道柱部分侧壁表面；所述功函数层位于所述第二隔离层上，且所述第一隔离层位于所述第二隔离层表面。
可选的，还包括：位于所述沟道柱侧壁表面的栅介质层，所述功函数层位于所述栅介质层表面。
可选的，还包括：位于衬底上的介质层，所述沟道柱位于所述介质层内；位于所述介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述第一隔离层表面的栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
本发明技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有源漏掺杂层；在源漏掺杂层上形成沟道柱；在沟道柱侧壁表面和顶部表面形成功函数层；在衬底上形成第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，且所述第一隔离层的顶部表面低于所述沟道柱顶部表面；在功函数层表面和第一隔离层表面形成栅极层。
可选的，所述功函数层还包括延伸部，所述延伸部位于所述衬底表面；所述第一隔离层位于所述延伸部侧壁表面。
可选的，所述功函数层的形成方法包括：在衬底表面、沟道柱顶部表面和侧壁表面形成功函数材料层；在沟道柱侧壁的功函数材料层表面形成掩膜结构；以所述掩膜结构为掩膜刻蚀所述功函数材料层，直至暴露出所述衬底表面，形成所述功函数层。
可选的，所述第一隔离层的顶部平面高于所述功函数层延伸部的顶部平面。
可选的，所述掩膜结构的形成方法包括：在所述功函数材料层表面形成掩膜材料层；回刻蚀所述掩膜材料层，直至暴露出所述功函数材料层表面，在沟道柱侧壁的功函数材料层表面形成所述掩膜结构。
可选的，所述掩膜结构的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
可选的，所述第一隔离层的形成方法包括：在所述衬底上和掩膜结构侧壁表面形成隔离材料层；回刻蚀所述隔离材料层，在所述功函数层侧壁表面形成第一隔离层。
可选的，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；所述第一隔离层的厚度范围为2纳米～8纳米。
可选的，所述栅极层的形成方法包括：在所述第一隔离层表面和所述功函数层表面形成栅极材料层；在所述栅极材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述第一隔离层上的栅极材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第一隔离层表面，形成所述栅极层。
可选的，所述功函数层的形成方法包括：在所述衬底表面、沟道柱顶部表面和侧壁表面形成功函数材料层；在功函数材料层表面形成图形化的掩膜层，所述图形化的掩膜层遮盖住所述沟道柱顶部的功函数材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述功函数材料层，直至暴露出衬底表面，在沟道柱侧壁表面和顶部表面形成功函数层。
可选的，还包括：位于源漏掺杂层上的第二隔离层，所述第二隔离层位于所述沟道柱部分侧壁表面；所述功函数层位于所述第二隔离层上，且所述第一隔离层位于所述第二隔离层表面；位于所述沟道柱侧壁表面的栅介质层，所述功函数层位于所述栅介质层表面。
可选的，形成所述栅极层之后，还包括：在所述衬底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述第一隔离层表面的栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案的半导体结构，所述功函数层位于沟道柱侧壁表面，所述功函数层部分侧壁表面具有第一隔离层，所述栅极层位于功函数层表面和第一隔离层表面。所述第一隔离层将所述栅极层与源漏掺杂层隔离开来，同时所述第一隔离层位于所述功函数层部分侧壁表面，从而增大了所述栅极层与源漏掺杂层之间的隔离间距，使得所述栅极层与所述源漏掺杂层之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
进一步，所述功函数层还包括延伸部，所述延伸部位于所述衬底表面；所述第一隔离层位于所述延伸部侧壁表面。所述延伸部使得形成所述功函数层过程中的掩膜结构也能够位于所述沟道柱侧壁的功函数层表面，从而所述掩膜结构能够保护所述沟道柱侧壁的功函数层，避免受到形成功函数层的工艺的损伤，从而提升了所述功函数层的厚度均匀性，有利于提升半导体结构的性能。
进一步，所述第一隔离层的顶部平面高于所述延伸部的顶部平面，所述第一隔离层的厚度越厚，所述栅极层与所述源漏掺杂层之间的寄生电容减小的程度越大，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
本发明技术方案的半导体结构的形成方法，通过在沟道柱侧壁表面和顶部表面形成功函数层，然后在衬底上形成第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，再在衬底上形成栅极层，所述栅极层位于功函数层表面和第一隔离层表面。所述方法形成的半导体结构，增大了所述栅极层与源漏掺杂层之间的隔离间距，使得所述栅极层与所述源漏掺杂层之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
附图说明
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管的结构示意图；
图2至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，现有的沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。现结合具体的实施例进行分析说明。
需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
图1是一实施例中垂直沟道栅极环绕结构鳍式场效应晶体管的结构示意图。
请参考图1，包括：衬底100；位于衬底100上的源漏掺杂层101；位于源漏掺杂层101上的沟道柱102；位于源漏掺杂层101表面和沟道柱102部分侧壁的隔离层103，所述隔离层103的顶部表面低于所述沟道柱102顶部表面；位于衬底上的栅极结构104，所述栅极结构包括栅介质层(未标示)、位于栅介质层上的功函数层(未标示)以及位于功函数层上的栅极层(未标示)，所述栅极结构包括第一部分和第二部分，所述第一部分位于所述沟道柱102的侧壁表面，所述第二部分位于所述沟道柱102一侧的隔离层103表面；位于衬底上的介质层105，所述栅极结构位于所述介质层105内；位于介质层105内的第一导电结构106、第二导电结构107以及第三导电结构108，所述第一导电结构106与位于所述第二部分的栅极层电连接，所述第二导电结构107与所述沟道柱102顶部电连接，所述第三导电结构108与所述源漏掺杂层101电连接。
所述垂直沟道栅极环绕结构鳍式场效应晶体管中，由于所述第一导电结构106需要与所述栅极层电连接，受垂直沟道栅极环绕结构鳍式场效应晶体管的结构限制以及所述第一导电结构106的工艺限制，所述第一导电结构106无法形成于沟道柱102侧壁的栅极层表面，从而所述晶体管的结构设计使所述栅极结构的第二部分位于所述沟道柱102一侧的隔离层103表面，以方便所述第一导电结构106与所述栅极层电连接。而所述隔离层103位于所述源漏掺杂层101表面，所述源漏掺杂层101中具有带电离子，所述栅极层的材料包括金属，所述功函数层的材料为导电材料，从而在所述源漏掺杂层101和所述栅极结构的第二部分之间产生了寄生电容，如图1中区域A所示，从而使得所述晶体管的电流变小，使得所述晶体管的反应速度变慢，影响了晶体管的性能。
为了解决上述问题，本发明技术方案提供一种半导体结构及半导体结构的形成方法，通过在沟道柱侧壁表面和顶部表面形成功函数层，然后在衬底上形成第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，再在衬底上形成栅极层，所述栅极层位于功函数层表面和第一隔离层表面。所述方法形成的半导体结构，增大了所述栅极层与源漏掺杂层之间的隔离间距，使得所述栅极层与所述源漏掺杂层之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例中半导体结构形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200上具有源漏掺杂层201。
所述源漏掺杂层201内具有掺杂离子。所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
在本实施例中，所述源漏掺杂层201的形成工艺包括离子注入工艺。在其它实施例中，所述源漏掺杂层的形成工艺包括原位掺杂工艺。
在本实施例中，所述衬底200的材料为单晶硅；在其它实施例中，所述衬底还可以是多晶硅、锗、锗化硅、砷化镓或绝缘体上硅等半导体材料。
请参考图3，在源漏掺杂层201上形成沟道柱202。
所述沟道柱202的形成方法包括：在所述衬底200上形成沟道材料层(未图示)；在所述沟道材料层表面形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述沟道材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述源漏掺杂层201表面，在所述源漏掺杂层201上形成所述沟道柱202。
在本实施例中，所述沟道柱202的材料包括硅。在其它实施例中，所述沟道柱的材料包括锗、锗化硅、砷化镓等半导体材料。
刻蚀所述沟道材料层的工艺包括干法刻蚀工艺或湿法刻蚀工艺；形成所述沟道材料层的工艺可以为物理气相沉积(PVD)工艺、外延生长工艺或原子层沉积(ALD)工艺等。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌良好的沟道柱202；形成所述沟道材料层的工艺包括物理气相沉积(PVD)工艺，所述物理气相沉积(PVD)工艺能够形成结构致密且厚度较厚的沟道材料层。
在本实施例中，所述图形化的掩膜层材料包括光刻胶；形成所述图形化的掩膜层工艺包括旋涂工艺。
在其它实施例中，所述图形化的掩膜层包括硬掩膜层和位于硬掩膜层上的光刻胶层，所述硬掩膜层的材料包括氧化硅或氮化硅。
在形成所述沟道柱202之后，去除所述图形化的掩膜层。在本实施例中，去除所述图形化的掩膜层的工艺包括灰化工艺。
请继续参考图3，在所述源漏掺杂层201表面形成第二隔离层203，所述第二隔离层203位于所述沟道柱202部分侧壁表面，且所述第二隔离层203顶部表面低于所述沟道柱202顶部表面。
所述第二隔离层203用于对器件进行电隔离。
所述第二隔离层203的形成方法包括：在所述衬底200上形成隔离材料层(未图示)；回刻蚀所述隔离材料层，形成所述第二隔离层203。
所述第二隔离层203的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述隔离材料层的工艺可以为化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或热处理工艺等。
在本实施例中，所述第二隔离层203的材料包括氧化硅；形成所述隔离材料层的工艺包括化学气相沉积(CVD)工艺，所述化学气相沉积(CVD)工艺能够形成结构致密且厚度较厚的隔离材料层。
接下来，在沟道柱202侧壁表面和顶部表面形成栅介质层304和位于栅介质层304上的功函数层305。
在本实施例中，所述栅介质层304和功函数层305还包括延伸部(未标示)，所述延伸部位于所述第二隔离层203表面。
在其它实施例中，所述栅介质层和功函数层能够不包括所述延伸部。
请参考图4，在衬底200表面、沟道柱202顶部表面和侧壁表面形成栅介质材料层204；在栅介质材料层204表面形成功函数材料层205；在沟道柱202侧壁的功函数材料层205表面形成掩膜结构206。
形成功函数材料层205之后，在沟道柱202侧壁的功函数材料层205表面形成掩膜结构206，使得后续形成的第一隔离层的顶部平面高于功函数层延伸部的顶部平面，使得栅极层形成于第一隔离层表面，从而避免了所述功函数材料层205也形成于第一隔离层表面所致源漏掺杂层201到栅极沟道的距离增加，从而使得所述半导体结构的电阻变大的情况。
所述掩膜结构206的形成方法包括：在所述功函数材料层205表面形成掩膜材料层(未图示)；回刻蚀所述掩膜材料层，直至暴露出所述功函数材料层205表面，在沟道柱202侧壁的功函数材料层205表面形成所述掩膜结构206。
所述掩膜结构206的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述掩膜材料层的工艺包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或热处理工艺等。
在本实施例中，所述掩膜结构206的材料包括氮化硅。形成所述掩膜材料层的工艺包括原子层沉积(ALD)工艺，所述原子层沉积(ALD)工艺能够形成结构致密、均匀且厚度较薄的掩膜材料层。
在沟道柱202侧壁的功函数材料层205表面形成所述掩膜结构206，从而所述掩膜结构206能够保护所述沟道柱202侧壁的功函数材料层205，避免后续在刻蚀所述功函数材料层205和栅介质材料层204时，所述沟道柱202侧壁的功函数材料层205受到刻蚀工艺的损伤，从而提升了后续形成的功函数层的厚度均匀性，有利于提升半导体结构的性能。
所述功函数材料层205为后续在所述沟道柱202侧壁表面和第二隔离层203表面形成功函数层提供材料层。
所述功函数材料层205的材料包括P型功函数材料或N型功函数材料；所述P型功函数材料包括氮化钛或氮化钽；所述N型功函数材料包括钛铝。
形成所述功函数材料层205的工艺可以为原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺等。在本实施例中，形成所述功函数材料层205的工艺包括原子层沉积(ALD)工艺，所述原子层沉积(ALD)工艺能够形成厚度较薄、膜厚均匀且结构致密的功函数材料层205。
所述栅介质层204的材料包括高K(大于3.9)介电材料，所述高K介电材料包括氧化铪或氧化铝。形成所述栅介质层204的工艺包括原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或热处理工艺等。在本实施例中，形成所述栅介质层204的工艺包括原子层沉积(ALD)工艺，所述原子层沉积(ALD)工艺能够形成结构致密且厚度较薄的栅介质层204。
请参考图5，以所述掩膜结构206为掩膜刻蚀所述功函数材料层205和栅介质材料层204，直至暴露出所述第二隔离层203表面，形成所述栅介质层304和功函数层305，所述栅介质层304和功函数层305包括位于第二隔离层203上的延伸部(未标示)。
刻蚀所述功函数材料层205和栅介质材料层204的工艺可以为干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，刻蚀所述功函数材料层205和栅介质材料层204的工艺包括干法刻蚀工艺。所述干法刻蚀工艺能够形成侧壁形貌良好的延伸部。
所述掩膜结构206位于所述沟道柱202侧壁的功函数材料层205表面，从而所述掩膜结构206能够保护所述沟道柱202侧壁的功函数材料层205，避免在刻蚀所述功函数材料层205和栅介质材料层204的过程中对所述沟道柱202侧壁的功函数材料层205造成损伤，从而提升了形成的功函数层305的厚度均匀性，有利于提升半导体结构的性能。
请参考图6，在衬底200上形成第一隔离层207，所述第一隔离层207位于所述延伸部侧壁表面，且所述第一隔离层207的顶部表面低于所述沟道柱202顶部表面。
所述第一隔离层207的形成方法包括：在所述衬底200上和掩膜结构206侧壁表面形成隔离材料层(未图示)；回刻蚀所述隔离材料层，在所述功函数层305和栅介质层304的延伸部侧壁表面形成第一隔离层207。
所述第一隔离层207将后续在第一隔离层207表面形成的栅极层与源漏掺杂层201隔离开来，同时所述第一隔离层207位于所述功函数层305和栅介质层304的延伸部侧壁表面，从而增大了栅极层与源漏掺杂层201之间的隔离间距，使得后续形成的栅极层与所述源漏掺杂层201之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
所述第一隔离层207的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；形成所述隔离材料层的工艺包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或热处理工艺等。
在本实施例中，所述第一隔离层207的材料包括氧化硅；形成所述隔离材料层的工艺包括化学气相沉积(CVD)工艺，所述化学气相沉积(CVD)工艺能够形成结构致密且厚度较厚的隔离材料层。
所述第一隔离层207的顶部平面高于或齐平于所述功函数层305延伸部的顶部平面。
在本实施例中，所述第一隔离层207的顶部平面高于所述功函数层305延伸部的顶部平面。
所述第一隔离层207的顶部平面高于所述功函数层305延伸部的顶部平面，则所述第一隔离层207的厚度较厚。一方面，所述第一隔离层207的厚度越厚，后续形成的栅极层与所述源漏掺杂层201之间的寄生电容减小的程度越大，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
所述第一隔离层207的厚度范围为2纳米～8纳米。
若所述第一隔离层207的厚度太厚，即大于8纳米，则后续在第一隔离层207表面形成的栅极层对沟道的控制能力减弱，不利于半导体结构性能的提升；若所述第一隔离层207的厚度太小，即小于2纳米，则所述第一隔离层207对后续在第一隔离层207表面形成的栅极层与源漏掺杂层201之间的寄生电容的减小程度不明显，从而起不到较好的作用。所述厚度范围为2纳米～8纳米的第一隔离层207，能够在最大限度减小栅极层与源漏掺杂层201之间寄生电容的情况下，栅极层对沟道的控制能力也不会被削弱，从而提升了半导体结构的性能。
请继续参考图6，形成第一隔离层207之后，去除所述掩膜结构206。
去除所述掩膜结构206的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。在本实施例中，去除所述掩膜结构206的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺能够去除干净所述功函数层305表面的掩膜结构206，避免所述掩膜结构206去除不干净影响后续在功函数层305表面形成的栅极层的性能。
请参考图7，在功函数层305表面和第一隔离层207表面形成栅极层208。
所述栅极层208的形成方法包括：在所述第一隔离层207表面和所述功函数层305表面形成栅极材料层(未图示)；在所述栅极材料层上形成图形化的掩膜层(未图示)，所述图形化的掩膜层暴露出部分所述第一隔离层207上的栅极材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第一隔离层207表面，形成所述栅极层208。
所述栅极层208的材料包括金属，所述金属包括铜、钨或铝；形成所述栅极材料层的工艺包括物理气相沉积(PVD)工艺或电镀工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或多种的组合。
在本实施例中，所述栅极层208的材料包括钨；形成所述栅极材料层的工艺包括物理气相沉积(PVD)工艺；刻蚀所述栅极材料层的工艺包括干法刻蚀工艺，所述干法刻蚀工艺能够形成侧壁形貌较好的栅极层208。
所述栅极层208位于功函数层305表面和第一隔离层207表面，所述第一隔离层207将所述栅极层208与源漏掺杂层201隔离开来，同时所述第一隔离层207位于所述功函数层305和栅介质层304延伸部侧壁表面，从而增大了所述栅极层208与源漏掺杂层201之间的隔离间距，使得所述栅极层208与所述源漏掺杂层201之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
请参考图8，在所述衬底200上形成介质层209，所述沟道柱202位于所述介质层209内；在所述介质层209内形成第一导电插塞210、第二导电插塞211和第三导电插塞212，所述第一导电插塞210与所述第一隔离层207表面的栅极层208电连接，所述第二导电插塞211与所述沟道柱202顶部电连接，所述第三导电插塞212与所述源漏掺杂层201电连接。
所述介质层209的形成方法包括：在所述衬底200上形成介质材料层(未图示)，所述介质材料层覆盖所述沟道柱202顶部表面；平坦化所述介质材料层，形成所述介质层209。
所述介质层209的材料包括氧化硅、氮化硅、氮氧化硅或氮碳化硅；形成所述介质材料层的工艺包括化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或热处理工艺等。
在本实施例中，所述介质层209的材料包括氧化硅；形成所述介质材料层的工艺包括化学气相沉积(CVD)工艺，所述化学气相沉积(CVD)工艺能够快速形成厚度较厚且结构致密的介质材料层。
所述第一导电插塞210、第二导电插塞211和第三导电插塞212的材料包括金属，所述金属包括铜、钨、铝和氮化钛中的一种或多种的组合。
至此，所述方法形成的半导体结构，增大了所述栅极层208与源漏掺杂层201之间的隔离间距，使得所述栅极层208与所述源漏掺杂层201之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
本发明实施例还提供一种半导体结构，请继续参考图8，包括：
衬底200，所述衬底200上具有源漏掺杂层201；
位于源漏掺杂层201上的沟道柱202；
位于沟道柱202侧壁表面的功函数层305；
位于衬底200上的第一隔离层207，所述第一隔离层207位于所述功函数层305部分侧壁表面，且所述第一隔离层207的顶部表面低于所述沟道柱202顶部表面；
位于功函数层305表面和第一隔离层207表面的栅极层208。
在本实施例中，所述功函数层305还包括延伸部，所述延伸部位于所述衬底200表面；所述第一隔离层207位于所述延伸部侧壁表面。
在本实施例中，所述第一隔离层207的顶部平面高于所述延伸部的顶部平面。
在本实施例中，所述第一隔离层207的厚度范围为2纳米～8纳米；
在本实施例中，所述第一隔离层207的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
在本实施例中，还包括：位于源漏掺杂层201上的第二隔离层203，所述第二隔离层203位于所述沟道柱202部分侧壁表面；所述功函数层305位于所述第二隔离层203上，且所述第一隔离层207位于所述第二隔离层203表面。
在本实施例中，还包括：位于所述沟道柱202侧壁表面的栅介质层304，所述功函数层305位于所述栅介质层304表面。
在本实施例中，还包括：位于衬底200上的介质层209，所述沟道柱202位于所述介质层209内；位于所述介质层209内的第一导电插塞210、第二导电插塞211和第三导电插塞212，所述第一导电插塞210与所述第一隔离层207表面的栅极层208电连接，所述第二导电插塞211与所述沟道柱202顶部电连接，所述第三导电插塞212与所述源漏掺杂层201电连接。
所述半导体结构，所述第一隔离层207将所述栅极层208与源漏掺杂层201隔离开来，同时所述第一隔离层207位于所述功函数层305和栅介质层304延伸部侧壁表面，从而增大了所述栅极层208与源漏掺杂层201之间的隔离间距，使得所述栅极层208与所述源漏掺杂层201之间的寄生电容减小，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
进一步，所述功函数层305还包括延伸部，所述延伸部位于所述第二隔离层203表面；所述第一隔离层207位于所述延伸部侧壁表面。所述延伸部使得形成所述功函数层过程中的掩膜结构也能够位于所述沟道柱侧壁的功函数层表面，从而所述掩膜结构能够保护所述沟道柱侧壁的功函数层，避免受到形成功函数层的工艺的损伤，从而提升了所述功函数层的厚度均匀性，有利于提升半导体结构的性能。
进一步，所述第一隔离层207的顶部平面高于所述延伸部的顶部平面，所述第一隔离层207的厚度越厚，所述栅极层208与所述源漏掺杂层201之间的寄生电容减小的程度越大，从而使得所述半导体结构的工作电流变大，提升了所述半导体结构的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有源漏掺杂层；
位于源漏掺杂层上的沟道柱；
位于沟道柱侧壁表面的功函数层；
位于衬底上的第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，且所述第一隔离层的顶部表面低于所述沟道柱顶部表面；
位于功函数层表面和第一隔离层的上表面的栅极层。
2.如权利要求1所述的半导体结构，其特征在于，所述功函数层还包括延伸部，所述延伸部位于所述衬底表面；所述第一隔离层位于所述延伸部侧壁表面。
3.如权利要求2所述的半导体结构，其特征在于，所述第一隔离层的顶部平面高于所述延伸部的顶部平面。
4.如权利要求1所述的半导体结构，其特征在于，所述第一隔离层的厚度范围为2纳米～8纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
6.如权利要求1所述的半导体结构，其特征在于，还包括：位于源漏掺杂层上的第二隔离层，所述第二隔离层位于所述沟道柱部分侧壁表面；所述功函数层位于所述第二隔离层上，且所述第一隔离层位于所述第二隔离层表面。
7.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述沟道柱侧壁表面的栅介质层，所述功函数层位于所述栅介质层表面。
8.如权利要求1所述的半导体结构，其特征在于，还包括：位于衬底上的介质层，所述沟道柱位于所述介质层内；位于所述介质层内的第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述第一隔离层表面的栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
9.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底上具有源漏掺杂层；
在源漏掺杂层上形成沟道柱；
在沟道柱侧壁表面和顶部表面形成功函数层；
在衬底上形成第一隔离层，所述第一隔离层位于所述功函数层部分侧壁表面，且所述第一隔离层的顶部表面低于所述沟道柱顶部表面；
在功函数层表面和第一隔离层的上表面形成栅极层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述功函数层还包括延伸部，所述延伸部位于所述衬底表面；所述第一隔离层位于所述延伸部侧壁表面。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述功函数层的形成方法包括：在衬底表面、沟道柱顶部表面和侧壁表面形成功函数材料层；在沟道柱侧壁的功函数材料层表面形成掩膜结构；以所述掩膜结构为掩膜刻蚀所述功函数材料层，直至暴露出所述衬底表面，形成所述功函数层。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第一隔离层的顶部平面高于所述延伸部的顶部平面。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述掩膜结构的形成方法包括：在所述功函数材料层表面形成掩膜材料层；回刻蚀所述掩膜材料层，直至暴露出所述功函数材料层表面，在沟道柱侧壁的功函数材料层表面形成所述掩膜结构。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述掩膜结构的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一隔离层的形成方法包括：在所述衬底上和掩膜结构侧壁表面形成隔离材料层；
回刻蚀所述隔离材料层，在所述功函数层侧壁表面形成第一隔离层。
16.如权利要求9所述的半导体结构的形成方法，其特征在于，所述第一隔离层的材料包括氧化硅、氮化硅、氮氧化硅、氮碳化硅和氮碳氧化硅中的一种或多种的组合；所述第一隔离层的厚度范围为2纳米～8纳米。
17.如权利要求9所述的半导体结构的形成方法，其特征在于，所述栅极层的形成方法包括：在所述第一隔离层表面和所述功函数层表面形成栅极材料层；在所述栅极材料层上形成图形化的掩膜层，所述图形化的掩膜层暴露出部分所述第一隔离层上的栅极材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述栅极材料层，直至暴露出所述第一隔离层表面，形成所述栅极层。
18.如权利要求9所述的半导体结构的形成方法，其特征在于，所述功函数层的形成方法包括：在所述衬底表面、沟道柱顶部表面和侧壁表面形成功函数材料层；在功函数材料层表面形成图形化的掩膜层，所述图形化的掩膜层遮盖住所述沟道柱顶部的功函数材料层表面；以所述图形化的掩膜层为掩膜刻蚀所述功函数材料层，直至暴露出衬底表面，在沟道柱侧壁表面和顶部表面形成功函数层。
19.如权利要求9所述的半导体结构的形成方法，其特征在于，还包括：位于源漏掺杂层上的第二隔离层，所述第二隔离层位于所述沟道柱部分侧壁表面；所述功函数层位于所述第二隔离层上，且所述第一隔离层位于所述第二隔离层表面；位于所述沟道柱侧壁表面的栅介质层，所述功函数层位于所述栅介质层表面。
20.如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述栅极层之后，还包括：在所述衬底上形成介质层，所述沟道柱位于所述介质层内；在所述介质层内形成第一导电插塞、第二导电插塞和第三导电插塞，所述第一导电插塞与所述第一隔离层表面的栅极层电连接，所述第二导电插塞与所述沟道柱顶部电连接，所述第三导电插塞与所述源漏掺杂层电连接。
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