CN113823692B - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，所述半导体结构包括：衬底；位于所述衬底上的第一源漏掺杂层；位于所述第一源漏掺杂层上的沟道柱；位于所述沟道柱侧壁表面的栅极结构，所述栅极结构包括第一区以及位于所述第一区上的第二区；导电层，所述导电层与所述栅极结构的第二区接触；位于所述导电层上的第一导电结构。通过所述导电层与所述栅极结构的第二区相接触，所述第二区位于所述栅极结构的顶部，以此增大所述导电层和所述第一源漏掺杂层之间的间距，从而减小所述栅极结构和所述第一源漏掺杂层之间的寄生电容减小，以此提升最终形成的半导体结构的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够有效的提升最终形成的半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构，包括：衬底；位于所述衬底上的第一源漏掺杂层；位于所述第一源漏掺杂层上的沟道柱；位于所述沟道柱侧壁表面的栅极结构，所述栅极结构包括第一区以及位于所述第一区上的第二区；导电层，所述导电层与所述栅极结构的第二区接触；位于所述导电层上的第一导电结构。
可选的，还包括：位于所述第一源漏掺杂层上的第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁表面，所述第一隔离层的顶部表面低于所述沟道柱的顶部表面，所述栅极结构位于所述第一隔离层上。
可选的，还包括：位于所述第一隔离层上的介质层，所述介质层覆盖所述栅极结构的侧壁，所述导电层位于所述介质层内，且所述介质层暴露出所述导电层的顶部表面。
可选的，还包括：位于所述第一源漏掺杂层上的第二导电结构；位于所述沟道柱顶部的第二源漏掺杂层；位于所述第二源漏掺杂层上的第三导电结构。
可选的，还包括：位于所述介质层上的第二隔离层，所述第一隔离层、介质层和第二隔离层覆盖所述第一导电结构。
可选的，所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距为
可选的，所述导电层的底部表面与顶部表面之间的间距为
相应的，本发明还提供了一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一源漏掺杂层；在所述第一源漏掺杂层上形成沟道柱；形成栅极结构和导电层，所述栅极结构位于所述沟道柱的侧壁，所述栅极结构包括第一区以及位于所述第一区上的第二区，所述导电层与所述栅极结构的第二区接触；在所述导电层上形成第一导电结构。
可选的，在形成所述栅极结构之前，还包括：在所述第一源漏掺杂层上形成第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁表面，所述第一隔离层的顶部表面低于所述沟道柱的顶部表面，所述栅极结构位于所述第一隔离层上。
可选的，在形成所述栅极结构的过程中，还包括：在所述第一隔离层上形成介质层，所述介质层覆盖所述栅极结构的侧壁，所述导电层位于所述介质层内，且所述介质层暴露出所述导电层的顶部表面。
可选的，所述栅极结构、介质层以及导电层的形成方法包括：所述栅极结构、介质层以及导电层的形成方法包括：在所述第一隔离层上形成初始栅极结构，所述初始栅极结构覆盖所述沟道柱的侧壁和顶部表面，所述初始栅极结构包括初始第一区以及位于所述初始第一区上的初始第二区；在所述第一隔离层上形成初始介质层，所述初始介质层覆盖所述初始栅极结构的侧壁；在所述初始介质层内形成第一开口，所述第一开口暴露出所述初始栅极结构的初始第二区侧壁；在所述第一开口内形成初始导电层；在形成所述初始导电层之后，去除部分所述初始介质层，形成所述介质层；在形成所述介质层之后，去除位于所述沟道柱顶部和所述沟道柱部分侧壁的初始栅极结构、以及去除部分所述初始导电层，形成所述栅极结构与所述导电层。
可选的，在形成所述介质层之后，还包括：在所述介质层上形成第二隔离层。
可选的，在形成所述第二隔离层之后，还包括：在所述沟道柱的顶部形成第二源漏掺杂层；在所述第一源漏掺杂层上形成第二导电结构；在所述第二源漏掺杂层上形成第三导电结构。
可选的，所述第一导电结构、第二导电结构以及第三导电结构的形成方法包括：在所述第一隔离层、介质层以及第二隔离层内形成第一导电开口、第二导电开口以及第三导电开口，所述第一导电开口暴露出所述导电层的顶部表面，所述第二导电开口暴露出所述第一源漏掺杂层的顶部表面，所述第三导电开口暴露出所述第二源漏掺杂层的顶部表面；在所述第一导电开口内形成所述第一导电结构，在所述第二导电开口内形成所述第二导电结构，在所述第三导电开口内形成所述第三导电结构。
可选的，所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距
可选的，所述导电层的底部表面与顶部表面之间的间距为
与现有技术相比，本发明的技术方案具有以下优点：
在本发明技术方案的结构中，通过所述导电层与所述栅极结构的第二区相接触，所述第二区位于所述栅极结构的顶部，以此增大所述导电层和所述第一源漏掺杂层之间的间距。由于寄生电容与电极板之间的间距呈反比关系，因此当所述导电层和所述第一源漏掺杂层之间的间距增大时，相应的所述栅极结构和所述第一源漏掺杂层之间的寄生电容减小，以此提升最终形成的半导体结构的性能。
进一步，所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距为所述导电层的底部表面与顶部表面之间的间距为/>范围的所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距能够保证所述栅极结构和所述第一源漏掺杂层之间的寄生电容较小；/>范围的所述导电层的底部表面与顶部表面之间的间距，能够保证所述导电层与所述栅极结构之间的接触面积较大，使得所述导电层和所述栅极结构之间的接触电阻较小。
在本发明技术方案的形成方法中，通过所述导电层与所述栅极结构的第二区相接触，所述第二区位于所述栅极结构的顶部，以此增大所述导电层和所述第一源漏掺杂层之间的间距，由于所述寄生电容与电极板之间的间距呈反比关系，因此当所述导电层和所述第一源漏掺杂层之间的间距增大时，相应的所述栅极结构和所述第一源漏掺杂层之间的寄生电容减小，以此提升最终形成的半导体结构的性能。
进一步，所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距为所述导电层的底部表面与顶部表面之间的间距为/>范围的所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距能够保证所述栅极结构和所述第一源漏掺杂层之间的寄生电容较小/>范围的所述导电层的底部表面与顶部表面之间的间距，能够保证所述导电层与所述栅极结构之间的接触面积较大，使得所述导电层和所述栅极结构之间的接触电阻较小。
附图说明
图1是一种半导体结构的剖面示意图；
图2至图14是本发明半导体结构的形成步骤结构示意图。
具体实施方式
正如背景技术所述，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。以下将结合附图进行具体说明。
请参考图1，提供衬底100；在所述衬底100上形成第一源漏掺杂层101；在所述第一源漏掺杂层101上形成沟道柱102；在所述第一源漏掺杂层101上形成第一隔离层103，所述第一隔离层103覆盖部分所述沟道柱102根部的部分侧壁，所述第一隔离层103的顶部表面低于所述沟道柱102的顶部表面；在所述沟道柱102侧壁以及第一隔离层103上形成栅极结构104；在所述第一源漏掺杂层101上形成第一导电结构105；在位于所述第一隔离层103上的栅极结构104上形成第二导电结构106。
在进行通电工作时，位于所述第一隔离层103上的栅极结构104和所述第一源漏掺杂层101之间存在寄生电容，位于所述第一隔离层103上的栅极结构104与所述第一源漏掺杂层101之间的间距为所述第一隔离层103的厚度D1，由于第一隔离层103的厚度D1较小，且寄生电容与电极板之间的间距呈反比关系，因此会导致所述栅极结构104和所述第一源漏掺杂101层之间的寄生电容较大，进而会降低最终形成的半导体结构的性能。
在此基础上，本发明提供一种半导体结构及其形成方法，通过形成导电层，所述导电层与栅极结构的第二区相接触，以此增大导电层和所述第一源漏掺杂层之间的间距，以此减小所述栅极结构和所述第一源漏掺杂层之间的寄生电容，提升最终形成的半导体结构的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
图2至图14是本发明实施例的一种半导体结构形成过程的结构示意图。
请参考图2，提供衬底200。
所述衬底200的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。在本实施中，所述衬底200的材料为硅。
请参考图3，在所述衬底200上形成第一源漏掺杂层201。
所述第一源漏掺杂层201内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子等五价离子；所述P型离子包括硼离子或铟离子等三价离子。
在本实施例中，所述第一源漏掺杂层201的形成工艺采用离子注入工艺，所述离子注入工艺的方法包括：对所述衬底200进行离子注入，形成所述第一源漏掺杂层201。
在其他实施例中，所述第一源漏掺杂层的形成工艺还可以采用原位掺杂工艺(ISSG,In-Situ Steam Generation)，所述原位掺杂工艺的方法包括：在所述衬底上形成外延层，对所述外延层进行原位掺杂，形成所述第一源漏掺杂层。
请参考图4，在所述第一源漏掺杂层201上形成沟道柱202。
在本实施例中，所述沟道柱202的形成方法包括：在所述第一源漏掺杂层201上形成沟道材料层(未图示)；在所述沟道材料层表面形成第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述沟道材料层表面；以所述第一掩膜层为掩膜刻蚀所述沟道材料层，直至暴露出所述第一源漏掺杂层201表面，形成所述沟道柱202。
在本实施例中，刻蚀所述沟道材料层的工艺包括干法刻蚀工艺。
在本实施例中，所述沟道柱202的材料采用硅；在其他实施例中，所述沟道柱的材料还可以包括锗、锗化硅、砷化镓等半导体材料。
在本实施例中，形成所述沟道材料层的工艺采用外延生长工艺；在其他实施例中，形成所述沟道材料层的工艺还可以为物理气相沉积工艺或原子层沉积工艺。
在本实施例中，所述第一掩膜层的材料包括光刻胶；在其他实施例中，所述第一掩膜层的材料包括硬掩膜材料，所述硬掩膜材料包括无定型碳(a-C)、氧化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)和氮化硅材料中的一种或多种组合。
在本实施例中，形成所述第一掩膜层的工艺采用旋涂工艺。
在本实施例中，在形成所述沟道柱202之后，去除所述第一掩膜层，去除所述第一掩膜层的工艺包括灰化工艺。
请参考图5，在形成所述第一源漏掺杂层201之后，在所述第一源漏掺杂层201上形成第一隔离层203，所述第一隔离层203覆盖所述沟道柱202的部分侧壁表面，所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面。
在本实施例中，所述第一隔离层203的形成方法包括：在所述第一源漏掺杂层201上形成初始第一隔离层(未图示)，所述初始第一隔离层覆盖所述沟道柱202；对所述初始第一隔离层进行平坦化处理，直至暴露出所述沟道柱202顶部表面为止；在平坦化处理之后，刻蚀去除部分所述初始第一隔离层，形成所述第一隔离层203，所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面。
在其他实施例中，所述第一隔离层的形成方法还可以包括旋涂(SoC,Spin-onCoating)、选择性生长、原子层沉积或图案化处理。
在本实施例中，所述初始第一隔离层的材料采用氧化硅；在其他实施例中，所述初始第一隔离层的材料还可以包括氮化硅、氮碳化硅(SiCN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮氧化硅(SiOCN)和碳氮硼化硅(SiCBN)材料中的一种或多种组合。
在本实施例中，所述平坦化处理的工艺采用化学机械打磨工艺；在其他实施例中，所述平坦化处理的工艺还可以为湿法刻蚀工艺或干法刻蚀工艺。
在本实施例中，刻蚀去除部分所述初始第一隔离层的工艺采用湿法刻蚀工艺；在其他实施例中，刻蚀去除部分所述初始第一隔离层的工艺还可以包括干法刻蚀工艺。
在形成所述第一隔离层203之后，形成栅极结构和导电层，所述栅极结构位于所述沟道柱202的侧壁，所述栅极结构包括第一区以及位于所述第一区上的第二区，所述导电层与所述栅极结构的第二区接触。所述栅极结构和所述导电层的具体形成过程请参考图6至图11。
请参考图6，在所述第一隔离层203上形成初始栅极结构204，所述初始栅极结构204覆盖所述沟道柱202的侧壁和顶部表面，所述初始栅极结构204包括初始第一区I’以及位于所述初始第一区I’上的初始第二区II’。
在本实施例中，所述初始栅极结构204包括：位于所述沟道柱202的侧壁和顶部表面的栅介质层、位于所述栅介质层表面的功函数层、以及位于所述功函数层表面的栅极层(未标示)；在其他实施例中，所述初始栅极结构还可以不具有所述功函数层。
在本实施例中，所述栅介质层的材料包括高介电常数材料，所述高介电常数材料的介电常数大于3.9；所述高介电常数材料包括氧化铪或氧化铝；在其他实施例中，所述栅介质层的材料包括氧化硅。
请参考图7，在所述第一隔离层203上形成初始介质层205，所述初始介质层205覆盖所述初始栅极结构204的侧壁。
所述初始介质层205的材料包括氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。在本实施例中，所述初始介质层205的材料采用氧化硅。
请参考图8，在所述初始介质层205内形成第一开口206，所述第一开口206暴露出所述初始栅极结构205的初始第二区II’侧壁。
在本实施例中，所述第一开口206用于定义后续导电层的位置。
在本实施例中，形成所述第一开口206的工艺采用湿法刻蚀工艺；在其他实施例中，形成所述第一开口的工艺还可以采用干法刻蚀工艺。
请参考图9，在所述第一开口206内形成初始导电层207。
在本实施例中，形成所述初始导电层207的工艺采用物理气相沉积工艺；在其他实施例中，形成所述初始导电层的工艺还可以为化学气相沉积工艺。
请参考图10，在形成所述初始导电层207之后，去除部分所述初始介质层205，形成所述介质层208，所述介质层208的顶部表面低于所述初始栅极结构204和所述初始导电层207的顶部表面。
在本实施例中，去除部分所述初始介质层205工艺采用湿法刻蚀工艺；在其他实施例中，去除部分所述初始介质层工艺还可以采用干法刻蚀工艺。
请参考图11，在形成所述介质层208之后，去除位于所述沟道柱202顶部和所述沟道柱202部分侧壁的初始栅极结构204、以及去除部分所述初始导电层207，形成所述栅极结构209与所述导电层210，所述栅极结构209的顶部表面与所述介质层208的顶部表面平齐，所述导电层210的顶部表面与所述介质层208的顶部表面平齐，所述栅极结构209包括第一区I以及位于所述第一区I上的第二区II，所述导电层210与所述栅极结构209的第二区II接触。
通过所述导电层210与所述栅极结构209的第二区II相接触，所述第二区II位于所述栅极结构209的顶部，以此增大所述导电层210和所述第一源漏掺杂层201之间的间距。由于寄生电容与电极板之间的间距呈反比关系，因此当所述导电层210和所述第一源漏掺杂层201之间的间距增大时，相应的所述栅极结构209和所述第一源漏掺杂层201之间的寄生电容减小，以此提升最终形成的半导体结构的性能。
在本实施例中，去除部分所述初始栅极结构204和所述初始导电层207的工艺包括湿法刻蚀工艺；在其他实施例中，去除部分所述初始栅极结构和所述初始导电层的工艺还可以采用干法刻蚀工艺。
在本实施例中，所述导电层210的底部表面与所述第一源漏掺杂层201的顶部表面之间的间距为所述导电层210的底部表面与顶部表面之间的间距为范围的所述导电层210的底部表面与所述第一源漏掺杂层201的顶部表面之间的间距能够保证所述栅极结构209和所述第一源漏掺杂层201之间的寄生电容较小；/>范围的所述导电层210的底部表面与顶部表面之间的间距，能够保证所述导电层210与所述栅极结构209之间的接触面积较大，使得所述导电层210和所述栅极结构209之间的接触电阻较小。
所述导电层210的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述导电层210的材料采用铜。
请参考图12，在形成所述栅极结构209和所述导电层210之后，在所述介质层208上形成第二隔离层211。
在本实施例中，所述第二隔离层211覆盖所述沟道柱202的顶部表面。
在本实施例中，所述第二隔离层211的材料采用氧化硅；在其他实施例中，所述第二隔离层的材料还可以采用氮化硅或氮碳化硅。
请参考图13，在形成所述第二隔离层211之后，在所述沟道柱202的顶部形成第二源漏掺杂层212。
在本实施例中，所述第二源漏掺杂层212的形成方法包括：在所述第二隔离层211内形成第二开口(未图示)，所述第二开口暴露出所述沟道柱202的顶部表面；对所述第二开口暴露出的所述沟道柱202进行离子注入处理，在所述沟道柱202的顶部形成所述第二源漏掺杂层212。
所述第二源漏掺杂层212内具有掺杂离子，所述掺杂离子的类型为N型或P型；所述N型离子包括磷离子或砷离子；所述P型离子包括硼离子或铟离子。
请参考图14，在形成所述第二源漏掺杂层212之后，在所述导电层210上形成第一导电结构213；在所述第一源漏掺杂层201上形成第二导电结构214；在所述第二源漏掺杂层212上形成第三导电结构215。
在本实施例中，所述第一导电结构213、第二导电结构214以及第三导电结构215同时形成。
在本实施例中，所述第一导电结构213、第二导电结构214以及第三导电结构215的形成方法包括：在所述第一隔离层203、介质层208以及第二隔离层211内形成第一导电开口、第二导电开口以及第三导电开口(未标示)，所述第一导电开口暴露出所述导电层210的顶部表面，所述第二导电开口暴露出所述第一源漏掺杂层201的顶部表面，所述第三导电开口暴露出所述第二源漏掺杂层212的顶部表面；在所述第一导电开口内形成所述第一导电结构213，在所述第二导电开口内形成所述第二导电结构214，在所述第三导电开口内形成所述第三导电结构215。
在本实施例中，所述第一导电结构213、第二导电结构214以及第三导电结构215的材料采用铜；在其他实施例中，所述第一导电插结构、第二导电结构以及第三导电结构的材料还可以采用钴、钨、铝、钛、氮化钛、钽、氮化钽和钌中的一种或多种。
相应的，本发明的实施例中还提供了一种半导体结构，请继续参考图14，包括：衬底200；位于所述衬底200上的第一源漏掺杂层201；位于所述第一源漏掺杂层201上的沟道柱202；位于所述沟道柱202侧壁表面的栅极结构209，所述栅极结构209包括第一区I以及位于所述第一区I上的第二区II；导电层210，所述导电层210与所述栅极结构209的第二区II接触；位于所述导电层210上的第一导电结构213。
通过所述导电层210与所述栅极结构204的第二区相接触，所述第二区位于所述栅极结构209的顶部，以此增大所述导电层210和所述第一源漏掺杂层201之间的间距。由于寄生电容与电极板之间的间距呈反比关系，因此当所述导电层210和所述第一源漏掺杂层201之间的间距增大时，相应的所述栅极结构209和所述第一源漏掺杂层201之间的寄生电容减小，以此提升最终形成的半导体结构的性能。
在本实施例中，还包括：位于所述第一源漏掺杂层201上的第一隔离层203，所述第一隔离层203覆盖所述沟道柱202的部分侧壁表面，所述第一隔离层203的顶部表面低于所述沟道柱202的顶部表面，所述栅极结构209位于所述第一隔离层203上。
在本实施例中，还包括：位于所述第一隔离层203上的介质层208，所述介质层208覆盖所述栅极结构209的侧壁，所述导电层210位于所述介质层208内，且所述介质层208暴露出所述导电层210的顶部表面。
在本实施例中，还包括：位于所述第一源漏掺杂层201上的第二导电结构214。
在本实施例中，还包括：位于所述沟道柱202顶部的第二源漏掺杂层212。
在本实施例中，还包括：位于所述第二源漏掺杂层212上的第三导电结构215。
在本实施例中，还包括：位于所述介质层208上的第二隔离层211，所述第一隔离层203、介质层208和第二隔离层211覆盖所述第一导电结构213。
在本实施例中，所述导电层210的底部表面与所述第一源漏掺杂层201的顶部表面之间的间距为所述导电层210的底部表面与顶部表面之间的间距为范围的所述导电层210的底部表面与所述第一源漏掺杂层201的顶部表面之间的间距能够保证所述栅极结构209和所述第一源漏掺杂层201之间的寄生电容较小；/>范围的所述导电层210的底部表面与顶部表面之间的间距，能够保证所述导电层210与所述栅极结构209之间的接触面积较大，使得所述导电层210和所述栅极结构209之间的接触电阻较小。
所述导电层210的材料包括金属，所述金属包括：钨、铝、铜、钛、银、金、铅或者镍。在本实施例中，所述导电层210的材料采用铜。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (9)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成第一源漏掺杂层；
在所述第一源漏掺杂层上形成沟道柱；
形成栅极结构、介质层和导电层，所述栅极结构位于所述沟道柱的侧壁，所述栅极结构包括第一区以及位于所述第一区上的第二区，所述导电层与所述栅极结构的第二区接触，所述介质层覆盖所述栅极结构的侧壁，所述导电层位于所述介质层内，且所述介质层暴露出所述导电层的顶部表面；
在所述导电层上形成第一导电结构；
其中，所述栅极结构、介质层以及导电层的形成方法包括：
形成初始栅极结构，所述初始栅极结构覆盖所述沟道柱的侧壁和顶部表面，所述初始栅极结构包括初始第一区以及位于所述初始第一区上的初始第二区；
形成初始介质层，所述初始介质层覆盖所述初始栅极结构的侧壁；
在所述初始介质层内形成第一开口，所述第一开口暴露出所述初始栅极结构的初始第二区侧壁；
在所述第一开口内形成初始导电层；
在形成所述初始导电层之后，去除部分所述初始介质层，形成所述介质层；在形成所述介质层之后，去除位于所述沟道柱顶部和所述沟道柱部分侧壁的初始栅极结构、以及去除部分所述初始导电层，形成所述栅极结构与所述导电层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述栅极结构之前，还包括：在所述第一源漏掺杂层上形成第一隔离层，所述第一隔离层覆盖所述沟道柱的部分侧壁表面，所述第一隔离层的顶部表面低于所述沟道柱的顶部表面，所述栅极结构位于所述第一隔离层上。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，在所述第一隔离层上形成所述介质层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，在所述第一隔离层上形成所述初始栅极结构；在所述第一隔离层上形成所述初始介质层。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，在形成所述介质层之后，还包括：在所述介质层上形成第二隔离层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，在形成所述第二隔离层之后，还包括：在所述沟道柱的顶部形成第二源漏掺杂层；在所述第一源漏掺杂层上形成第二导电结构；在所述第二源漏掺杂层上形成第三导电结构。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，所述第一导电结构、第二导电结构以及第三导电结构的形成方法包括：在所述第一隔离层、介质层以及第二隔离层内形成第一导电开口、第二导电开口以及第三导电开口，所述第一导电开口暴露出所述导电层的顶部表面，所述第二导电开口暴露出所述第一源漏掺杂层的顶部表面，所述第三导电开口暴露出所述第二源漏掺杂层的顶部表面；在所述第一导电开口内形成所述第一导电结构，在所述第二导电开口内形成所述第二导电结构，在所述第三导电开口内形成所述第三导电结构。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的底部表面与所述第一源漏掺杂层的顶部表面之间的间距为
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述导电层的底部表面与顶部表面之间的间距为
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