CN109326650A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 188
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000000034 method Methods 0.000 claims description 47
- 239000000463 material Substances 0.000 claims description 41
- 239000004020 conductor Substances 0.000 claims description 27
- 238000011065 in-situ storage Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 14
- 238000005516 engineering process Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 12
- 238000000926 separation method Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 239000003795 chemical substances by application Substances 0.000 claims description 8
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000005611 electricity Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 158
- 238000013473 artificial intelligence Methods 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 238000005530 etching Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000002019 doping agent Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000005381 potential energy Methods 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- -1 BOE Chemical compound 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- KMUONIBRACKNSN-UHFFFAOYSA-N potassium dichromate Chemical compound [K+].[K+].[O-][Cr](=O)(=O)O[Cr]([O-])(=O)=O KMUONIBRACKNSN-UHFFFAOYSA-N 0.000 description 2
- 239000012286 potassium permanganate Substances 0.000 description 2
- 238000005036 potential barrier Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000012459 cleaning agent Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 235000019441 ethanol Nutrition 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000006193 liquid solution Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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Abstract
公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕沟道层的外周形成有栅堆叠；其中，在第一源/漏层和第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。
Description
技术领域
本申请涉及半导体领域，具体地，涉及竖直型半导体器件及其制造 方法以及包括这种半导体器件的电子设备。
背景技术
水平型半导体器件(例如金属氧化物半导体场效应晶体管 (MOSFET))被广泛用于各种电子设备中。在水平型MOSFET中，晶 体管的源极、栅极和漏极沿大致平行于衬底的顶部表面的方向布置，但 这种布置型式导致其水平方向的器件面积不易进一步缩小，因而影响了 电子设备的集成度，增加了进一步降低制造成本的困难。
为解决上述问题，开始采用竖直型器件。在竖直型MOSFET中，晶 体管的源极、栅极和漏极沿大致垂直于衬底的顶部表面的方向布置，因 而竖直型器件更容易缩小。但对于竖直型器件，一方面，如果采用多晶 的沟道材料，则将大大增加沟道电阻，从而难以堆叠多个竖直型器件， 因为这会导致过高的电阻。另一方面，如果采用单晶的沟道材料，则存 在栅长和栅与源漏相对位置难于控制等的问题。半导体器件的结构设计、 材料使用及制造精度直接影响其开启和关断电流，从而对其性能(例如 半导体器件的功耗)造成影响。
发明内容
有鉴于此，本申请的目的至少部分地在于提供一种能够对半导体器 件的功耗和漏电流进行控制的竖直型半导体器件及其制造方法以及包括 这种半导体器件的电子设备。
根据本申请的第一方面，提供了一种半导体器件，包括：衬底；依 次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围 绕所述沟道层的外周形成有栅堆叠；其中，在所述第一源/漏层和所述第 二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧 的导带能级不同和/或价带能级不同。
根据本申请的第二方面，提供了一种制造半导体器件的方法，在衬 底上形成第一源/漏层；在所述第一源/漏层上形成沟道层；在所述沟道 层上形成第二源/漏层；在所述第一源/漏层、所述沟道层和所述第二源/ 漏层中限定所述半导体器件的有源区；以及围绕所述沟道层的外周形成 栅堆叠；其中，在形成所述第一源/漏层和形成所述第二源/漏层的过程 中还包括在所述第一源/漏层和所述第二源/漏层的至少一个中形成至少 一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不 同。
根据本申请的第三方面，提供了一种电子设备，包括由上述半导体 器件形成的集成电路。
根据本申请的实施例，在半导体器件的第一源/漏层和第二源/漏层 的至少一个中形成至少一个界面结构，使得界面结构的两侧的导带能级 不同和/或价带能级不同，或使得位于该半导体界面的两侧的半导体层的 导带能级(或价带能级)之间的差值大于或等于设定的阈值，从而可以 有效地降低半导体器件的漏电流，改善半导体器件的性能。进一步地， 在半导体器件中提供了通过外延生长而形成的栅堆叠，该栅叠层围绕沟 道层的外周且嵌入到沟道层上的第一凹入中，且该栅叠层的底部表面或 顶部表面的至少一部分分别和与沟道层相接触的第一源/漏层的顶部表 面和第二源/漏层的底部表面的一部分大致共面，从而能够很好地控制栅 长，并实现栅叠层与源/漏层的自对准，优化器件的开关性能。另外，由 于在第一源/漏层和第二源/漏层的外周上还形成有向内凹入的第二凹 入，因此当栅堆叠嵌入第一凹入中时，其同时通过在第二凹入中填充的 隔离介质而与第一源/漏层和第二源/漏层隔离，因而减少或甚至避免与 源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
附图说明
通过以下参照附图对本申请实施例的描述，本申请的上述以及其他 目的、特征和优点将更为清楚，在附图中：
图1至图3示出了根据本申请实施例的半导体器件的结构示意图；
图4至图12示出了根据本申请实施例的制造半导体器件的流程的示 意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本申请的实施例。但是应该理解，这些描 述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中， 省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
在附图中示出了根据本申请实施例的各种结构示意图。这些图并非 是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可 能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的 相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限 制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不 同形状、大小、相对位置的区域/层。
在本申请的上下文中，当将一层/元件称作位于另一层/元件“上” 时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在 居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”， 那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1示出了根据本申请实施例的半导体器件的结构示意图，如图1所示，根据本申请实施例的竖直型半导体器件可以包括在衬底1001上依 次叠置且彼此邻接的第一源/漏层1011-1、沟道层1003和第二源/漏层 1011-2。在第一源/漏层1011-1和第二源/漏层1011-2中可以形成器件的 源/漏区，且在沟道层1003中可以形成器件的沟道区。分别处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以围绕沟道 层1003的外周形成。于是，栅长可以由沟道层1003自身的厚度来确定， 而不是如现有技术中那样依赖于耗时的刻蚀来确定。进而可以通过对沟 道层1003的厚度的控制来控制栅长。在后面的实施例中，可以看到，在 本申请中，沟道层1003可以通过诸如外延生长之类的生长工艺来形成，从而可以很好地控制沟道层的厚度，因此，可以很好地控制所形成的器 件的栅长。
根据本申请的实施例，在第一源/漏层1011-1和第二源/漏层1011-2 的至少一个中，形成有至少一个界面结构，在该界面结构的两侧的导带 能级不同和/或价带能级不同。如图1所示，示出了在第一源/漏层1011-1 和第二源/漏层1011-2中的每一个中分别形成一个界面结构的示意图， 并且该界面结构沿平行于衬底1001的顶部表面的方向形成。在第一源/ 漏层1011-1中，在沿垂直于衬底1001的顶部表面的自下向上的方向上， 包括第一半导体层1031-1’和第二半导体层1032-1’，在第二源/漏层 1011-2中，在沿垂直于衬底1001的顶部表面的自下向上的方向上，包 括第四半导体层1034-1’和第三半导体层1033-1’。在第一半导体层 1031-1’和第二半导体层1032-1’的交界面处，以及在第三半导体层 1033-1’和第四半导体层1034-1’的交界面处形成界面结构，在界面结构 的两侧的导带能级不同和/或价带能级不同，也即在界面结构的两侧的载 流子具有不同的势能，此种能带结构可以减小或避免传统MOSFET由于 热电子发射而越过势垒产生的较大的漏电流，改善器件的性能，例如改 善亚阈值摆幅和降低功耗等。
进一步地，在图2中示出了仅在第二源/漏层1011-2中形成一个(也 可以为多个)界面结构的示意图。如图2所示，仅在第二源/漏层1011-2 中的第三半导体层1033-1’和第四半导体层1034-1’的交界面处形成一个 界面结构，在界面结构的两侧的导带能级不同和/或价带能级不同，并且 在界面结构的两侧的载流子具有不同的势能，因而在界面结构的两侧会 形成内建电场，有利于减小半导体器件的关断电流。在其他的实施例中， 也可以仅在第一源/漏层1011-1中形成一个或多个界面结构。
在一个具体的实施例中，对于传统的nMOSFET，其pn结结构是npn， 而根据本申请的竖直型晶体管的pn结结构是pnpn(只在一个源/漏层中 存在有pn结)或pnpnp(在上下两个源/漏层中均存在有pn结)。优选地， 对于pnpn结构的竖直型晶体管，位于源/漏区中的pn结是p+n(即由p+ 掺杂和n掺杂形成的pn结)；对于pnpnp结构的竖直型晶体管，位于源/ 漏区中的pn结是第一个和第四个pn结，它们分别为p+n和np+结。这 种结构可以减小或避免传统nMOSFET的热电子发射所产生的漏电流， 进而降低器件的功耗。
另外需要说明的是，在本申请的其他实施例中，交错叠置的第一半 导体层1031-1’和第二半导体层1032-1’不限于一层。也就是说，在第一 源/漏层1011-1中，可以包括交错叠置的至少一层第一半导体层(例如 1031-1’、1031-2’、1031-3’……)和至少一层第二半导体层(例如1032-1’、 1032-2’、1032-3’……)。在每个第一半导体层(例如1031-1’、1031-2’、 1031-3’……)和第二半导体层(例如1032-1’、1032-2’、1032-3’……) 对应接触的交界面处形成界面结构，在界面结构的两侧的导带能级不同 和/或价带能级不同。
例如，如图3所示，在第一源/漏层1011-1和第二源/漏层1011-2中 分别形成四个交错叠置的半导体层。以第一源/漏层1011-1为例，在沿 垂直于衬底1001的顶部表面的自下向上的方向上，依次包括第一半导体 层1031-1’、第二半导体层1032-1’、第一半导体层1031-2’和第二半导体 层1032-2’。第一半导体层和第二半导体层交错叠置，可以在第一半导体 层1031-1’和第二半导体层1032-1’的交界面处，以及在第一半导体层 1031-2’和第二半导体层1032-2’的交界面处形成上述界面结构，即在第 一源/漏层1011-1内部形成两个界面结构。这样，可以分别在两个界面 结构处形成内建电场。因而可以通过对内建电场进行更加细微的调整对 器件的漏电流进行控制，改善器件的性能。在具体的实施例中，可以通 过生长Si、SiGe或III-V族半导体的层来形成上述叠置的半导体层，每 个半导体层的厚度可以控制在1nm～20nm的范围内，既能够满足器件的 性能要求，又能够实现器件在竖直方向上的堆叠。在形成各半导体层时， 各半导体层的导带能级或价带能级满足一定关系，可以使得界面结构的 两侧的导带中的电子具有不同的势能或价带中的空穴具有不同的势能。
具体的，根据本申请的实施例，如图1所示，在第一源/漏层1011-1 中的第一半导体层1031-1’和第二半导体层1032-1’的界面结构，以及在 第二源/漏层1011-2中的第三半导体层1033-1’和第四半导体层1034-1’ 的界面结构的两侧，第一半导体层1031-1’(或第三半导体层1033-1’) 的导带能级或价带能级与第二半导体层1032-1’(或第四半导体层1034-1’)的导带能级或价带能级不同，并且导带能级或价带能级之间的 差值大于或等于设定的阈值，例如大于0.1eV,。此种能带结构可以减小 或避免传统MOSFET的由于热电子发射而越过势垒产生的较大的漏电 流，改善器件的性能，例如改善亚阈值摆幅等。
举例而言，在具体的实施例一中，第一半导体层为AlxGa1-xN， 0.1<x<0.5,第二半导体层为GaN；和/或第三半导体层为AlxGa1-xN， 0.1<x<0.5,第四半导体层为GaN。在具体的实施例二中，第一半导体层 为InxGa1-xAs，0.3<x<0.7,第二半导体层为InyAl1-yAs，0.3<y<0.7；和/ 或第三半导体层为InxGa1-xAs，0.3<x<0.7,第四半导体层为InyAl1-yAs， 0.3<y<0.7。在具体的实施例三中，第一半导体层为InP,第二半导体层为 InzAl1-zAs，0.3<z<0.7；和/或第三半导体层为InP,第四半导体层为 InzAl1-zAs，0.3<z<0.7。在具体的实施例四中，第一半导体层为SiaGe1-a， 第二半导体层为SibGe1-b，其中a≠b；和/或第三半导体层为SiaGe1-a，第 四半导体层为SibGe1-b，其中a≠b。
进一步地，可以仅在第一源/漏层1011-1中或第二源/漏层1011-2中 形成一个或多个界面结构，并且在本申请的其他实施例中，交错叠置的 第一半导体层1031-1’、第二半导体层1032-1’或第三半导体层1033-1’ 和第四半导体层1034-1’不限于一层，只要半导体层的导带能级或价带能 级满足一定关系，使得界面结构的两侧的导带能级不同和/或价带能级不 同就可以实现本实施例。可以参考图2、图3及前述实施例的说明，此 处不再赘述。
根据本申请的另一实施例，界面结构可以是pn结结构。具体的，在 第一源/漏层1011-1和第二源/漏层1011-2的至少一个中，形成有至少一 个pn结结构。通过对各半导体层进行不同的掺杂而在第一源/漏层1011-1 和第二源/漏层1011-2中的每一个中分别形成不同的掺杂层，在不同的 掺杂层的交界面处形成pn结结构。第一源/漏层1011-1和第二源/漏层 1011-2可以通过外延生长或分子束外延(MBE)工艺形成。其中，外延 生长工艺优选为低温外延生长工艺。
再次参考图1，在第一掺杂层1031-1和第二掺杂层1032-1相接触的 界面上以及在第三掺杂层1033-1和第四掺杂层1034-1相接触的界面上， 分别形成pn结结构，该pn结结构沿平行于衬底1001的顶部表面的方向 形成。
根据本申请的实施例，第一掺杂层1031-1和第二掺杂层1032-1是 极性相反的掺杂层。例如，对于n型MOSFET器件，第一掺杂层1031-1 是正极性掺杂层(对于p型MOSFET器件，为负极性掺杂层)，第二掺 杂层1032-1是负极性掺杂层(对于p型MOSFET器件，为正极性掺杂 层)。进一步地，第一掺杂层1031-1可以是p+掺杂层(对于p型MOSFET 器件，为n+掺杂层)，第二掺杂层1032-1可以是n掺杂层(对于p型 MOSFET器件，为p掺杂层)。第一掺杂层1031-1和第二掺杂层1032-1 可以是原位掺杂层，通过原位掺杂工艺形成。在其他具体的实施例中， 掺杂层还可以通过离子注入工艺或气相驱入扩散工艺形成。类似地，对 于n型MOSFET器件，第二源/漏层1011-2中的掺杂层相对于沟道层 1003，与第一源/漏层1011-1中的掺杂层对称地形成。
根据本申请的实施例，第三掺杂层1033-1和第四掺杂层1034-1是 极性相反的掺杂层。例如，对于n型MOSFET器件，第三掺杂层1033-1 是正极性掺杂层(对于p型MOSFET器件，为负极性掺杂层)，第四掺 杂层1034-1是负极性掺杂层(对于p型MOSFET器件，为正极性掺杂 层)。进一步地，第三掺杂层1033-1可以是p+掺杂层(对于p型MOSFET 器件，为n+掺杂层)，第四掺杂层1034-1可以是n掺杂层(对于p型 MOSFET器件，为p掺杂层)。第三掺杂层1033-1和第四掺杂层1034-1 可以是原位掺杂层，通过原位掺杂工艺形成。在其他具体的实施例中， 掺杂层还可以通过离子注入工艺或气相驱入扩散工艺形成。
需要说明的是，上述具有镜像的第一源/漏层1011-1和第二源/漏层 1011-2的MOSFET是对称的半导体器件，但在本申请的其他实施例中， 也可以通过采用不同的半导体材料对第一源/漏层中叠置在不同位置的 各第一掺杂层和各第二掺杂层进行掺杂，形成不对称的半导体器件。例 如，当第一源/漏层1011-1中包括两个第一掺杂层和两个第二掺杂层时， 可以分别采用不同的材料对两个第一掺杂层进行掺杂，并分别采用不同 的材料对两个第二掺杂层进行掺杂。只要能够满足相邻的第一掺杂层和 第二掺杂层之间形成pn结结构的要求，都可以用于实施本申请的实施 例，本申请对此不做限制。
根据本申请实施例的半导体器件，由于分别在第一源/漏层1011-1 和第二源/漏层1011-2中形成了pn结结构，因此当对半导体器件施加工 作电压时，该额外的pn结结构能够调整半导体器件内部的电场，从而改 善半导体器件的性能。该内部形成的电场能够降低器件的漏电流，同时 降低亚阈值摆幅对器件的影响，增加半导体器件的导通电流与关断电流 的比率。
另外，还需要说明的是，在本申请的其他实施例中，交错叠置的第 一掺杂层1031-1和第二掺杂层1032-1不限于一层。交错叠置的第三掺 杂层1033-1和第四掺杂层1034-1不限于一层。举例而言，在第一源/漏 层1011-1中，可以包括交错叠置的至少一层第一掺杂层(例如1031-1、 1031-2、1031-3……)和至少一层第二掺杂层(例如1032-1、1032-2、 1032-3……)。在每个第一掺杂层(例如1031-1、1031-2、1031-3……) 和第二掺杂层(例如1032-1、1032-2、1032-3……)对应接触的界面上 分别形成多个pn结结构。
根据本申请的实施例，可以在叠置的第一源/漏层1011-1、沟道层 1003和第二源/漏层1011-2中限定器件的有源区。例如，可以将它们依 次选择性刻蚀为所需的形状。通常，有源区可以呈柱状，其横截面可以 是圆形或矩形。在其横截面为圆形时，圆形的半径可以优选为 5nm～100nm，在其横截面为矩形时，可以是宽度为3nm～100nm(沿垂直 于纸面的方向)，长度为3nm～10μm(沿平行于衬底1001的顶部表面的 方向)矩形。这样的结构不仅能够提供足够的器件电流，还能够更好地 控制短沟道效应。
从图1中还可以看出，只针对第一源/漏层1011-1的上部进行了刻 蚀，而第一源/漏层1011-1的下部可以延伸超出其上部的外周，这样可 以便于在后继工艺中连接第一源/漏层中形成的源/漏区。然后，可以绕 沟道层1003的外周形成栅堆叠。栅堆叠包括栅介质层1015、Vt调谐金 属(夹在栅介质层和栅导体层之间，通常也是金属层)和栅导体层1017。 可以使沟道层1003的外周相对于该柱状有源区的外周向内凹入，形成第 一凹入。这样，所形成的栅堆叠可以嵌于该第一凹入中，并且在形成栅 堆叠的过程中，利用该第一凹入可以进行自对准，在一定程度上保证了 加工的精度。
进一步地，所形成的栅堆叠的底部表面的至少一部分和与沟道层 1003相接触的第二掺杂层(在图1中，该掺杂层为1032-1，在图3中， 该掺杂层为1032-2)或第二半导体层(在图1中，该半导体层为1032-1’， 在图3中，该半导体层为1032-2’)的顶部表面的至少一部分大致共面， 和/或栅堆叠的顶部表面的至少一部分和与沟道层1003相接触的第四掺杂层(在图1中，该掺杂层为1034-1，在图3中，该掺杂层为1034-2) 或第四半导体层(在图1中，该半导体层为1034-1’，在图3中，该半导 体层为1034-2’)的底部表面的至少一部分大致共面。这种结构能够增加 器件的开态电流、改善器件的短沟道效应以及减小器件制造中的工艺波 动。
根据本申请的实施例，第一源/漏层1011-1和第二源/漏层1011-2相 对于柱状有源区的外周向内凹入，形成第二凹入。在第二凹入中填充有 隔离介质。隔离介质可以例如包括SiN、Si3N4、SiO2和SiCO等。从图1中可以看出，填充的隔离介质位于栅堆叠嵌入在第一凹入中的部分处， 由此能够隔离栅堆叠与第一源/漏层1011-1和第二源/漏层1011-2之间的 交迭，有助于降低栅与源/漏之间的寄生电容，以改善器件性能。
根据本申请的实施例，沟道层1003可以由单晶半导体材料构成，并 且沟道层1003可以包括与第一源/漏层1011-1和第二源/漏层1011-2不 同的半导体材料。具体的，沟道层1003的半导体材料至少一层第二掺杂 层的半导体材料或至少一层第二半导体层的半导体材料不同，和/或沟道 层1003的半导体材料与至少一层第四掺杂层的半导体材料或至少一层 第四半导体层的半导体材料不同。这样，有利于对沟道层1003进行处理 例如选择性刻蚀，以分别形成第一凹入与第二凹入。沟道层1003可以通 过外延生长工艺或分子束外延(MBE)工艺形成。其中，外延生长工艺 优选为低温外延生长工艺。
从图1中还可以看出，半导体器件还包括分别显露出栅堆叠、第一 源/漏层1011-1和第二源/漏层1011-2的过孔，在其中各自形成有用于连 接栅堆叠的接触部1023-3、连接第一源/漏层1011-1的接触部1023-1和 连接第二源/漏层1011-2的接触部1023-2。另外，在第一源/漏层1011-1 的超出其上部的外周的下部区域的顶部表面上，还形成有隔离层1013。 该隔离层1013的顶部表面靠近第一源/漏层1011-1的位于柱状有源区内 部的顶部表面或者处于沟道层1003的顶部表面与底部表面之间，该隔离 层1013可以与第一凹入一起实现栅堆叠在加工过程中的自对准，将在后 面详细说明。在MOSFET结构的最上方还形成有层间电介质层1021， 用于器件的隔离与保护。
本申请可以各种形式呈现，以下将描述其中一些示例。
图4～12示出了根据本申请实施例的制造半导体器件的流程图，在 该实施例中，以对称的，且分别在第一源/漏层和第二源/漏层中形成一 个pn结结构的n型MOSFET器件为例进行说明。
如图4所示，提供衬底1001。该衬底1001可以是各种形式的衬底， 包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI) 衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明， 以体Si衬底为例进行描述。
在衬底1001上，可以依次形成第一源/漏层1011-1、沟道层1003和 第二源/漏层1011-2。在一个具体的实施例中，可以通过外延生长依次形 成上述各层。包括，首先，在衬底1001上形成第一源/漏层1011-1。以 第一源/漏层1011-1包括第一掺杂层1031-1和第二掺杂层1032-1为例， 需要衬底1001上利用外延生长依次形成交错叠置的第一掺杂层1032-1 和第二掺杂层1032-1。其中，第一掺杂层1031-1可以为原位掺杂的Si 层。例如，对于n型MOSFET器件，优选掺杂材料为B，掺杂浓度约为 1E19cm-3～1E21cm-3，第一掺杂层1031-1的厚度约为10nm-100nm。第二 掺杂层1032-1可以同为原位掺杂的Si层。例如，对于n型MOSFET器 件，优选掺杂材料为P或As，掺杂浓度约为1E18cm-3～1E21cm-3，第一 掺杂层1031-1的厚度约为1nm-15nm。然后，在第一源/漏层1011-1上 (即第二掺杂层1032-1上)外延生长形成沟道层1003，沟道层1003可 以是SiGe层，厚度为约10nm-100nm，该厚度用于定义栅长。接下来 在沟道层1003上形成第二源/漏层1011-2。以第二源/漏层1011-2包括第 三掺杂层1033-1和第四掺杂层1034-1为例，需要沟道层1003上利用外 延生长依次形成交错叠置的第四掺杂层1034-1和第三掺杂层1033-1。其 中，第三掺杂层1033-1可以为原位掺杂的Si层。例如，对于n型MOSFET 器件，优选掺杂材料为B，掺杂浓度约为1E19cm-3～1E21cm-3，第三掺 杂层1033-1的厚度约为10nm-100nm。第四掺杂层1034-1可以同为原位 掺杂的Si层。例如，对于n型MOSFET器件，优选掺杂材料为P或As， 掺杂浓度约为1E18cm-3～1E21cm-3，第四掺杂层1034-1的厚度约为 1nm-15nm。本申请不限于此，可以对上述掺杂材料的种类、掺杂浓度以 及掺杂层的厚度进行改变。
在本申请的实施例中，优选采用外延生长工艺或分子束外延工艺形 成。其中外延生长工艺优选采用低温外延生长工艺，工艺温度小于 800℃，这样可以避免发生大的掺杂剂的扩散。通过外延生长工艺来形成 叠置的各半导体层，能够很好地对半导体层的厚度进行控制。而由于半 导体器件的栅长由沟道层1003的厚度确定，因此能够更精确地控制栅长。
在本申请的实施例中，除了采用原位掺杂的方法来形成掺杂层外， 还可以使用其他掺杂工艺，例如离子注入工艺或气相驱入扩散工艺。在 形成掺杂层时，先通过淀积分别形成半导体材料层(例如第一掺杂层 1031-1、第二掺杂层1032-1、第三掺杂层1033-1和第四掺杂层1034-1 中的Si)，然后，再应用原位掺杂、离子注入工艺或气相驱入扩散工艺 进行其他材料的掺杂。
沟道层1003可以通过在第二源/漏层1011-2(即第二掺杂层1032-1) 上方，通过外延生长工艺形成。在本申请的实施例中，沟道层1003可以 采用单晶半导体材料，这有利于降低器件的电阻。并且沟道层1003的单 晶半导体材料可以具有与第一源/漏层1011-1和第二源/漏层1012-1的半 导体材料相同的晶体结构。例如，在具体的实施例中，沟道层1003可以 为原位掺杂的SiGe。
需要说明的是，为了保证后续工艺的进行(例如形成第一凹入和第 二凹入)，应保证沟道层1003、第一源/漏层1011-1和第二源/漏层1011-2 以及衬底1001之间的材料具备刻蚀选择性。另外，在一些其他的实施例 中，还在第四掺杂层1034-1上淀积氧化物以形成硬掩膜1041，硬掩膜 1041可以用来在形成/刻蚀第一源/漏层1011-1和第二源/漏层1011-2隔 离时定义第一源/漏层1011-1和第二源/漏层1011-2隔离的形状。
接下来，可以限定器件的有源区。具体地，如图5a和5b(其中图 5a是截面图，图5b是俯视图，线AA'示出了截面的截取位置)所示， 可以在图4所示的衬底1001、沟道层1003、第一源/漏层1011-1(包括 第一掺杂层1031-1和第二掺杂层1032-1)、第二源/漏层1011-2(包括第 三掺杂层1033-1和第四掺杂层1034-1)以及硬掩膜1041的叠层上形成 光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状， 并以构图后的光刻胶为掩模，依次对硬掩膜1041、第三掺杂层1033-1、 第四掺杂层1034-1、沟道层1003、第二掺杂层1032-1和第一掺杂层 1031-1进行选择性刻蚀(例如反应离子刻蚀(RIE))。刻蚀进行到第一 掺杂层1031-1中，但并未进行到第一掺杂层1031-1的底部表面处，即 未刻蚀到衬底1001的顶部表面。刻蚀后的硬掩膜1041、第三掺杂层 1033-1、第四掺杂层1034-1、沟道层1003、第二掺杂层1032-1和第一掺 杂层1031-1的上部形成柱状。RIE例如可以按大致垂直于衬底表面的方 向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶。
从图5b的俯视图中可以看出，在该实施例中，有源区的横截面为大 致圆形的形状，即有源区的外周呈大致圆柱形，可以将圆形截面的半径 优选为10nm～100nm。在其他的实施例中，当有源区的横截面为矩形时， 可以优选矩形的长(图5a中，沿平行于衬底1001的顶部表面的方向) 为10nm～10μm，以便于提供足够的器件电流，优选矩形的宽为 10nm～100nm(图5a中，沿垂直于纸面的方向)，以便更好地控制短沟 道效应。当然，有源区的形状不限于此，而是可以根据设计布局形成其 他形状。例如，有源区的横截面可以呈椭圆形、方形等。
然后，如图6所示，在沟道层1003形成第一凹入，即，使沟道层 1003的外周相对于已形成的柱状有源区的外周(或硬掩膜1041的外周) 凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这 可以通过相对于衬底1001、第一源/漏层1011-1、第二源/漏层1011-2和 硬掩膜1041，进一步选择性刻蚀沟道层1003来实现。
在具体的实施例中，采用基于改性剂进行选择性刻蚀的方法。具体 的，首先将前述工艺中形成的叠层结构整体放入表面改性剂中，改性剂 可以包括臭氧(O3)、高锰酸钾(KMnO4)、重铬酸钾(K2Cr2O7)、硝酸 (HNO3)、硫酸(H2SO4)、过氧化氢(H2O2)其中之一或其中几种的组 合的液体或水溶液、含氧气体或含氧等离子体。通过改性剂与半导体材 料之间的反应，在衬底1001、沟道层1003、第一源/漏层1011-1(包括 第一掺杂层1031-1和第二掺杂层1032-1)、第二源/漏层1011-2(包括第 三掺杂层1033-1和第四掺杂层1034-1)以及硬掩膜1041的表面形成氧 化物形式的改性层(例如形成在SiGe表面的SiGeO)。一般的，在形成改性层之后还对形成有改性层的半导体表面进行清洗。然后，利用蚀刻 剂移除改性层并对移除改性层后的半导体表面进行清洗。所用的蚀刻剂 可以包括氢氟酸、缓冲氢氟酸、BOE、氢氟酸蒸汽、卤素氢化物或其蒸 汽。所用的清洗剂可以包括水、高纯去离子水、乙醇、丙酮等。之后检 查是否刻蚀到了预设的深度，若未达到预设深度，重复上述利用改性剂 形成改性层并刻蚀改性层的工艺步骤，直至达到刻蚀的要求。该方法可 以对半导体加工时的刻蚀厚度的精确控制(≤0.5nm)，同时可以提高刻 蚀速率。
接下来，如图7所示，在第一凹入中填充一材料层，称为牺牲层1007 (也称作牺牲栅)。该牺牲层主要用于避免后继处理对于沟道层1003造 成影响或者在第一凹入中留下不必要的材料从而影响后继栅堆叠的形 成。在具体的实施例中，可以向第一凹入中填充氮化物，其通过在图6所示的结构上淀积氮化物，然后对淀积的氮化物进行回蚀如RIE形成， 回蚀的方向大致垂直于衬底1001的顶部表面的方向。填充的氮化物主要 占据将在后续工艺中形成的栅堆叠的空间，并且牺牲层1007的外周表面 与柱状有源区的外周表面大致共面。
接下来，在第一源/漏层1011-1和第二源/漏层1011-2的上部(即包 含在柱状有源区内的第二源/漏层1011-2的部分)处形成第二凹入。即， 使第一源/漏层1011-1和第二源/漏层1011-2的上部的外周相对于已形成 的柱状有源区的外周(或硬掩膜1041的外周，或已经形成的牺牲层1007 的外周)凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。 例如，这可以通过相对于衬底1001、牺牲层1007和硬掩膜1041，进一 步选择性刻第一源/漏层1011-1和第二源/漏层1011-2的上部来实现。
在具体的实施例中，仍然采用基于改性剂进行选择性刻蚀的方法。 其实施步骤可以参考形成第一凹入所采用的工艺步骤进行，此处不再赘 述。在形成第二凹入之后，在第二凹入中填充隔离介质。在具体的实施 例中，隔离介质可以是SiN、Si3N4、SiO2和SiCO等。由于该隔离介质 的存在，当栅堆叠嵌入第一凹入中时，可以同时通过在第二凹入中填充 的隔离介质而与第一源/漏层和第二源/漏层隔离，因而可以减少或甚至 避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。填充了 隔离介质之后的隔离介质的外周表面与所述牺牲层1007的外周表面大 致共面，如图8所示。
接下来，可以在有源区周围形成隔离层，以实现电隔离。例如，如 图9所示，可以在第一源/漏层1011-1超出柱状有源区的部分的顶部表 面上淀积氧化物，并对其回蚀，以形成隔离层1013。在回蚀之前，可以 对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在本 申请的实施例中，形成的隔离层(注意，在回蚀氧化时，硬掩膜1041 被一并刻蚀掉)1013的顶部表面可以靠近第一源/漏层1011-1的上部的 顶部表面或者处于沟道层1003的顶部表面与底部表面之间。
在形成隔离层时，可以保留牺牲层1007，以避免隔离层的材料进入 要容纳栅堆叠的第一凹入中。之后，可以去除牺牲层1007，以释放第一 凹入中的空间。例如，可以相对于隔离层1013(氧化物)以及第一源/ 漏层1011-1(原位掺杂的Si)、隔离介质(Si的氧化物或氮化物)和沟 道层1003(SiGe)，选择性刻蚀牺牲层1007(氮化物)。
然后，如图10所示，可以在第一凹入中形成栅堆叠。具体地，可以 在图9所示的结构(去除牺牲层1007)上依次淀积栅介质层1015和栅 导体层1017，栅介质层1015可以例如包括界面层和高K栅介质如SiO2和HfO2，栅导体层1017可以例如包括金属栅导体。另外，在栅介质层 1015和栅导体层1017之间，还可以形成功函数调节层。
然后，对所淀积的栅导体层1017(以及可选地栅介质层1015)进行 回蚀，使得栅堆叠的底部表面的至少一部分(例如，第一凹入之外的部 分的底部表面)和与沟道层1003相接触的第一源/漏层1011-1的顶部表 面的至少一部分大致共面。参考图10，即，第一凹入之外的栅堆叠的栅 介质层1015的底部表面和第一源/漏层1011-1的第二掺杂层1032-1的顶部表面大致共面。和/或使得栅堆叠的顶部表面的至少一部分(例如，第 一凹入之外的部分的顶部表面)和与沟道层1003相接触的第二源/漏层 1011-2的底部表面的至少一部分大致共面。参考图10，即第一凹入之外 的栅堆叠的栅导体层1017的顶部表面和第二源/漏层1011-2的第四掺杂 层1034-1的底部表面大致共面。
这样，栅堆叠可以嵌入到第一凹入中，从而与沟道层1003的整个高 度相交迭。在正对嵌入在第一凹入中的栅堆叠的位置处，是填充在第二 凹入中的隔离介质，因此能够避免栅堆叠与源漏区之间的交迭，从而降 低栅与源/漏之间的寄生电容。另外，由于在形成栅堆叠的过程中，通过 第一凹入实现了自对准，因而可以提高加工精度。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例 如，如图11所示，可以在图10所示的结构上形成光刻胶1019。该光刻 胶1019例如通过光刻构图为覆盖栅堆叠露于第一凹入之外的一部分(在 该示例中，图中左半部)上，且露出栅堆叠露于第一凹入之外的另一部 分(在该示例中，图中右半边)。
然后，可以以光刻胶1019为掩模，对栅导体层1017进行选择性刻 蚀如RIE。这样，栅导体层1017除了留于第一凹入之内的部分之外，被 光刻胶1019遮挡的部分得以保留。随后，可以通过该部分来实现到栅堆 叠的电连接。之后，去除光刻胶1019，如图12所示。
接下来，可以返回参考图1，在图12所示的结构上形成层间电介质 层1021。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间 电介质层1021。在层间电介质层1021中，可以分别形成到第一源/漏层 1011-1(即源/漏区)和第二源/漏层1011-2(即源/漏区)区的接触部1023-1、 和1023-2以及到栅导体层1017的接触部1023-3。这些接触部可以通过在层间电介质层1021以及隔离层1013中刻蚀形成过孔，并在其中填充 导电材料如金属来形成。
由于栅导体层1017延伸超出有源区外周，从而可以容易地形成它的 接触部1023-3。另外，由于第一源/漏层1011-1的下部延伸超出柱状有 源区的外周，也就是说，至少在第一源/漏层1011-1的一部分上方并不 存在栅导体层，从而可以容易地形成它的接触部1023-1。
根据本申请实施例的半导体器件可以应用于各种电子设备。例如， 通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体 管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本申请 还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与 集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这 种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、 移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详 细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来 形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人 员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在 以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能 有利地结合使用。
以上对本申请的实施例进行了描述。但是，这些实施例仅仅是为了 说明的目的，而并非为了限制本申请的范围。本申请的范围由所附权利 要求及其等价物限定。不脱离本申请的范围，本领域技术人员可以做出 多种替代和修改，这些替代和修改都应落在本申请的范围之内。
Claims (36)
1.一种半导体器件，包括：
衬底；
依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，围绕所述沟道层的外周形成有栅堆叠；
其中，在所述第一源/漏层和所述第二源/漏层的至少一个中形成有至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。
2.根据权利要求1所述的半导体器件，其中，所述至少一个界面结构沿平行于所述衬底的顶部表面的方向形成。
3.根据权利要求2所述的半导体器件，其中，所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一半导体层和至少一层第二半导体层，在所述第一半导体层与所述第二半导体层之间形成所述界面结构。
4.根据权利要求2或3所述的半导体器件，其中，所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四半导体层和至少一层第三半导体层，在所述第四半导体层与所述第三半导体层之间形成所述界面结构。
5.根据权利要求3或4所述的半导体器件，其中，
所述第一半导体层的导带能级或价带能级与所述第二半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值；和/或
所述第三半导体层的导带能级或价带能级与所述第四半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值。
6.根据权利要求3至5中任一项所述的半导体器件，其中，
所述第一半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a，0.1<x<0.7，所述第二半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b，0.3<y<0.7，其中a≠b；和/或
所述第三半导体层为AlxGa1-xN、InxGa1-xAs、InP或SiaGe1-a，0.1<x<0.7，所述第四半导体层为GaN、InyAl1-yAs、InyAl1-yAs或SibGe1-b，0.3<y<0.7，其中a≠b。
7.根据权利要求2所述的半导体器件，其中，所述至少一个界面结构是pn结。
8.根据权利要求7所述的半导体器件，其中，所述第一源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第一掺杂层和至少一层第二掺杂层，在所述第一掺杂层与所述第二掺杂层之间形成所述pn结。
9.根据权利要求7或8所述的半导体器件，其中，所述第二源/漏层在沿垂直于所述衬底的顶部表面的自下向上的方向上包括交错叠置的至少一层第四掺杂层和至少一层第三掺杂层，在所述第四掺杂层与所述第三掺杂层之间形成所述pn结。
10.根据权利要求3、4、5、6、8或9所述的半导体器件，其中，所述沟道层的半导体材料与所述至少一层第二掺杂层的半导体材料或所述至少一层第二半导体层的半导体材料不同，和/或所述沟道层的半导体材料与所述至少一层第四掺杂层的半导体材料或所述至少一层第四半导体层的半导体材料不同。
11.根据权利要求10所述的半导体器件，其中，
所述栅堆叠的底部表面的至少一部分和与所述沟道层相接触的第二掺杂层或第二半导体层的顶部表面的至少一部分大致共面；和/或
所述栅堆叠的顶部表面的至少一部分和与所述沟道层相接触的第四掺杂层或第四半导体层的底部表面的至少一部分大致共面。
12.根据权利要求8至11中任一项所述的半导体器件，其中，所述第一掺杂层和/或所述第三掺杂层为正极性掺杂层或负极性掺杂层，所述第二掺杂层和/或所述第四掺杂层为负极性掺杂层或正极性掺杂层。
13.根据权利要求12所述的半导体器件，其中，
所述第一掺杂层为p+掺杂层或n+掺杂层，所述第二掺杂层为n掺杂层或p掺杂层；和/或
所述第三掺杂层为p+掺杂层或n+掺杂层，所述第四掺杂层为n掺杂层或p掺杂层。
14.根据权利要求8至13中任一项所述的半导体器件，其中，
所述第一掺杂层和所述第二掺杂层均为原位掺杂的半导体层；和/或
所述第三掺杂层和所述第四掺杂层均为原位掺杂的半导体层。
15.根据权利要求1至14中任一项所述的半导体器件，其中，所述沟道层包括沟道层单晶半导体材料。
16.根据权利要求15所述的半导体器件，其中，所述沟道层单晶半导体材料具有与所述第一源/漏层和所述第二源/漏层的半导体材料相同的晶体结构。
17.根据权利要求16所述的半导体器件，其中，所述沟道层为SiGe或原位掺杂的SiGe。
18.根据权利要求1至17中任一项所述的半导体器件，其中，所述第一源/漏层、所述沟道层和所述第二源/漏层通过外延生长工艺或分子束外延工艺形成。
19.根据权利要求1至17中任一项所述的半导体器件，其中，所述第一源/漏层、所述沟道层和所述第二源/漏层的掺杂是通过原位掺杂、离子注入工艺或气相驱入扩散工艺形成。
20.一种制造半导体器件的方法，包括：
在衬底上形成第一源/漏层；
在所述第一源/漏层上形成沟道层；
在所述沟道层上形成第二源/漏层；
在所述第一源/漏层、所述沟道层和所述第二源/漏层中限定所述半导体器件的有源区；以及
围绕所述沟道层的外周形成栅堆叠；
其中，在形成所述第一源/漏层和形成所述第二源/漏层的过程中还包括在所述第一源/漏层和所述第二源/漏层的至少一个中形成至少一个界面结构，所述界面结构的两侧的导带能级不同和/或价带能级不同。
21.根据权利要求20所述的方法，其中，在衬底上形成第一源/漏层包括：
在所述衬底上生长并依次形成交错叠置的至少一层第一半导体层和至少一层第二半导体层；
其中，在所述第一半导体层与所述第二半导体层之间形成所述界面结构，所述第一半导体层的导带能级或价带能级与所述第二半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值。
22.根据权利要求20或21所述的方法，其中，在所述沟道层上形成第二源/漏层包括：
在所述沟道层上生长并依次形成交错叠置的至少一层第四半导体层和至少一层第三半导体层；
其中，在所述第三半导体层与所述第四半导体层之间形成所述界面结构，所述第三半导体层的导带能级或价带能级与所述第四半导体层的导带能级或价带能级不同且所述导带能级或所述价带能级之间的差值大于或等于设定的阈值。
23.根据权利要求21或22所述的方法，其中，采用外延生长或分子束外延生长形成各半导体层。
24.根据权利要求20所述的方法，其中，在衬底上形成第一源/漏层包括：
在所述衬底上利用外延生长依次形成交错叠置的至少一层第一掺杂层和至少一层第二掺杂层；
其中，在所述第一掺杂层与所述第二掺杂层之间形成所述界面结构，所述界面结构是pn结，所述第一掺杂层为正极性掺杂层或负极性掺杂层，所述第二掺杂层为负极性掺杂层或正极性掺杂层。
25.根据权利要求20或24所述的方法，其中，在所述沟道层上形成第二源/漏层包括：
在所述沟道层上利用外延生长依次形成交错叠置的至少一层第四掺杂层和至少一层第三掺杂层；
其中，在所述第三掺杂层与所述第四掺杂层之间形成所述界面结构，所述界面结构是pn结，所述第三掺杂层为正极性掺杂层或负极性掺杂层，所述第四掺杂层为负极性掺杂层或正极性掺杂层。
26.根据权利要求24或25所述的方法，其中，
采用相同的或不同的半导体材料对所述第一源/漏层中叠置在不同位置的各第一掺杂层和各第二掺杂层进行原位掺杂；和/或
采用相同的或不同的半导体材料对所述第二源/漏层中叠置在不同位置的各第三掺杂层和各第四掺杂层进行原位掺杂。
27.根据权利要求20至26中任一项所述的方法，其中，限定所述半导体器件的有源区包括：
依次刻蚀所述第二源/漏层、所述沟道层和所述第一源/漏层的上部以形成柱状有源区，且使所述第一源/漏层的下部延伸超出所述柱状有源区的外周。
28.根据权利要求27所述的方法，其中，限定所述半导体器件的有源区包括：
使所述沟道层相对于所述柱状有源区的外周向内形成第一凹入。
29.根据权利要求28所述的方法，其中，限定所述半导体器件的有源区包括：
至少一次利用改性剂在所述第一源/漏层、所述沟道层和所述第二源/漏层的外表面形成改性层；以及
至少一次刻蚀所述改性层，使得所述沟道层相对于所述柱状有源区的外周向内形成第一凹入；
在所述第一凹入中形成牺牲层，所述牺牲层的外周表面与所述柱状有源区的外周表面大致共面。
30.根据权利要求29所述的方法，其中，限定所述半导体器件的有源区包括：
使所述第一源/漏层和所述第二源/漏层相对于所述柱状有源区的外周向内形成第二凹入。
31.根据权利要求30所述的方法，其中，限定所述半导体器件的有源区包括：
至少一次利用改性剂在所述第一源/漏层、所述沟道层和所述第二源/漏层的外表面形成改性层；以及
至少一次刻蚀所述改性层，使得所述第一源/漏层和所述第二源/漏层相对于所述柱状有源区的外周向内形成第二凹入；
在所述第二凹入中填充隔离介质，所述隔离介质的外周表面与所述牺牲层的外周表面大致共面。
32.根据权利要求31所述的方法，其中，围绕所述沟道层的外周形成栅堆叠包括：
去除所述牺牲层；
依次淀积栅介质层和栅导体层；
对所述栅介质层和所述栅导体层进行回蚀，使得所述栅堆叠的底部表面的至少一部分和与所述沟道层相接触的所述第一源/漏层的顶部表面的至少一部分大致共面；和/或所述栅堆叠的顶部表面的至少一部分和与所述沟道层相接触的所述第二源/漏层的底部表面的至少一部分大致共面。
33.根据权利要求20所述的方法，其中，在所述第一源/漏层上形成沟道层包括：
在所述第一源/漏层上外延生长所述沟道层。
34.根据权利要求33所述的方法，还包括：
在所述第一源/漏层超出所述柱状有源区的部分的顶部表面上，围绕所述柱状有源区形成隔离层，其中，所述隔离层的顶部表面靠近所述第一源/漏层的上部的顶部表面或者处于所述沟道层的顶部表面与底部表面之间。
35.一种电子设备，包括由如权利要求1～19中任一项所述的半导体器件形成的集成电路。
36.根据权利要求35所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811178260.2A CN109326650B (zh) | 2018-10-10 | 2018-10-10 | 半导体器件及其制造方法及包括该器件的电子设备 |
| US16/627,711 US11404568B2 (en) | 2018-10-10 | 2018-11-30 | Semiconductor device having interface structure |
| PCT/CN2018/118633 WO2020073459A1 (zh) | 2018-10-10 | 2018-11-30 | 半导体器件及其制造方法及包括该器件的电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811178260.2A CN109326650B (zh) | 2018-10-10 | 2018-10-10 | 半导体器件及其制造方法及包括该器件的电子设备 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109326650A true CN109326650A (zh) | 2019-02-12 |
| CN109326650B CN109326650B (zh) | 2022-04-19 |
Family
ID=65261965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811178260.2A Active CN109326650B (zh) | 2018-10-10 | 2018-10-10 | 半导体器件及其制造方法及包括该器件的电子设备 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11404568B2 (zh) |
| CN (1) | CN109326650B (zh) |
| WO (1) | WO2020073459A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021147610A1 (zh) * | 2020-01-21 | 2021-07-29 | 中国科学院微电子研究所 | C形沟道部半导体器件及其制造方法及包括其的电子设备 |
| WO2021248973A1 (zh) * | 2020-06-12 | 2021-12-16 | 中国科学院微电子研究所 | 带导电层的竖直型半导体器件及其制造方法及电子设备 |
| CN113823692A (zh) * | 2020-06-19 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101375398A (zh) * | 2006-01-25 | 2009-02-25 | Nxp股份有限公司 | 纳米线隧穿晶体管 |
| CN106298875A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN106298778A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN106298792A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| US20170373159A1 (en) * | 2016-06-24 | 2017-12-28 | International Business Machines Corporation | Fabrication of a vertical fin field effect transistor with a reduced contact resistance |
| CN107887327A (zh) * | 2016-09-29 | 2018-04-06 | 格芯公司 | 在垂直晶体管替代栅极流程中控制自对准栅极长度 |
| CN108431953A (zh) * | 2015-12-18 | 2018-08-21 | 国际商业机器公司 | 垂直晶体管制造和器件 |
| US20180342480A1 (en) * | 2017-05-25 | 2018-11-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical transistor device and method for fabricating the same |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693314B1 (fr) * | 1992-07-02 | 1994-10-07 | Alain Chantre | Transistor JFET vertical à mode de fonctionnement bipolaire optimisé et procédé de fabrication correspondant. |
| US5920088A (en) * | 1995-06-16 | 1999-07-06 | Interuniversitair Micro-Electronica Centrum (Imec Vzw) | Vertical MISFET devices |
| JP5524547B2 (ja) * | 2009-09-14 | 2014-06-18 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体記憶装置 |
| US9379018B2 (en) * | 2012-12-17 | 2016-06-28 | Synopsys, Inc. | Increasing Ion/Ioff ratio in FinFETs and nano-wires |
| US8890119B2 (en) * | 2012-12-18 | 2014-11-18 | Intel Corporation | Vertical nanowire transistor with axially engineered semiconductor and gate metallization |
| US8896101B2 (en) * | 2012-12-21 | 2014-11-25 | Intel Corporation | Nonplanar III-N transistors with compositionally graded semiconductor channels |
| ITMI20130296A1 (it) * | 2013-02-28 | 2014-08-29 | Lonati Spa | Procedimento per attuare la chiusura automatizzata di un'estremita' assiale di un manufatto tubolare e il suo scarico in assetto a rovescio ed apparecchiatura per la sua esecuzione. |
| US9306063B2 (en) * | 2013-09-27 | 2016-04-05 | Intel Corporation | Vertical transistor devices for embedded memory and logic technologies |
| US9620591B2 (en) * | 2014-02-19 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor structures and methods for multi-level work function and multi-valued channel doping of nanowire transistors to improve drive current |
| US10854735B2 (en) * | 2014-09-03 | 2020-12-01 | Taiwan Semiconductor Manufacturing Company Limited | Method of forming transistor |
| US9337255B1 (en) * | 2014-11-21 | 2016-05-10 | International Business Machines Corporation | Reducing direct source-to-drain tunneling in field effect transistors with low effective mass channels |
| GB201516246D0 (en) * | 2015-09-14 | 2015-10-28 | Univ College Cork Nat Univ Ie | Tunnel field effect transistor |
| WO2017046023A1 (en) * | 2015-09-14 | 2017-03-23 | University College Cork | Semi-metal rectifying junction |
| US10170616B2 (en) * | 2016-09-19 | 2019-01-01 | Globalfoundries Inc. | Methods of forming a vertical transistor device |
| US9780100B1 (en) * | 2016-09-23 | 2017-10-03 | International Business Machines Corporation | Vertical floating gate memory with variable channel doping profile |
| WO2018143987A1 (en) * | 2017-02-02 | 2018-08-09 | Intel Corporation | Group iii-nitride integrated front-end circuit |
| US10090193B1 (en) * | 2017-11-16 | 2018-10-02 | Globalfoundries Inc. | Integrated circuit structure incorporating a stacked pair of field effect transistors and a buried interconnect and method |
| US10916638B2 (en) * | 2018-09-18 | 2021-02-09 | International Business Machines Corporation | Vertical fin field effect transistor devices with reduced top source/drain variability and lower resistance |
| KR102059896B1 (ko) * | 2018-10-24 | 2019-12-27 | 가천대학교 산학협력단 | 양자우물 구조를 갖는 1t 디램 셀 소자 |
| US11715797B2 (en) * | 2019-08-27 | 2023-08-01 | Micron Technology, Inc. | Ferroelectric transistors and assemblies comprising ferroelectric transistors |
-
2018
- 2018-10-10 CN CN201811178260.2A patent/CN109326650B/zh active Active
- 2018-11-30 WO PCT/CN2018/118633 patent/WO2020073459A1/zh active Application Filing
- 2018-11-30 US US16/627,711 patent/US11404568B2/en active Active
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101375398A (zh) * | 2006-01-25 | 2009-02-25 | Nxp股份有限公司 | 纳米线隧穿晶体管 |
| CN108431953A (zh) * | 2015-12-18 | 2018-08-21 | 国际商业机器公司 | 垂直晶体管制造和器件 |
| US20170373159A1 (en) * | 2016-06-24 | 2017-12-28 | International Business Machines Corporation | Fabrication of a vertical fin field effect transistor with a reduced contact resistance |
| CN107887327A (zh) * | 2016-09-29 | 2018-04-06 | 格芯公司 | 在垂直晶体管替代栅极流程中控制自对准栅极长度 |
| CN106298875A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN106298778A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN106298792A (zh) * | 2016-09-30 | 2017-01-04 | 中国科学院微电子研究所 | 存储器件及其制造方法及包括该存储器件的电子设备 |
| CN107887440A (zh) * | 2016-09-30 | 2018-04-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN107887444A (zh) * | 2016-09-30 | 2018-04-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| CN107887441A (zh) * | 2016-09-30 | 2018-04-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法及包括该器件的电子设备 |
| US20180342480A1 (en) * | 2017-05-25 | 2018-11-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical transistor device and method for fabricating the same |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021147610A1 (zh) * | 2020-01-21 | 2021-07-29 | 中国科学院微电子研究所 | C形沟道部半导体器件及其制造方法及包括其的电子设备 |
| WO2021248973A1 (zh) * | 2020-06-12 | 2021-12-16 | 中国科学院微电子研究所 | 带导电层的竖直型半导体器件及其制造方法及电子设备 |
| CN113823692A (zh) * | 2020-06-19 | 2021-12-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113823692B (zh) * | 2020-06-19 | 2023-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020073459A1 (zh) | 2020-04-16 |
| CN109326650B (zh) | 2022-04-19 |
| US11404568B2 (en) | 2022-08-02 |
| US20210336055A1 (en) | 2021-10-28 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |