TWI696242B - 用於形成薄的絕緣體上半導體基板的方法 - Google Patents

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Abstract

本申請案之各種實施例係關於一種以低成本且依低總厚度變動(TTV)形成一薄的絕緣體上半導體(SOI)基板之方法。在一些實施例中，在一犧牲基板上磊晶形成一蝕刻停止層。一裝置層磊晶形成於該蝕刻停止層上且具有不同於該蝕刻停止層之一結晶晶格。將該犧牲基板接合至一處置基板，使得該裝置層及該蝕刻停止層介於該犧牲基板與該處置基板之間。移除該犧牲基板。使一蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層。使用包括氫氟酸、過氧化氫及乙酸之一蝕刻劑來執行該蝕刻。

Description

用於形成薄的絕緣體上半導體基板的方法
本發明實施例係有關一種用於形成薄的絕緣體上半導體基板的方法。
積體電路通常形成於塊狀半導體基板上。近年來，絕緣體上半導體(SOI)基板已變成塊狀半導體基板之一替代。一SOI基板包括一處置基板、覆於處置基板上之一絕緣層及覆於絕緣層上之一裝置層。此外，一SOI基板導致寄生電容減小、洩漏電流減小、閂鎖減少及半導體裝置效能提高(例如電力消耗減少及切換速度提高)。
本發明的一實施例係關於一種用於形成一絕緣體上半導體(SOI)基板之方法，其包括：在一犧牲基板上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層及該蝕刻停止層介於該犧牲基板與該處置基板之間；移除該犧牲基板；及使一蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中使用包括氫氟酸、過氧化氫及乙酸之一蝕刻劑來執行該蝕刻。
本發明的一實施例係關於一種用於形成一絕緣體上半導體(SOI)基板之方法，其包括：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層、該蝕刻停止層及該緩衝層介於該犧牲基板與該處置基板之間；移除該犧牲基板；使一第一蝕刻執行至該緩衝層中以移除該緩衝層，其中該第一蝕刻具有針對該緩衝層之一第一蝕刻速率且進一步具有針對該蝕刻停止層之一第二蝕刻速率；及使一第二蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中該第二蝕刻具有針對該蝕刻停止層之一第三蝕刻速率且進一步具有針對該裝置層之一第四蝕刻速率，且其中該第一蝕刻速率與該第二蝕刻速率之一比率小於該第三蝕刻速率與該第四蝕刻速率之一比率。
本發明的一實施例係關於一種方法，其包括：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層，其中該蝕刻停止層包括不同於該緩衝層之一半導體材料；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層包括相同於該緩衝層之半導體材料；將該犧牲基板接合至一處置基板，使得該緩衝層、該蝕刻停止層及該裝置層介於該犧牲基板與該處置基板之間；使一第一蝕刻執行至該犧牲基板中以移除該犧牲基板且暴露該緩衝層，其中在完成該第一蝕刻之後，該緩衝層具有一第一總厚度變動(TTV)；使一薄化程序執行至該緩衝層中以部分移除該緩衝層，其中在完成該薄化程序之後，該緩衝層具有一第二TTV；使一第二蝕刻執行至該緩衝層中以移除該緩衝層之剩餘部分且暴露該蝕刻停止層，其中在完成該第二蝕刻之後，該蝕刻停止層具有一第三TTV；及使一第三蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層且暴露該裝置層，其中在完成該第三蝕刻之後，該裝置層具有一第四TTV，其中該第一TTV小於該第二TTV且大於該第三TTV，且其中該第四TTV小於該第三TTV。
本揭露提供用於實施本揭露之不同特徵之諸多不同實施例或實例。下文將描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，使一第一構件形成於一第二構件上方或形成於一第二構件上可包含其中形成直接接觸之該第一構件及該第二構件之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複係為了簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間之一關係。
此外，為便於描述，空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及其類似者)可在本文中用於描述一元件或構件與另外(若干)元件或構件之關係，如圖中所繪示。空間相對術語除涵蓋圖中所描繪之定向之外，亦意欲涵蓋裝置在使用或操作中之不同定向。可依其他方式定向設備(旋轉90度或依其他定向)，且亦可因此解譯本文中所使用之空間相對描述詞。
具有小於約120奈米或約150奈米之裝置層厚度及小於約10奈米之總厚度變動(TTV)之薄SOI晶圓應用於全空乏金屬氧化物半導體(MOS)裝置及其他先進MOS裝置，且進一步應用於部分空乏MOS裝置。此外，此薄SOI晶圓促成形成於薄SOI晶圓之裝置層上之MOS裝置之低洩漏、高功率效率及高速度。
根據用於形成薄SOI晶圓之一方法，氧化一半導體晶圓以形成包圍該半導體晶圓之氧化層。透過該氧化層將氫離子植入至該半導體晶圓中以形成內埋於該半導體晶圓中之一富氫區域。透過該氧化層將該半導體晶圓接合至一處置晶圓，且沿該富氫區域分割該半導體晶圓以自該處置晶圓部分移除該氧化層及該半導體晶圓。使一化學機械拋光(CMP)執行至保留於該處置晶圓上之該半導體晶圓之一部分中以平整該保留部分。該處置晶圓、該半導體晶圓之該保留部分(即，該裝置層)及保留於該處置晶圓上之該氧化層之一部分(即，絕緣層)共同界定該SOI晶圓。
根據該方法來形成薄SOI晶圓之一挑戰係：該方法歸因於氫植入、分割及CMP而非常昂貴。此外，用於形成SOI晶圓之其他不昂貴方法可能不適於形成具有小於約120奈米或約150奈米之裝置層厚度及小於約10奈米之TTV之薄SOI晶圓。因而，此等其他方法可能不適於形成尤其用於全空乏MOS裝置、其他先進MOS裝置或部分空乏MOS裝置之薄SOI晶圓。
本申請案之各種實施例係關於一種用於以低成本且依一低TTV形成一薄SOI基板之方法。在一些實施例中，在一犧牲基板上磊晶形成一蝕刻停止層。一裝置層磊晶形成於該蝕刻停止層上且具有不同於該蝕刻停止層之一結晶晶格。在一處置基板上形成一絕緣層。將該犧牲基板接合至該處置基板，使得該絕緣層、該裝置層及該蝕刻停止層堆疊於該犧牲基板與該處置基板之間。移除該犧牲基板。使一蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層。使用包括氫氟酸、過氧化氫及乙酸之一蝕刻劑來執行該蝕刻。
在至少一些實施例中，該蝕刻劑依高選擇性移除該蝕刻停止層，使得該裝置層極少受該移除損壞且具有一低TTV。該低TTV可(例如)小於約10奈米。此外，由於藉由磊晶來形成該裝置層，所以可高度控制該裝置層之一厚度，且在至少一些實施例中，該裝置層可具有小於約120奈米之一厚度。此外，由於藉由磊晶來形成該裝置層，所以該裝置層具有高結晶品質及低錯位及其他結晶缺陷集中度。因此，形成於該裝置層上之半導體裝置可具有低洩漏電流、高功率效率及高速度。此外，由於該方法不依賴於氫植入及分割，所以該方法可以低成本形成該薄SOI基板。
參考圖1A，提供一SOI基板102之一些實施例之一橫截面圖100A。在一些實施例中，SOI基板102具有一圓形頂部佈局及/或具有約200毫米、約300毫米或約450毫米之一直徑。在其他實施例中，SOI基板102具有一些其他形狀及/或一些其他尺寸。此外，在一些實施例中，SOI基板102係一半導體晶圓。SOI基板102包括一處置基板104、一絕緣層106及一裝置層108。
處置基板104可為或包括(例如)單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。在一些實施例中，處置基板104輕微摻雜有n型或p型摻雜劑以具有一高電阻。高電阻提高形成於SOI基板102上之被動裝置(圖中未展示)之品質因數，此可有益於SOI基板102之RF應用。高電阻可(例如)大於約1千歐姆/厘米(kΩ/cm)、約3 kΩ/cm、約4 kΩ/cm或約10 kΩ/cm及/或可(例如)介於約1 kΩ至約4 kΩ、約4 kΩ至約10 kΩ或約1 kΩ至約10 kΩ之間。
絕緣層106覆於處置基板104上且可為或包括(例如)氧化矽、富矽氧化物(SRO)、一些其他氧化物、碳化矽、氮化矽、一些其他介電質或上述之任何組合。在一些實施例中，絕緣層106之一厚度Ti 係介於約50奈米至約1500奈米、約50奈米至約750奈米、約750奈米至約1500奈米之間或為約550奈米。
裝置層108覆於絕緣層106上且可為或包括(例如)單晶矽、一些其他矽、一些其他半導體材料或上述之任何組合。如下所示，裝置層108具有一低結晶缺陷密度(例如，歸因於使用磊晶來形成裝置層108)。低結晶缺陷密度可為(例如)小於每立方厘米約1016 (1016 cm-3 )、約1015 cm-3 或約1010 cm-3 之一結晶缺陷密度。此外，低結晶缺陷密度可(例如)導致形成於裝置層108上之半導體裝置之低洩漏電流及高效能(例如功率效率、切換速度等等)。
裝置層108之一厚度Td 較小(即，裝置層108較薄)。在一些實施例中，裝置層108之厚度Td 較小，因為其小於約10奈米、約50奈米、約110奈米、約120奈米或約150奈米及/或介於約110奈米至約150奈米、約10奈米至約60奈米、約60奈米至約100奈米或約100奈米至約150奈米之間。此外，在一些實施例中，厚度Td 較小，因為其等於SOI基板102上之一半導體裝置(圖中未展示)之一空乏區域寬度。半導體裝置可為(例如)一MOS場效電晶體(MOSFET)或一些其他半導體裝置，及/或空乏區域寬度可為(例如)半導體裝置之一空乏區域在裝置層108中之延伸深度。
裝置層108之小厚度Td 可(例如)促成形成於裝置層108上之半導體裝置(圖中未展示)之間之增強電隔離。例如，歸因於小厚度Td ，隔離結構(圖中未展示)可完全延伸穿過裝置層108以提供相鄰半導體裝置之間之完全或幾乎完全電隔離。此外，裝置層108之小厚度Td 可(例如)實現全空乏半導體裝置(其一般具有高於其部分空乏對應物之切換速度及功率效率)之形成。
裝置層108之一頂面108ts 大體上呈平面，使得裝置層108之一TTV較低。在一些實施例中，裝置層108之TTV較低，因為其小於約20奈米、約10奈米或約5奈米及/或介於約5奈米至約20奈米、約5奈米至約12奈米、約12奈米至約20奈米或約8奈米至約12奈米之間。低TTV促成形成於裝置層108上之半導體裝置(圖中未展示)之參數之均勻性。此等參數可(例如)包含臨限電壓、接通電流等等。隨著半導體裝置不斷縮小，低TTV變得越來越重要。
在一些實施例中，裝置層108之側壁自處置基板104之側壁橫向凹進一凹進量R。凹進量R可為(例如)約2毫米至約4毫米、約2毫米至約3毫米、約3毫米至約4毫米或小於約2毫米。如下所示，橫向凹進裝置層108之側壁可移除在形成SOI基板102期間形成之邊緣缺陷。
參考圖1B，提供圖1A之裝置層108之一些實施例之一放大橫截面圖100B。可(例如)在圖1A之圓圈A內取得放大橫截面圖100B。儘管裝置層108之頂面108ts 大體上呈平面(如圖1A中所見)，但當非常近距離觀看時，頂面108ts 具有一極小不平整度。在一些實施例中，沿裝置層108之頂面108ts 之一最高點與沿裝置層108之頂面108ts 之一最低點之間之一高度差ΔH等於裝置層108之TTV。此外，在一些實施例中，高度差ΔH小於約20奈米、約10奈米或約5奈米及/或介於約5奈米至約20奈米、約5奈米至約12奈米、約12奈米至約20奈米或約8奈米至約12奈米之間。
參考圖2，提供圖1之SOI基板102之一些更詳細實施例之一橫截面圖200，其中處置基板104包括一高電阻基板202及一富含陷阱層204。
高電阻基板202可具有一高電阻且可為或包括(例如)單晶矽、一些其他矽材料、一些其他半導體材料或上述之任何組合。高電阻可為(例如)大於約1 kΩ/cm、約3 kΩ/cm、約4 kΩ/cm或約10 kΩ/cm之一電阻及/或可(例如)介於約1 kΩ至約4 kΩ、約4 kΩ至約10 kΩ或約1 kΩ至約10 kΩ之間。高電阻提高形成於SOI基板102上之被動裝置(圖中未展示)之品質因數，此可有益於SOI基板102之RF應用。在一些實施例中，藉由對高電阻基板202輕微摻雜來達成高電阻基板202之高電阻。
富含陷阱層204覆於高電阻基板202上且具有相對於高電阻基板202及/或相對於裝置層108之一高載子陷阱(例如電子或電洞陷阱)密度。載子陷阱可為(例如)富含陷阱層204之一結晶晶格中之錯位及/或其他缺陷且高載子陷阱密度可(例如)大於約1016 cm-3 、約1018 cm-3 或約1020 cm-3 。富含陷阱層204之載子陷阱藉由光電效應來自裝置層108上之半導體裝置(圖中未展示)吸收RF信號。吸收抑制可形成於高電阻基板202與富含陷阱層204之間之一邊界處之渦電流，其中吸收可減少反射RF信號且提高RF效能。
在一些實施例中，富含陷阱層204係或包括未摻雜多晶矽、非晶矽或具有一高載子陷阱密度之一些其他適合半導體材料。在其中富含陷阱層204係或包括未摻雜多晶矽之一些實施例中，載子陷阱集中於未摻雜多晶矽之晶粒邊界處，且減小未摻雜多晶矽之晶粒大小增大未摻雜多晶矽中之載子陷阱密度。在一些實施例中，富含陷阱層204之一厚度Ttr 係介於約2微米至約4微米、約2微米至約3微米或約3微米至約4微米之間。例如，厚度Ttr 可為約2.55微米。
參考圖3，提供圖1A或圖2之SOI基板102之一些實施例之一俯視圖300。SOI基板102呈圓形且包括配置成橫跨裝置層108之一柵格之複數個IC晶粒302。為便於繪示，僅對IC晶粒302之若干者標記302。此外，裝置層108之一側壁相對於絕緣層106之一側壁朝向SOI基板102之一中心C橫向凹進凹進量R。如上文所描述，凹進量R可為(例如)約2毫米至約4毫米、約2毫米至約3毫米、約3毫米至約4毫米或小於約2毫米。
參考圖4，一曲線圖400繪示圖3之裝置層108之一些實施例之一厚度曲線402。厚度曲線402描述裝置層108之厚度Td ，其依據沿裝置層108之一直徑D (亦如圖3中所展示)之位置而變化。直徑D具有裝置層108之半徑R之兩倍之一長度且自-R延伸至+R，其中半徑R相對於裝置層108之中心C而為正及負的。此外，厚度曲線402具有一低TTV。TTV係沿厚度曲線402之最低厚度與沿厚度曲線402之最高厚度之間之差。TTV可為(例如)較低的，因為其小於約20奈米、約10奈米或約5奈米及/或介於約5奈米至約20奈米、約5奈米至約12奈米、約12奈米至約20奈米或約8奈米至約12奈米之間。
參考圖5，提供其中應用圖2之SOI基板102之一半導體結構之一些實施例之一橫截面圖500。半導體結構包括橫向間隔於裝置層108上方之複數個半導體裝置502。為便於繪示，僅對半導體裝置502之若干者標記502。半導體裝置502可為(例如) MOSFET、一些其他MOS裝置、一些其他絕緣閘型場效電晶體(IGFET)、一些其他半導體裝置或上述之任何組合。
在一些實施例中，半導體裝置502各對應於一個別IC晶粒504，使得半導體裝置502係相同的。在一些實施例中，各半導體裝置502包括一對源極/汲極區域506、一選擇性導電通道508、一閘極介電層510及一閘極電極512。為便於繪示，僅對源極/汲極區域506之一者標記506，僅對選擇性導電通道508之一者標記508，僅對閘極介電層510之一者標記510，且僅對閘極電極512之一者標記512。
源極/汲極區域506及選擇性導電通道508位於裝置層108中。源極/汲極區域506橫向間隔且選擇性導電通道508自源極/汲極區域506之一者延伸至源極/汲極區域506之另一者。源極/汲極區域506具有一第一摻雜類型且直接鄰接具有與第一摻雜類型相反之一第二摻雜類型之裝置層108之一部分。閘極介電層510及閘極電極512堆疊於選擇性導電通道508上方，使得閘極電極512覆於閘極介電層510上。閘極介電層510可為或包括(例如)氧化矽及/或一些其他介電材料，及/或閘極電極512可為或包括(例如)摻雜多晶矽、金屬、一些其他導電材料或上述之任何組合。
在一些實施例中，各半導體裝置502進一步包括加襯於閘極電極512之側壁上且覆於源極/汲極區域506上之間隔物514。為便於繪示，僅對間隔物514之一者標記514。間隔物514可為或包括(例如)氧化矽、氮化矽、氮氧化矽、碳化矽、一些其他介電質或上述之任何組合。
一後段製程(BEOL)互連結構516覆蓋SOI基板102及半導體裝置502。BEOL互連結構516包括一互連介電層518、複數個導線520及複數個通路522。為便於繪示，僅對導線520之若干者標記520，且僅對通路522之若干者標記522。互連介電層518可為或包括(例如)氧化矽、低κ介電質、一些其他適合介電質或上述之任何組合。如本文中所使用，一低κ介電質可為或包括(例如)具有小於約3.9、約3、約2或約1之一介電常數κ之一介電質。
導線520及通路522交替堆疊於半導體裝置502上方且界定電耦合至半導體裝置502之導電路徑。在一些實施例中，導線520之最上導線比導線520之下伏導線厚。電路徑可(例如)將半導體裝置502電耦合至其他半導體裝置(圖中未展示)、接觸墊或一些其他裝置或結構。導線520及通路522可為或包括(例如)銅、鋁銅、鋁、鎢、一些其他金屬或上述之任何組合。
參考圖6，提供其中應用圖2之SOI基板102之一半導體結構之一些其他實施例之一橫截面圖600。半導體結構包括複數個半導體裝置602、一BEOL互連結構604及複數個被動裝置。
半導體裝置602橫向間隔於裝置層108上方，且BEOL互連結構覆蓋SOI基板102及半導體裝置602。半導體裝置602係如同圖5所描述之半導體裝置502，使得相同元件符號用於識別半導體裝置602之個別元件。半導體裝置602可為(例如) MOSFET、一些其他MOS裝置、一些其他IGFET、一些其他半導體裝置或上述之任何組合。BEOL互連結構604係如同圖5所描述之BEOL互連結構516，使得相同元件符號用於識別BEOL互連結構604之個別元件。
被動裝置覆於SOI基板102上且包括一電阻器606、一電感器608、一電容器610或上述之任何組合。被動裝置可(例如)用於SOI基板102之RF應用且富含陷阱層204可(例如)提高電感器608之品質因數。
在一些實施例中，電阻器606包括堆疊於裝置層108上之一電阻層612及一絕緣層614。電阻層612可(例如)為或包括摻雜多晶矽或具有所要電阻之一些其他導電材料。在其中電阻層612係或包括摻雜多晶矽之實施例中，可變動摻雜多晶矽之摻雜濃度以控制電阻層612之電阻。絕緣層614可為(例如)氧化矽、一些其他介電材料或上述之任何組合。
在一些實施例中，電感器608位於BEOL互連結構604中且包括一或多個電感器導線616。為便於繪示，僅對所繪示之多個電感器導線616之一者標記616。在其中電感器608包括多個電感器導線之一些實施例中，電感器導線跨越SOI基板102上方之多個高度且一或多個電感器通路618橫跨多個高度互連電感器導線。為便於繪示，僅對所繪示之多個電感器通路618之一者標記618。一或多個電感器導線616及一或多個電感器通路618可為或包括(例如)銅、鋁銅、鋁、鎢、一些其他金屬或上述之任何組合。
在一些實施例中，電容器610位於BEOL互連結構604中且包括一對電容器極板620及一電容器絕緣層622。為便於繪示，僅對電容器極板620之一者標記620。電容器極板620及電容器絕緣層622經堆疊以使電容器絕緣層622介於電容器極板620之間。電容器極板620可為或包括(例如)銅、鋁銅、鋁、鎢、一些其他金屬或上述之任何組合。電容器絕緣層622可為或包括(例如)二氧化矽、一些其他介電材料或上述之任何組合。
儘管已使用圖2之SOI基板102來繪示圖5及圖6，但應瞭解，可在其他實施例中使用圖1A之SOI基板102來替代圖2之SOI基板102。
參考圖7至圖21，提供用於形成及使用一SOI基板102之一方法之一些實施例之一系列橫截面圖700至2100。方法係相對於圖2之SOI基板102來繪示，但亦可用於形成圖1A之SOI基板102或一些其他SOI基板。
如由圖7之橫截面圖700所繪示，提供或形成一處置基板104。在一些實施例中，處置基板104具有一圓形頂部佈局及/或係一半導體晶圓。處置基板104包括一高電阻基板202及一富含陷阱層204。
高電阻基板202係一塊狀半導體基板及/或具有一高電阻。高電阻可(例如)大於約1 kΩ/cm、約4 kΩ/cm或約10 kΩ/cm及/或可(例如)介於約1 kΩ至約4 kΩ、約4 kΩ至約10 kΩ或約1 kΩ至約10 kΩ之間。在一些實施例中，高電阻基板202係或包括單晶矽、一些其他半導體材料或上述之任何組合，及/或高電阻係藉由對高電阻基板202輕微摻雜來達成。
富含陷阱層204覆於高電阻基板202上且具有相對於高電阻基板202之一高載子陷阱(例如電子或電洞陷阱)密度。載子陷阱可為(例如)富含陷阱層204之一結晶晶格中之錯位及/或其他缺陷，且高載子陷阱密度可(例如)大於約1016 cm-3 、約1018 cm-3 或約1020 cm-3 。在一些實施例中，富含陷阱層204係或包括未摻雜多晶矽、非晶矽或具有一高載子陷阱密度之一些其他半導體材料。在一些實施例中，富含陷阱層204之一厚度Ttr 係介於約2微米至約4微米、約2微米至約3微米或約3微米至約4微米之間。例如，厚度Ttr 可為約2.55微米。
在一些實施例中，用於形成處置基板104之一程序包括：提供高電阻基板202，且隨後在高電阻基板202上方形成富含陷阱層204。可藉由(例如)化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、一些其他適合沈積程序或上述之任何組合來形成富含陷阱層204。替代地，可藉由(例如)損壞高電阻基板202之一頂部部分以形成載子陷阱來形成富含陷阱層204。此損壞可(例如)由離子植入或一些其他適合半導體程序誘發。
如由圖8之橫截面圖800所繪示，使一第一薄化程序執行至富含陷阱層204之一頂面中以減小富含陷阱層204之厚度Ttr 。在一些實施例中，將富含陷阱層204之厚度Ttr 減小至約1.5微米至約2.5微米、約1.5微米至約2.0微米或約2.0微米至約2.5微米之間。可(例如)藉由一化學機械拋光(CMP)或一些其他適合薄化程序來執行第一薄化程序。
亦如由圖8之橫截面圖800所繪示，形成覆蓋富含陷阱層204之一第一絕緣層106a。在一些實施例中，第一絕緣層106a係或包括氧化矽、一些其他適合介電質或上述之任何組合。在一些實施例中，用於形成第一絕緣層106a之一程序包括：藉由熱氧化、CVD、PVD、ALD、一些其他適合氧化及/或沈積程序或上述之任何組合來沈積或生長第一絕緣層106a。此外，在一些實施例中，程序包括：使一平坦化執行至第一絕緣層106a之一頂面中以減小第一絕緣層之一厚度Tfi 。可(例如)藉由一CMP或一些其他適合平坦化程序來執行平坦化。在程序之替代實施例中，省略平坦化。在一些實施例中，在完成用於形成第一絕緣層106a之程序之後，第一絕緣層106a之厚度Tfi 係約3.5千埃(kA)至約4.5 kA、約3.5 kA至約4.0 kA、約4.0 kA至約4.5 kA或約4.0 kA。此外，在一些實施例中，在完成沈積或生長之後且在平坦化之前，第一絕緣層106a之厚度Tfi 係約4千埃(kA)至約6 kA、約4.5 kA至約5.5 kA、約4.5 kA至約5.0 kA或約5.0 kA至約5.5 kA。
如由圖9之橫截面圖900所繪示，提供一犧牲基板902。在一些實施例中，犧牲基板902係一塊狀半導體基板及/或包括(例如)單晶矽、一些其他適合半導體材料或上述之任何組合。在一些實施例中，犧牲基板902高度摻雜有n型或p型摻雜劑。例如，犧牲基板902可被摻雜超過約1016 cm-3 、約1017 cm-3 或約1018 cm-3 。在一些實施例中，犧牲基板902具有一圓形頂部佈局及/或係一半導體晶圓。
亦如由圖9之橫截面圖900所繪示，在犧牲基板902上方形成一緩衝層904。在一些實施例中，緩衝層904係或包括單晶矽、相同於犧牲基板902之材料、一些其他半導體材料或上述之任何組合。在一些實施例中，緩衝層904摻雜有n型或p型摻雜劑及/或具有低於約1017 cm-3 、約1016 cm-3 或約1015 cm-3 之一摻雜濃度。在此等實施例之若干者中，緩衝層904具有相同於犧牲基板902之摻雜類型及/或具有低於犧牲基板902之一摻雜濃度。例如，緩衝層904可為或包括P單晶矽，且犧牲基板902可為或包括P+單晶矽。在一些實施例中，緩衝層904之一厚度Tb 係介於約1.8微米至約4微米、約1微米至約3微米或約3微米至約4微米之間。
在一些實施例中，用於形成緩衝層904之一程序包括：藉由分子束磊晶(MBE)、氣相磊晶(VPE)、液相磊晶(LPE)、一些其他適合磊晶程序或上述之任何組合來使緩衝層904生長於犧牲基板902上。在此等實施例中，犧牲基板902充當用於磊晶之一晶種層。磊晶可(例如)填充犧牲基板902之一頂部中之孔及/或凹坑，使得緩衝層904提供其上將形成隨後描述層(例如一蝕刻停止層)之一平坦頂面。替代地，在一些實施例中，藉由對犧牲基板902之一頂部部分反摻雜來形成緩衝層904，使得頂部部分界定緩衝層904且具有低於犧牲基板902之剩餘部分之一摻雜濃度。
如由圖10之橫截面圖1000所繪示，形成堆疊於緩衝層904上方之一蝕刻停止層1002及一裝置層108，使得裝置層108覆於蝕刻停止層1002上。犧牲基板902、緩衝層904、蝕刻停止層1002及裝置層108共同界定一裝置基板1004。蝕刻停止層1002及裝置層108係具有不同結晶晶格之結晶材料，使得蝕刻停止層1002誘發裝置層108上之應力(例如拉伸或壓縮應力)。例如，裝置層108可為或包括單晶矽，且蝕刻停止層1002可為或包括矽鍺，其中蝕刻停止層1002可誘發裝置層108上之拉伸應力。
在一些實施例中，蝕刻停止層1002係或包括矽鍺、碳化矽、一些其他結晶材料或上述之任何組合。在其中蝕刻停止層1002係或包括矽鍺之一些實施例中，蝕刻停止層1002中之鍺濃度係相對於蝕刻停止層1002中之矽之約20原子%至約60原子%、約20原子%至約40原子%或約40原子%至約60原子%。例如，蝕刻停止層1002可為或包括(例如) Six Ge1-x ，其中x在自約0.4至約0.8、自約0.4至約0.6或自約0.6至約0.8之範圍內。在一些實施例中，蝕刻停止層1002之一厚度Tes 係介於約10奈米至約200奈米、約30奈米至約140奈米、約10奈米至約100奈米或約100奈米至約200奈米之間。在一些實施例中，對蝕刻停止層1002之一晶格常數分級以減少蝕刻停止層1002與緩衝層904之間之晶格失配。例如，晶格常數可經分級使得晶格常數沿自蝕刻停止層1002之一底面至蝕刻停止層1002之一頂面之一單一方向改變(例如增大或減小)，因此，晶格常數與底面處之緩衝層904之晶格常數大致相等。可(例如)藉由變動蝕刻停止層1002中之元素之相對比例來實現晶格常數之分級。例如，假定蝕刻停止層1002包括一第一材料(例如矽)及一第二材料(例如鍺)，則第二材料之濃度可沿自蝕刻停止層1002之底面至蝕刻停止層1002之頂面之一單一方向改變(例如增大或減小)。
在一些實施例中，裝置層108係或包括(例如)單晶矽、一些其他半導體材料或上述之任何組合。在一些實施例中，裝置層108之厚度Td 小於約10奈米、約50奈米、約110奈米、約120奈米或約150奈米及/或介於約110奈米至約150奈米、約10奈米至約60奈米、約60奈米至約100奈米或約100奈米至約150奈米之間。在一些實施例中，裝置層108之厚度Td 小於一臨界厚度。臨界厚度係在高於其時裝置層108之結晶晶格部分或完全鬆弛之厚度。當裝置層108之結晶晶格部分或完全鬆弛時，形成錯位或其他結晶缺陷，其增大洩漏電流且降低隨後將形成於裝置層108上之半導體裝置之效能。
在一些實施例中，臨界厚度隨裝置層108之晶格常數與蝕刻停止層1002之晶格常數之間之絕對差增大而減小。例如，當裝置層108係或包括單晶矽且蝕刻停止層1002係或包括矽鍺時，提高蝕刻停止層1002中之鍺濃度增大蝕刻停止層1002之晶格常數。此繼而增大裝置層108之晶格常數與蝕刻停止層1002之晶格常數之間之絕對差，其減小臨界厚度。
藉由磊晶來形成蝕刻停止層1002及裝置層108。例如，可藉由MBE、VPE、LPE、一些其他適合磊晶程序或上述之任何組合來分別形成蝕刻停止層1002及裝置層108。在一些實施例中，緩衝層904充當蝕刻停止層1002之一晶種層，及/或蝕刻停止層1002充當裝置層108之一晶種層。由於使用蝕刻停止層1002作為一晶種層來形成裝置層108且使用緩衝層904作為一晶種層來形成蝕刻停止層1002，所以蝕刻停止層1002及裝置層108之結晶品質較高且結晶缺陷較低。因此，形成於裝置層108上之半導體裝置尤其具有高效能及低洩漏電流。
在其中蝕刻停止層1002充當裝置層108之一晶種層之一些實施例中，對蝕刻停止層1002之晶格常數分級(如上文所描述)以減少蝕刻停止層1002與緩衝層904之間之晶格失配。蝕刻停止層1002與緩衝層904之間之晶格失配導致蝕刻停止層1002中之錯位及/或其他結晶缺陷，使得蝕刻停止層1002會具有較差結晶品質。當蝕刻停止層1002充當一晶種層時，蝕刻停止層1002之較差結晶品質會接著轉移至裝置層108。因此，對蝕刻停止層1002之晶格常數分級可提高裝置層108之結晶品質且減少裝置層108中之結晶缺陷。
在一些實施例中，在一低溫處形成裝置層108以增大臨界厚度。如上文所提及，臨界厚度係在高於其時裝置層108之結晶晶格部分或完全鬆弛之厚度。低溫可(例如)為約450°C至約650°C之間、約500°C至約600°C之間或小於約450°C、約550°C或約650°C之一溫度。
如由圖11之橫截面圖1100所繪示，移除圖10之裝置基板1004之一邊緣部分1006 (參閱圖10)。邊緣移除可(例如)用於防止邊緣缺陷在後續研磨及/或化學濕式蝕刻中形成。邊緣部分1006具有覆於犧牲基板902上之一對區段，且區段分別位於犧牲基板902之對置側上。在一些實施例中，邊緣部分1006具有在一環形路徑或一些其他適合閉合路徑中沿圖10之結構之一邊緣延伸之一頂部佈局。移除使緩衝層904之側壁、蝕刻停止層1002之側壁及裝置層108之側壁相對於犧牲基板902之側壁橫向凹進一凹進量R。凹進量R可為(例如)約2毫米至約4毫米、約2毫米至約3毫米、約3毫米至約4毫米或小於約2毫米、約3毫米或約4毫米。
在一些實施例中，用於移除邊緣部分1006之一程序包括：形成覆蓋裝置基板1004之一硬遮罩層(圖中未展示)。例如，硬遮罩層可為或包括(例如)氧化矽、氮化矽、氮氧化矽、一些其他適合介電質或上述之任何組合。此外，可(例如)藉由CVD、PVD、ALD或一些其他沈積程序來形成硬遮罩層。使用一光微影程序或一些其他適合圖案化程序來依邊緣部分1006之一佈局圖案化硬遮罩層，且在圖案化硬遮罩層處於適當位置中時使一蝕刻執行至緩衝層904、蝕刻停止層1002及裝置層108中以移除邊緣部分1006。在一些實施例中，使用一晶圓邊緣暴露工具來圖案化光微影程序之光阻劑。在一些實施例中，亦使蝕刻部分執行至犧牲基板902中。在完成蝕刻之後，移除硬遮罩層。可(例如)藉由一蝕刻程序或一些其他適合移除程序來執行硬遮罩層之移除。
如由圖12之橫截面圖1200所繪示，在裝置層108上形成一第二絕緣層106b。在一些實施例中，第二絕緣層106b係或包括氧化矽、相同於圖8之第一絕緣層106a之半導體材料、一些其他介電質或上述之任何組合。在一些實施例中，第二絕緣層106b之一厚度Tsi 係約15埃至約30埃、約15埃至約20埃、約20埃至約30埃或約23埃。
在一些實施例中，用於形成第二絕緣層106b之一程序包括：藉由熱氧化、CVD、PVD、ALD、一些其他適合氧化或沈積程序或上述之任何組合來沈積或生長第二絕緣層106b。在一些實施例中，藉由槽孔平面天線(SPA)氧化來形成第二絕緣層106b以限制第二絕緣層106b形成於裝置層108之一頂面上。在一些實施例中，在低溫處執行用於形成第二絕緣層106b之程序。低溫可(例如)介於約350°C至約400°C、約350°C至約375°C或約375°C至約400°C之間及/或可(例如)小於約350°C、約375°C或約400°C。
如由圖13之橫截面圖1300所繪示，將裝置基板1004垂直翻轉且在兩個結構之間之一接合界面1302處接合至圖8之結構。在一些實施例中，第一絕緣層106a及第二絕緣層106b在接合界面1302處直接接觸。在一些實施例中，用於執行接合之一程序包括直接或熔化接合。在一些實施例中，程序進一步包括一接合退火。可(例如)在約200°C至約500°C、約300°C至約400°C、約200°C至約350°C或約350°C至約500°C之間之溫度處執行接合退火。此外，可(例如)在約0.5小時至約4小時、約1小時至約3小時、約0.5小時至約2小時或約2小時至約4小時內執行接合退火。
如由圖14之橫截面圖1400所繪示，對犧牲基板902執行一第二薄化程序以減小犧牲基板902之一厚度Tss 。在一些實施例中，藉由一機械研磨程序、一CMP、一些其他適合薄化程序或上述之任何組合來執行第二薄化程序。
如由圖15之橫截面圖1500所繪示，使一第一蝕刻執行至犧牲基板902中(參閱圖14)以移除犧牲基板902之剩餘部分。第一蝕刻停止於緩衝層904上且可(例如)藉由氫氟酸/硝酸/乙酸(HNA)蝕刻、一些其他濕式蝕刻、一乾式蝕刻或一些其他蝕刻來執行。HNA蝕刻可(例如)使用包括氫氟酸、硝酸及乙酸之一化學溶液來蝕刻犧牲基板902。第一蝕刻具有針對犧牲基板902之材料之一第一蝕刻速率且進一步具有針對緩衝層904之材料之一第二蝕刻速率，第二蝕刻速率小於第一蝕刻速率。在一些實施例中，第一蝕刻速率係第二蝕刻速率之約90倍至約100倍、約90倍至約95倍或約95倍至約100倍。此等實施例可(例如)發生於藉由HNA蝕刻來執行第二蝕刻，犧牲基板902係或包括P+矽，且緩衝層904係或包括P-矽時。
如由圖16之橫截面圖1600所繪示，使一第三薄化程序執行至緩衝層904中以減小緩衝層904之一厚度Tb 。在一些實施例中，藉由一CMP、一些其他適合薄化程序或上述之任何組合來執行第三薄化程序。
如由圖17之橫截面圖1700所繪示，使一第二蝕刻執行至緩衝層904中(參閱圖16)以移除緩衝層904之剩餘部分。第二蝕刻停止於蝕刻停止層1002上且可(例如)藉由四甲基氫氧化銨(TMAH)蝕刻、一些其他適合濕式蝕刻、一乾式蝕刻或一些其他適合蝕刻來執行。TMAH蝕刻可(例如)使用包括四甲基氫氧化銨之一化學溶液來蝕刻緩衝層904。第二蝕刻具有針對緩衝層904之材料之一第一蝕刻速率且進一步具有針對蝕刻停止層1002之材料之一第二蝕刻速率，第二蝕刻速率小於第一蝕刻速率。在一些實施例中，第一蝕刻速率係第二蝕刻速率之約5倍至約15倍、約7倍至約12倍、約5倍至約10倍或約10倍至約15倍。此等實施例可(例如)發生於藉由TMAH蝕刻來執行第二蝕刻，緩衝層904係或包括P-矽，且蝕刻停止層1002係或包括矽鍺(其中鍺濃度介於約20原子%至約60原子%、約20原子%至約40原子%或約40原子%至約60原子%之間)時。
如由圖18之橫截面圖1800所繪示，使一第三蝕刻執行至蝕刻停止層1002中(參閱圖17)以移除蝕刻停止層1002。第三蝕刻停止於裝置層108上且可(例如)藉由一濕式蝕刻、一乾式蝕刻或一些其他適合蝕刻來執行。第三蝕刻具有針對蝕刻停止層1002之材料之一第一蝕刻速率且進一步具有針對裝置層108之材料之一第二蝕刻速率，第二蝕刻速率小於第一蝕刻速率。在一些實施例中，第一蝕刻速率係第二蝕刻速率之約30倍至約60倍、約30倍至約45倍、約45倍至約60倍或約60倍至約80倍，及/或第一蝕刻速率超過第二蝕刻速率之約30倍、約45倍、約60倍或約80倍。此等實施例可(例如)發生於藉由一增強濕式蝕刻程序來執行第三蝕刻，蝕刻停止層1002係或包括矽鍺，且裝置層108係或包括單晶矽時。
在一些實施例中，增強濕式蝕刻程序使用包括氫氟酸、過氧化氫及乙酸之一增強濕式蝕刻劑來蝕刻蝕刻停止層1002。在增強濕式蝕刻程序期間，將氫氟酸、過氧化氫及乙酸同時施加至蝕刻停止層1002。在一些實施例中，在約25°C至約60°C、約25°C至約45°C或約45°C至約60°C之間之一溫度處將增強濕式蝕刻劑及因此將氫氟酸、過氧化氫及乙酸施加至蝕刻停止層1002。在一些實施例中，增強濕式蝕刻劑係一化學溶液，其中增強濕式蝕刻劑進一步包括其中溶解氫氟酸、過氧化氫及乙酸之一溶劑。溶劑可為(例如)去離子水或一些其他溶劑。在一些實施例中，氫氟酸在化學溶液中具有約8至約10、約9或約8.5至約9.5之一測定重量百分比(例如wt%)。在一些實施例中，過氧化氫在化學溶液中具有約5.25至約15.75、約5.25至約10或約10至約15.75之一測定重量百分比(例如wt%)。在一些實施例中，乙酸在化學溶液中具有約38.4至約56.7、約38.4至約47.5或約47.5至約56.7之一測定重量百分比(例如wt%)。
在一些實施例中，增強濕式蝕刻劑包括一第一化學溶液、一第二化學溶液及一第三化學溶液。第一化學溶液可為(例如)約30體積%至約50體積%、約30體積%至約40體積%、約40體積%至約50體積%或約49體積%之氫氟酸，且第一化學溶液之剩餘部分可(例如)為或包括去離子水或一些其他溶劑。第二化學溶液可為(例如)約20體積%至約50體積%、約20體積%至約35體積%或約35體積%至約50體積%之過氧化氫，且第二化學溶液之剩餘部分可(例如)為或包括去離子水或一些其他溶劑。第三化學溶液可為(例如)約90體積%至約100體積%、約90體積%至約95體積%、約95體積%至約100體積%或約99.8體積%之乙酸，且第三化學溶液之剩餘部分可(例如)為或包括去離子水或一些其他溶劑。在一些實施例中，第一化學溶液、第二化學溶液、第三化學溶液、上述之任何組合或上述之全部各為一水溶液。在一些實施例中，將第一化學溶液、第二化學溶液及第三化學溶液同時施加至蝕刻停止層1002。在一些實施例中，增強濕式蝕刻劑中之第一化學溶液與第二化學溶液之體積比係約1:1至約1:3、約1:1至約1:2或約1:2至約1:3。在一些實施例中，增強濕式蝕刻劑中之第一化學溶液與第三化學溶液之體積比係約1:1至約1:5、約1:1至約1:2.5或約1:2.5至約1:5。
可由於增強濕式蝕刻程序及增強濕式蝕刻劑而高選擇性地移除蝕刻停止層1002。因而，裝置層108可極少受第三蝕刻程序損壞且可具有一低TTV。低TTV可(例如)小於約20奈米、約10奈米或約5奈米及/或介於約5奈米至約20奈米、約5奈米至約12奈米、約12奈米至約20奈米或約8奈米至約12奈米之間。低TTV促成稍後形成於裝置層108上之半導體裝置之參數之均勻性。此等參數可(例如)包含臨限電壓、接通電流等等。隨著半導體裝置不斷縮小，低TTV變得越來越重要。
如由圖19之橫截面圖1900所繪示，對裝置層108執行一第四薄化程序以減小厚度Td 。在方法之替代實施例中，省略第四薄化程序。在一些實施例中，將裝置層108之厚度Td 減小至小於約10奈米、約50奈米、約110奈米、約120奈米或約150奈米及/或介於約110奈米至約150奈米、約10奈米至約60奈米、約60奈米至約100奈米或約100奈米至約150奈米之間。在一些實施例中，藉由一CMP或一些其他薄化程序來執行第四薄化程序。
如由圖20之橫截面圖2000所繪示，在裝置層108上形成複數個半導體裝置502。為便於繪示，僅對半導體裝置502之若干者標記502。半導體裝置502可(例如)為相對於圖5所描述及/或可為(例如) MOSFET、一些其他MOS裝置、一些其他IGFET、一些其他適合半導體裝置或上述之任何組合。
在一些實施例中，用於形成半導體裝置502之一程序包括：將一閘極介電層及一導電層沈積於裝置層108上方，且隨後將介電層及導電層圖案化成閘極電極512及閘極介電層510 (例如，藉由光微影)。為便於繪示，僅對閘極電極512之一者標記512，且僅對閘極介電層510之一者標記510。形成覆蓋半導體裝置502且進一步加襯於閘極電極512之側壁上之一間隔介電層。使一回蝕執行至間隔介電層中以移除間隔介電層之橫向區段且保留界定間隔物514之間隔介電層之垂直區段。為便於繪示，僅對間隔物514之一者標記514。對裝置層108摻雜(例如，藉由離子植入)以形成界限閘極電極512之側壁之源極/汲極區域506。為便於繪示，僅對源極/汲極區域506之一者標記506。
如由圖21之橫截面圖2100所繪示，在半導體裝置502上方上方形成一BEOL互連結構516。BEOL互連結構516包括一互連介電層518、複數個導線520及複數個通路522。為便於繪示，僅對導線520之若干者標記520，且僅對通路522之若干者標記522。導線520及通路522交替堆疊於半導體裝置502上方且界定電耦合至半導體裝置502之導電路徑。在一些實施例中，導線520之最上導線比導線520之下伏導線厚。
在一些實施例中，用於形成BEOL互連結構516之一程序包括：藉由一單鑲嵌程序來形成通路522之一最下層。此外，在一些實施例中，程序包括：藉由重複執行一雙鑲嵌程序來形成通路522之上覆層及導線520之上覆層。
參考圖22，提供圖7至圖20之方法之一些實施例之一方塊圖2200。方法可(例如)形成具有一小厚度及/或一低TTV之一SOI基板。此外，由於方法不依賴於一氫植入及分割，所以方法可以低成本形成SOI基板。
在2202中，提供一處置基板。例如，參閱圖7。
在2204中，在處置基板上形成一第一絕緣層。例如，參閱圖8。
在2206中，藉由磊晶來形成堆疊於一犧牲基板上之一緩衝層、一蝕刻停止層及一裝置層，其中犧牲基板、緩衝層、蝕刻停止層及裝置層共同界定一裝置基板。例如，參閱圖9及圖10。由於藉由磊晶來形成裝置層，所以可高度控制裝置層之一厚度，且在至少一些實施例中，裝置層可具有小於一小厚度(其小於約120奈米或約150奈米)之一厚度。此外，由於藉由磊晶來形成裝置層，所以裝置層具有高結晶品質及低錯位及其他結晶缺陷密度。因此，形成於裝置層上之半導體裝置可具有低洩漏電流、高功率效率及高速度。
在2208中，移除緩衝層、蝕刻停止層及裝置層之邊緣部分。例如，參閱圖11。
在2210中，在裝置層上形成一第二絕緣層。例如，參閱圖12。
在2212中，在第一絕緣層與第二絕緣層之間之一界面處將裝置基板接合至處置基板。例如，參閱圖13。
在2214中，移除犧牲基板。例如，參閱圖14及圖15。
在2216中，移除緩衝層，其中緩衝層之移除包括停止於蝕刻停止層上之一第一蝕刻。例如，參閱圖16及圖17。當緩衝層係或包括P-單晶矽且緩衝層係或包括矽鍺時，可(例如)藉由一TMAH蝕刻來執行第一蝕刻。
在2218中，藉由一第二蝕刻來移除蝕刻停止層，其中第二蝕刻採用一增強蝕刻溶液(或配方)來達成一高選擇性。例如，參閱圖18。當蝕刻停止層係或包括矽鍺且裝置層係或包括單晶矽時，增強蝕刻溶液可(例如)包括氫氟酸、過氧化氫及乙酸。增強蝕刻溶液具有針對蝕刻停止層之一高選擇性，使得裝置層極少受第二蝕刻損壞且使得裝置層具有一低TTV。
在2220中，使一薄化程序執行至裝置層中以減小裝置層之一厚度。例如，參閱圖19。
在2222中，在裝置層上形成半導體裝置及一BEOL互連結構。例如，參閱圖20及圖21。由於裝置層具有一低TTV，所以半導體裝置之間之均勻性較高。
儘管本文中將圖22之方塊圖2200繪示及描述為一系列動作或事件，但應瞭解，此等動作或事件之繪示順序不應被解譯為具限制意義。例如，一些動作可依不同順序發生及/或與除本文中所繪示及/或描述之動作或事件之外之其他動作或事件同時發生。此外，未必需要全部繪示動作來實施本文中之描述之一或多個態樣或實施例，而是可在一或多個單獨動作及/或階段中實施本文中所描繪之一或多個動作。
參考圖23A及圖23B，曲線圖2300A、2300B繪示圖7至圖21之方法期間之各種製造階段中之裝置基板1004之一些實施例之各種厚度曲線2302。
厚度曲線2302歸因於不同尺度而跨圖23A及圖23B展開。例如，圖23A中之厚度T可跨越約0微米至約3.5微米，而圖23B中之厚度T可跨越約0奈米至約200奈米。此外，厚度曲線2302各描述裝置基板1004之厚度，其依據沿裝置基板1004之一直徑之位置而變化，使得應瞭解，在圖23A及圖23B之實施例中，裝置基板1004具有一圓形頂部佈局及/或係一圓形晶圓。裝置基板1004之直徑具有裝置基板1004之半徑R之兩倍之一長度且相對於裝置基板1004之中心C自-R延伸至+R。直徑可為(例如)約12英寸。
具體參考圖23A，圖15中之第一蝕刻導致一第一厚度曲線2302A。第一厚度曲線2302A之一第一TTV (TTV1 )可為(例如)約150奈米至約170奈米、約150奈米至約160奈米、約160奈米至約170奈米或約158奈米。在一些實施例中，在完成圖15中之第一蝕刻之後，緩衝層904亦具有第一TTV。另外，圖16中之薄化程序導致一第二厚度曲線2302B。第二厚度曲線2302B之一第二TTV (TTV2 )大於第一TTV且可為(例如)約175奈米至約195奈米、約175奈米至約185奈米、約185奈米至約195奈米或約184奈米。在一些實施例中，在完成圖16中之薄化程序之後，緩衝層904亦具有第二TTV。
具體參考圖23B，圖17中之第二蝕刻導致一第三厚度曲線2302C。第三厚度曲線2302C之一第三TTV (TTV3 )小於第二TTV且可為(例如)約25奈米至約45奈米、約25奈米至約35奈米、約35奈米至約45奈米或約33.9奈米。在一些實施例中，在完成圖17中之第二蝕刻之後，蝕刻停止層1002亦具有第三TTV。另外，圖18中之第三蝕刻導致一第四厚度曲線2302D。第四厚度曲線2302D之一第四TTV (TTV4 )小於第三TTV且可為(例如)約5奈米至約20奈米、約5奈米至約10奈米、約10奈米至約20奈米、約9奈米或小於約10奈米。在一些實施例中，在完成圖18中之第三蝕刻之後，裝置層108亦具有第四TTV。
在一些實施例中，本申請案提供一種用於形成一SOI基板之方法，該方法包含：在一犧牲基板上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層及該蝕刻停止層介於該犧牲基板與該處置基板之間；移除該犧牲基板；及使一蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中使用包含氫氟酸、過氧化氫及乙酸之一蝕刻劑來執行該蝕刻。在一些實施例中，該蝕刻劑包含其內溶解該氫氟酸、該過氧化氫及該乙酸之一溶劑，且其中該氫氟酸、該過氧化氫及該乙酸之重量百分比分別為約8.5至約9.5、約5.25至約15.75及約38.4至約56.7。在一些實施例中，該裝置層具有小於約10奈米之一TTV且在完成該蝕刻之後進一步具有小於約120奈米之一厚度。在一些實施例中，該蝕刻停止層包含矽鍺層，且其中該裝置層包含單晶矽。在一些實施例中，該蝕刻劑包含一第一化學溶液、一第二化學溶液及一第三化學溶液，其中該第一化學溶液係小於約50體積%之氫氟酸，其中該第二化學溶液係小於約51體積%之過氧化氫，且其中該第三化學溶液係大於約90體積%之乙酸。在一些實施例中，該第一化學溶液與該第二化學溶液之一體積比係約1:1至約1:3，且其中該第一化學溶液與該第三化學溶液之一體積比係約1:1至約1:5。在一些實施例中，該蝕刻劑具有針對該蝕刻停止層之一第一蝕刻速率且進一步具有針對該裝置層之一第二蝕刻速率，且其中該第一蝕刻速率係該第二蝕刻速率之約30倍至約60倍。
在一些實施例中，本申請案提供另一種用於形成一SOI基板之方法，該方法包含：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層、該蝕刻停止層及該緩衝層介於該犧牲基板與該處置基板之間；移除該犧牲基板；使一第一蝕刻執行至該緩衝層中以移除該緩衝層，其中該第一蝕刻具有針對該緩衝層之一第一蝕刻速率且進一步具有針對該蝕刻停止層之一第二蝕刻速率；及使一第二蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中該第二蝕刻具有針對該蝕刻停止層之一第三蝕刻速率且進一步具有針對該裝置層之一第四蝕刻速率，且其中該第一蝕刻速率與該第二蝕刻速率之一比率小於該第三蝕刻速率與該第四蝕刻速率之一比率。在一些實施例中，該第一蝕刻速率係該第二蝕刻速率之約7倍至約12倍，且其中該第三蝕刻速率係該第四蝕刻速率之約30倍至約60倍。在一些實施例中，藉由使用該蝕刻停止層作為一晶種層來磊晶而生長該裝置層，且其中該裝置層經受來自該蝕刻停止層之拉伸應力。在一些實施例中，該裝置層直接接觸該蝕刻停止層且包含矽鍺，且其中該蝕刻停止層包含單晶矽。在一些實施例中，該蝕刻停止層包含約20質量%至約60質量%之鍺。在一些實施例中，使用包含一第一水溶液、一第二水溶液及一第三水溶液之一蝕刻劑來執行該第二蝕刻，其中該第一水溶液係約40體積%至約60體積%之氫氟酸，其中該第二水溶液係約20體積%至約50體積%之過氧化氫，其中該第三水溶液係大於約90體積%之乙酸，其中該第一水溶液與該第二水溶液之一體積比係約1:1至約1:3，其中該第一水溶液與該第三水溶液之一體積比係約1:1至約1:5，且其中在約25°C至約60°C之一溫度處執行該第二蝕刻。在一些實施例中，該第一蝕刻完成之後之該蝕刻停止層之一TTV大於該第二蝕刻完成之後之該裝置層之一TTV。
在一些實施例中，本申請案提供一種方法，其包含：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層，其中該蝕刻停止層包含不同於該緩衝層之一半導體材料；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層包含相同於該緩衝層之半導體材料；將該犧牲基板接合至一處置基板，使得該緩衝層、該蝕刻停止層及該裝置層介於該犧牲基板與該處置基板之間；使一第一蝕刻執行至該犧牲基板中以移除該犧牲基板且暴露該緩衝層，其中在完成該第一蝕刻之後，該緩衝層具有一第一TTV；使一薄化程序執行至該緩衝層中以部分移除該緩衝層，其中在完成該薄化程序之後，該緩衝層具有一第二TTV；使一第二蝕刻執行至該緩衝層中以移除該緩衝層之剩餘部分且暴露該蝕刻停止層，其中在完成該第二蝕刻之後，該蝕刻停止層具有一第三TTV；及使一第三蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層且暴露該裝置層，其中在完成該第三蝕刻之後，該裝置層具有一第四TTV，其中該第一TTV小於該第二TTV且大於該第三TTV，且其中該第四TTV小於該第三TTV。在一些實施例中，該第一蝕刻採用一HNA蝕刻劑，其中該第二蝕刻採用一TMAH蝕刻劑，且其中該第三蝕刻採用包含氫氟酸、過氧化氫及乙酸之一蝕刻劑。在一些實施例中，該方法進一步包含：在該接合之前，移除該裝置層之一環形邊緣部分、該蝕刻停止層之一環形邊緣部分及該緩衝層之一環形邊緣部分。在一些實施例中，該第四TTV小於約10奈米。在一些實施例中，該方法進一步包含：在該處置基板上形成一絕緣層，其中該接合係使得在完成該接合之後，該絕緣層係介於該處置基板與該裝置層之間。在一些實施例中，該方法進一步包含：在該裝置層上形成一半導體裝置，其中該半導體裝置至少部分由該裝置層界定。
上文已概述若干實施例之特徵，使得熟悉技術者可較佳理解本揭露之態樣。熟悉技術者應瞭解，其可易於將本揭露用作用於設計或修改用於實施相同目的及/或達成本文中所引入之實施例之相同優點之其他程序及結構的一基礎。熟悉技術者亦應認知，此等等效建構不應背離本揭露之精神及範疇，且其可在不背離本揭露之精神及範疇之情況下對本文作出各種改變、替換及更改。
100A‧‧‧橫截面圖100B‧‧‧放大橫截面圖102‧‧‧絕緣體上半導體(SOI)基板104‧‧‧處置基板106‧‧‧絕緣層106a‧‧‧第一絕緣層106b‧‧‧第二絕緣層108‧‧‧裝置層108ts‧‧‧頂面200‧‧‧橫截面圖202‧‧‧高電阻基板204‧‧‧富含陷阱層300‧‧‧俯視圖302‧‧‧IC晶粒400‧‧‧曲線圖402‧‧‧厚度曲線500‧‧‧橫截面圖502‧‧‧半導體裝置504‧‧‧IC晶粒506‧‧‧源極/汲極區域508‧‧‧選擇性導電通道510‧‧‧閘極介電層512‧‧‧閘極電極514‧‧‧間隔物516‧‧‧後段製程(BEOL)互連結構518‧‧‧互連介電層520‧‧‧導線522‧‧‧通路600‧‧‧橫截面圖602‧‧‧半導體裝置604‧‧‧BEOL互連結構606‧‧‧電阻器608‧‧‧電感器610‧‧‧電容器612‧‧‧電阻層614‧‧‧絕緣層616‧‧‧電感器導線618‧‧‧電感器通路620‧‧‧電容器極板622‧‧‧電容器絕緣層700‧‧‧橫截面圖800‧‧‧橫截面圖900‧‧‧橫截面圖902‧‧‧犧牲基板904‧‧‧緩衝層1000‧‧‧橫截面圖1002‧‧‧蝕刻停止層1004‧‧‧裝置基板1006‧‧‧邊緣部分1100‧‧‧橫截面圖1200‧‧‧橫截面圖1300‧‧‧橫截面圖1302‧‧‧接合界面1400‧‧‧橫截面圖1500‧‧‧橫截面圖1600‧‧‧橫截面圖1700‧‧‧橫截面圖1800‧‧‧橫截面圖1900‧‧‧橫截面圖2000‧‧‧橫截面圖2100‧‧‧橫截面圖2200‧‧‧方塊圖2202‧‧‧提供處置基板2204‧‧‧在處置基板上形成第一絕緣層2206‧‧‧藉由磊晶來形成堆疊於犧牲基板上之緩衝層、蝕刻停止層及裝置層2208‧‧‧移除緩衝層、蝕刻停止層及裝置層之邊緣部分2210‧‧‧在裝置層上形成第二絕緣層2212‧‧‧第一絕緣層與第二絕緣層之間之界面處將裝置基板接合至處置基板2214‧‧‧移除犧牲基板2216‧‧‧移除緩衝層2218‧‧‧藉由第二蝕刻來移除蝕刻停止層2220‧‧‧使薄化程序執行至裝置層中以減小裝置層之厚度2222‧‧‧在裝置層上形成半導體裝置及BEOL互連結構2300A‧‧‧曲線圖2300B‧‧‧曲線圖2302‧‧‧厚度曲線2302A‧‧‧第一厚度曲線2302B‧‧‧第二厚度曲線2302C‧‧‧第三厚度曲線2302D‧‧‧第四厚度曲線A‧‧‧圓圈C‧‧‧中心D‧‧‧直徑R‧‧‧凹進量/半徑Tb‧‧‧緩衝層之厚度Td‧‧‧裝置層之厚度Tes‧‧‧蝕刻停止層之厚度Tfi‧‧‧第一絕緣層之厚度Ti‧‧‧絕緣層之厚度Tsi‧‧‧第二絕緣層之厚度Tss‧‧‧犧牲基板之厚度Ttr‧‧‧富含陷阱層之厚度TTV1‧‧‧第一總厚度變動(TTV)TTV2‧‧‧第二TTVTTV3‧‧‧第三TTVTTV4‧‧‧第四TTVΔH‧‧‧高度差
自結合附圖來閱讀之[實施方式]最佳理解本揭露之態樣。應注意，根據行業標準做法，各種構件未按比例繪製。事實上，為使討論清楚，可任意增大或減小各種構件之尺寸。
圖1A繪示一絕緣體上半導體(SOI)基板之一些實施例之一橫截面圖。
圖1B繪示圖1A之SOI基板之一裝置層之一些實施例之一放大橫截面圖。
圖2繪示圖1A之SOI基板之一些更詳細實施例之一橫截面圖，其中SOI基板之一處置基板包含一富含陷阱層。
圖3繪示圖1A之SOI基板之一些實施例之一俯視圖。
圖4繪示圖1A之SOI基板之一裝置層之一些實施例之一厚度曲線之一些實施例之一曲線圖。
圖5繪示其中應用圖2之SOI基板之一半導體結構之一些實施例之一橫截面圖。
圖6繪示其中應用圖2之SOI基板之一半導體結構之一些其他實施例之一橫截面圖。
圖7至圖21繪示用於形成及使用一SOI基板之一方法之一些實施例之一系列橫截面圖。
圖22繪示圖7至圖21之方法之一些實施例之一方塊圖。
圖23A及圖23B繪示圖7至圖21之方法期間之各種點處之一裝置基板之一些實施例之各種厚度曲線。
100A‧‧‧橫截面圖
102‧‧‧絕緣體上半導體(SOI)基板
104‧‧‧處置基板
106‧‧‧絕緣層
108‧‧‧裝置層
108ts‧‧‧頂面
A‧‧‧圓圈
R‧‧‧凹進量
Td‧‧‧裝置層之厚度
Ti‧‧‧絕緣層之厚度

Claims (10)

  1. 一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括：在一犧牲基板上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層及該蝕刻停止層係介於該犧牲基板與該處置基板之間；移除該犧牲基板；及使一蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中使用包括氫氟酸、過氧化氫及乙酸之一蝕刻劑來執行該蝕刻，其中該蝕刻劑進一步包括其內溶解該氫氟酸、該過氧化氫及該乙酸之一溶劑，且其中該氫氟酸、該過氧化氫及該乙酸在該蝕刻劑中具有分別為約8至約10、約5.25至約15.75及約38.4至約56.7之個別重量百分比。
  2. 如請求項1之方法，其中該氫氟酸在該蝕刻劑中具有為約8.5至約9.之重量百分比。
  3. 如請求項1之方法，其中該蝕刻停止層包括矽鍺，且其中該裝置層包括單晶矽。
  4. 如請求項1之方法，其中該蝕刻劑包括一第一化學溶液、一第二化學溶液及一第三化學溶液，其中該第一化學溶液係小於約50體積%之氫氟 酸，其中該第二化學溶液係小於約51體積%之過氧化氫，且其中該第三化學溶液係大於約90體積%之乙酸。
  5. 如請求項1之方法，其中該蝕刻劑具有針對該蝕刻停止層之一第一蝕刻速率且進一步具有針對該裝置層之一第二蝕刻速率，且其中該第一蝕刻速率係該第二蝕刻速率之約30倍至約60倍。
  6. 一種用於形成一絕緣體上半導體(SOI)基板之方法，該方法包括：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層具有不同於該蝕刻停止層之一結晶晶格；將該犧牲基板接合至一處置基板，使得該裝置層、該蝕刻停止層及該緩衝層係介於該犧牲基板與該處置基板之間；移除該犧牲基板；使一第一蝕刻執行至該緩衝層中以移除該緩衝層，其中該第一蝕刻具有針對該緩衝層之一第一蝕刻速率且進一步具有針對該蝕刻停止層之一第二蝕刻速率；及使一第二蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層，其中該第二蝕刻具有針對該蝕刻停止層之一第三蝕刻速率且進一步具有針對該裝置層之一第四蝕刻速率，且其中該第一蝕刻速率與該第二蝕刻速率之一比率小於該第三蝕刻速率與該第四蝕刻速率之一比率。
  7. 如請求項6之方法，其中藉由使用該蝕刻停止層作為一晶種層來磊晶而生長該裝置層，且其中該裝置層經受來自該蝕刻停止層之拉伸應力。
  8. 如請求項6之方法，其中該裝置層直接接觸該蝕刻停止層且包括矽鍺，且其中該蝕刻停止層包括單晶矽。
  9. 一種形成半導體結構之方法，其包括：在一犧牲基板上磊晶形成一緩衝層；在該緩衝層上磊晶形成一蝕刻停止層，其中該蝕刻停止層包括不同於該緩衝層之一半導體材料；在該蝕刻停止層上磊晶形成一裝置層，其中該裝置層包括相同於該緩衝層之半導體材料；將該犧牲基板接合至一處置基板，使得該緩衝層、該蝕刻停止層及該裝置層係介於該犧牲基板與該處置基板之間；使一第一蝕刻執行至該犧牲基板中以移除該犧牲基板且暴露該緩衝層，其中在完成該第一蝕刻之後，該緩衝層具有一第一總厚度變動(TTV)；使一薄化程序執行至該緩衝層中以部分移除該緩衝層，其中在完成該薄化程序之後，該緩衝層具有一第二TTV；使一第二蝕刻執行至該緩衝層中以移除該緩衝層之剩餘部分且暴露該蝕刻停止層，其中在完成該第二蝕刻之後，該蝕刻停止層具有一第三TTV；及使一第三蝕刻執行至該蝕刻停止層中以移除該蝕刻停止層且暴露該 裝置層，其中在完成該第三蝕刻之後，該裝置層具有一第四TTV，其中該第一TTV小於該第二TTV且大於該第三TTV，且其中該第四TTV小於該第三TTV。
  10. 如請求項9之方法，其進一步包括：在該接合之前，移除該裝置層之一環形邊緣部分、該蝕刻停止層之一環形邊緣部分及該緩衝層之一環形邊緣部分。
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