CN104134698B - FinFET及其制造方法 - Google Patents

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Abstract

公开了一种FinFET及其制造方法。FinFET包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，源区和漏区分别包括顶部和侧面；分别与源区和漏区相接触的源接触和漏接触，其中，源接触与源区的顶部表面接触以及源区的侧面的至少一部分隔开，漏接触与漏区的顶部表面接触以及漏区的侧面的至少一部分隔开。FinFET避免源/漏区和穿通阻止层之间的短接，提高FinFET的可靠性。

Description

FinFET及其制造方法
技术领域
本发明属于半导体器件领域，更具体地涉及FinFET及其制造方法。
背景技术
随着半导体器件的尺寸越来越小，短沟道效应愈加明显。为了抑制短沟道效应，提出了在SOI晶片或块状半导体衬底上形成的FinFET。 FinFET包括在半导体材料的鳍片(Fin)的中间形成的沟道区，以及在鳍片两端形成的源/漏区。栅电极在沟道区的至少两个侧面包围沟道区 (即双栅结构或三栅结构)，从而在沟道各侧上形成反型层。由于整个沟道区都能受到栅极的控制，因此能够起到抑制短沟道效应的作用。
在批量生产中，与使用SOI晶片相比，使用块状的半导体衬底制造的FinFET成本效率更高，从而广泛采用。然而，在使用半导体衬底的 FinFET中难以控制半导体鳍片的高度，并且在源区和漏区之间可能形成经由半导体衬底的导电路径，从而产生漏电流的问题。
图1示出常规的FinFET100的分解透视图。FinFET100包括在半导体衬底101中形成的穿通阻止层(punch-through-stopper layer)102，以及位于穿通阻止层102上的至少一个半导体鳍片103。半导体鳍片103 与栅极电介质110和栅极导体111组成的栅叠层相交。在半导体鳍片103 的一部分长度上，栅极导体111覆盖半导体鳍片103的顶部表面和两个侧面的至少一部分。栅极电介质110将栅极导体111和半导体鳍片103 隔开。
在半导体鳍片103的两端掺杂形成源/漏区104。源/漏接触106分别与源/漏区104接触。源/漏接触106例如与栅极导体111平行延伸。与栅极导体111类似，源/漏接触106覆盖源/漏区104的顶部表面和两个侧面的至少一部分。源/漏接触106与穿通阻止层102之间由第一绝缘层105 隔开。源/漏接触106例如可以是填充第二绝缘层120的开口的导电材料。栅极导体111例如沿着与半导体鳍片103的长度方向大致垂直的方向延伸。在栅极导体111的侧面可以形成栅极侧墙112，用于将栅极导体111 与FinFET200的其他部分电隔离。
源/漏区104与下方的穿通阻止层102掺杂类型相反，在穿通阻止层 102和源/漏区104之间形成PN结，以阻断源区和漏区之间的漏电流路径。然而，如果PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的上方(此时称为浅PN结)，则源/漏接触106可能使得源/漏区104与穿通阻止层102之间短接，仍然可能形成漏电流路径。因此，在常规的FinFET100中，应当形成深PN 结，即PN结的位置位于栅极导体111的底部表面(即栅极导体111与第一绝缘层105接触的表面)的下方(此时称为深PN结)。
然而，深PN结产生新的问题。如果穿通阻止层102的掺杂浓度过低，由于FinFET的栅长较短，可能出现源区和漏区之间的击穿。反之，如果穿通阻止层102的掺杂浓度过高，则可能出现带间隧穿 (band-to-band tunneling)，导致PN结自身的漏电流较大。
因此，期望在抑制FinFET的漏电流的同时可以改善工艺裕度和提高可靠性。
发明内容
本发明的目的是提供一种改善电性能的FinFET及其制造方法。
根据本发明的一方面，提供一种FinFET，包括：半导体衬底；位于半导体衬底上的第一掺杂类型的穿通阻止层；位于穿通阻止层上的半导体鳍片；与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及分别与源区和漏区相接触的源接触和漏接触，其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。
优选地，所述FinFET还包括位于半导体鳍片的两侧的第一绝缘层，所述第一绝缘层的顶部表面低于所述半导体鳍片的顶部表面，并且所述第一绝缘层将栅叠层与穿通阻止层隔开。
优选地，所述FinFET还包括位于所述源区的侧面的所述至少一部分上的源侧墙，以及，位于所述漏区的侧面的所述至少一部分上的漏侧墙。
优选地，所述FinFET为N型FinFET。
优选地，所述FinFET还包括位于第一绝缘层上的第二绝缘层，其中，所述源接触和所述漏接触分别形成在第二绝缘层的开口中，并且第二绝缘层与所述源区的侧面的所述至少一部分以及所述漏区的侧面的所述至少一部分接触。
优选地，所述FinFET还包括从半导体鳍片的顶部表面和侧面生长的外延半导体层，所述外延半导体层横向扩展，并且所述源接触和所述漏接触分别与外延半导体层接触。
优选地，在所述FinFET中，所述外延半导体层具有近似菱形的截面形状，并且，所述外延半导体层的顶部表面是外延生长的自由表面。
优选地，所述FinFET为P型FinFET。
优选地，在所述FinFET中，所述源区和所述漏区由硅组成，以及所述外延半导体层由硅锗组成。
优选地，在所述FinFET中，选择所述源接触和所述漏接触的材料，在沟道区中产生应力以提高载流子的迁移率。
优选地，在所述FinFET中，选择所述源侧墙和所述漏侧墙的材料，在沟道区中产生应力以提高载流子的迁移率。
优选地，在所述FinFET中，选择所述源接触和所述漏接触的材料，在沟道区中产生应力以提高载流子的迁移率。
优选地，在所述FinFET中，选择所述外延半导体层的材料和/或掺杂剂，在沟道区中产生应力以提高载流子的迁移率。
优选地，在所述FinFET中，所述源区和所述漏区分别与所述穿通阻止层形成PN结的位置高于所述栅极导体的底部表面。
优选地，在所述FinFET中，所述栅极导体沿着与所述半导体鳍片的长度方向大致垂直的方向延伸。
优选地，所述FinFET还包括位于所述栅极导体的侧面上的栅极侧墙。
根据本发明的另一方面，提供一种制造FinFET的方法，包括：通过第一离子注入，在半导体衬底中形成第一掺杂类型的穿通阻止层和位于穿通阻止层上方的上部半导体层；将上部半导体层图案化成半导体鳍片；形成与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；在半导体鳍片与栅叠层相邻的部分中，形成第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及形成分别与源区和漏区相接触的源接触和漏接触，其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。
优选地，在所述方法中，在形成半导体鳍片和形成栅叠层的步骤之间，还包括：在半导体鳍片的两侧形成第一绝缘层，所述第一绝缘层的顶部表面低于所述半导体鳍片的顶部表面，并且所述第一绝缘层将栅叠层与穿通阻止层隔开。
优选地，在所述方法中，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：在所述源区的侧面的所述至少一部分上形成源侧墙；以及，在所述漏区的侧面的所述至少一部分上形成漏侧墙。
优选地，在所述方法中，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：在第一绝缘层上形成第二绝缘层，其中，所述源接触和所述漏接触分别形成在第二绝缘层的开口中，并且第二绝缘层与所述源区的侧面的所述至少一部分以及所述漏区的侧面的所述至少一部分接触。
优选地，在所述方法中，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：从半导体鳍片的顶部表面和侧面生长外延半导体层，其中，所述外延半导体层横向扩展，并且所述源接触和所述漏接触分别与外延半导体层接触。
优选地，在所述方法中，其中所述外延半导体层具有近似菱形的截面形状，并且，所述外延半导体层的顶部表面是外延生长的自由表面。
根据本发明的FinFET及其制造方法，在FinFET中，源/漏接触仅仅接触源/漏区的顶部表面，以及可选地还接触源/漏区的侧面上部。例如，在优选的实施例中，在源/漏区的侧面形成源/漏侧墙，使得源/漏接触与源/漏区的侧面隔开，从而使得源/漏接触与源/漏区和穿通阻止层之间的界面隔开。
在FinFET形成浅PN结的情形下，由于穿通阻止层的掺杂浓度可以较低，因此可以减小PN结的漏电流。然而，浅PN结可能暴露于源/漏接触。在FinFET形成深PN结的情形下，由于工艺误差(例如蚀刻)，深PN结也可能暴露于源/漏接触。不论浅PN结还是深PN结，源/漏接触均可能成为源/漏区和穿通阻止层之间的短接路径。根据本发明的 FinFET避免源/漏区和穿通阻止层之间的短接，从而提高了FinFET的可靠性。此外，该FinFET不需要苛刻地控制穿通阻止层和源/漏区之间的界面，以及穿通阻止层自身的掺杂浓度，从而改善了工艺裕度。
附图说明
图1示出常规的FinFET的分解透视图；
图2示出根据本发明的第一实施例的FinFET的分解透视图；
图3示出根据本发明的第二实施例的FinFET的分解透视图；
图4示出根据本发明的第三实施例的FinFET的分解透视图；
图5示出根据本发明的第四实施例的制造FinFET的方法的流程图；以及
图6至13c分别示出根据本发明的第四实施例的制造FinFET的方法中不同阶段的半导体结构的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、 InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、 TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、 Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明可以各种形式呈现，以下将描述其中一些示例。
图2示出根据本发明的第一实施例的FinFET200的分解透视图。 FinFET200包括在半导体衬底201中形成的穿通阻止层202，以及位于穿通阻止层202上的至少一个半导体鳍片203。半导体鳍片203与栅极电介质210和栅极导体211组成的栅叠层相交。在半导体鳍片203的一部分长度上，栅极导体211覆盖半导体鳍片203的顶部表面和两个侧面的至少一部分。栅极电介质210将栅极导体211和半导体鳍片203隔开。栅极导体211例如沿着与半导体鳍片203的长度方向大致垂直的方向延伸。在栅极导体211的侧面可以形成栅极侧墙212，用于将栅极导体211 与FinFET200的其他部分电隔离。
在半导体鳍片203的两端掺杂形成源/漏区204。源/漏区204与下方的穿通阻止层202掺杂类型相反，在穿通阻止层202和源/漏区204之间形成PN结，以阻断源区和漏区之间的漏电流路径。
源/漏接触206分别与源/漏区204接触。源/漏接触206例如与栅极导体211平行延伸。源/漏接触206与穿通阻止层202之间由第一绝缘层 205隔开。源/漏接触206可以形成第二绝缘层220中，例如是填充第二绝缘层220中的开口的导电材料。
与图1所示的根据现有技术的FinFET100不同，根据本实施例的 FinFET200还包括在源/漏区204的侧面形成的源/漏侧墙207。源/漏侧墙 207位于源/漏接触206和源/漏区204之间，使得源/漏接触206仅仅接触源/漏区204的顶部表面，以及可选地，还可以接触源/漏区204的侧面上部。由于源/漏侧墙207的存在，源/漏接触206不会将源/漏区204 与穿通阻止层202之间短接。因此，在本发明的FinFET200中，可以形成浅PN结，即PN结的位置位于栅极导体211的底部表面(即栅极导体 211与第一绝缘层205接触的表面)的上方。
在上述的实施例中，源/漏侧墙207可以由与栅极侧墙212相同或不同的任何绝缘材料组成。
在优选的实施例中，可以针对不同导电类型的FinFET选择不同的源/漏接触206和源/漏侧墙207的材料，在源/漏区204中产生合适的应力，以进一步改善FinFET的电性能。
根据优选的实施例，当形成的器件是N型FinFET时，源/漏接触206 和源/漏侧墙207可以沿着沟道区的纵向方向对沟道区施加拉应力，并且沿着沟道区的横向方向对沟道区施加压应力，以提高作为载流子的电子的迁移率。替代地，当晶体管是P型FinFET时，源/漏接触206和源/ 漏侧墙207可以沿着沟道区的纵向方向对沟道区施加压应力，并且沿着沟道区的横向方向对沟道区施加拉应力，以提高作为载流子的空穴的迁移率。
图3示出根据本发明的第二实施例的FinFET300的分解透视图。 FinFET300包括在半导体衬底301中形成的穿通阻止层302，以及位于穿通阻止层302上的至少一个半导体鳍片303。半导体鳍片303与栅极电介质310和栅极导体311组成的栅叠层相交。在半导体鳍片303的一部分长度上，栅极导体311覆盖半导体鳍片303的顶部表面和两个侧面的至少一部分。栅极电介质310将栅极导体311和半导体鳍片303隔开。栅极导体311例如沿着与半导体鳍片303的长度方向大致垂直的方向延伸。在栅极导体311的侧面可以形成栅极侧墙313，用于将栅极导体311 与FinFET300的其他部分电隔离。
在半导体鳍片303的两端掺杂形成源/漏区304。源/漏区304与下方的穿通阻止层302掺杂类型相反，在穿通阻止层302和源/漏区304之间形成PN结，以阻断源区和漏区之间的漏电流路径。
源/漏接触306分别与源/漏区304接触。源/漏接触306例如与栅极导体311平行延伸。源/漏接触306与穿通阻止层302之间由第一绝缘层 305隔开。源/漏接触306可以形成第二绝缘层320中，例如是填充第二绝缘层320中的开口的导电材料。
与图1所示的根据现有技术的FinFET100不同，在根据本实施例的 FinFET300中，源/漏接触306仅仅接触源/漏区304的顶部表面，以及可选地，还可以接触源/漏区304的侧面上部。例如，在第二绝缘层320中通过蚀刻形成开口，该开口暴露源/漏区304的顶部表面。然后沉积导电材料填充第二绝缘层320中的开口，以形成仅仅接触源/漏区304的顶部表面的源/漏接触306。在蚀刻中可以控制得开口的深度，使其位于PN 结的上方，从而源/漏接触306不会将源/漏区304与穿通阻止层302之间短接。因此，在本发明的FinFET300中，可以形成浅PN结，即PN 结的位置位于栅极导体311的底部表面(即栅极导体311与第一绝缘层 305接触的表面)的上方。
图4示出根据本发明的第三实施例的FinFET400的分解透视图。 FinFET400包括在半导体衬底401中形成的穿通阻止层402，以及位于穿通阻止层402上的至少一个半导体鳍片403。半导体鳍片403与栅极电介质410和栅极导体411组成的栅叠层相交。在半导体鳍片403的一部分长度上，栅极导体411覆盖半导体鳍片403的顶部表面和两个侧面的至少一部分。栅极电介质410将栅极导体411和半导体鳍片403隔开。栅极导体411例如沿着与半导体鳍片403的长度方向大致垂直的方向延伸。在栅极导体411的侧面可以形成栅极侧墙414，用于将栅极导体411 与FinFET400的其他部分电隔离。
在半导体鳍片403的两端掺杂形成源/漏区404。源/漏区404与下方的穿通阻止层402掺杂类型相反，在穿通阻止层402和源/漏区404之间形成PN结，以阻断源区和漏区之间的漏电流路径。
与图1所示的根据现有技术的FinFET100相似，在根据本实施例的 FinFET400中，在形成第二绝缘层420之后，形成用于源/漏接触406的开口。该开口暴露源/漏区404的顶部表面和侧面。
然而，与图1所示的根据现有技术的FinFET100相似，在根据本实施例的FinFET400中，在形成源/漏接触406之前，在开口中形成外延半导体层408。外延半导体层408在源/漏区404的顶部表面和侧面上外延生长。在半导体鳍片403由Si组成的情形下，外延半导体层408的自由表面是外延生长形成的晶面，从而具有近似菱形的截面形状，如图4所示。外延半导体层408使得半导体鳍片403的源/漏区404横向扩展，甚至相邻的半导体鳍片403的外延半导体层408最终彼此接触。外延半导体层408和半导体鳍片403的源/漏区404一起，形成FinFET的源/漏区。此外，外延半导体层408可以增加与源/漏接触406的接触面积，从而降低接触电阻。
在随后的步骤中形成源/漏接触406，源/漏接触406例如是填充第二绝缘层420中的开口的导电材料。源/漏接触406分别与源/漏区404的外延半导体层408接触。源/漏接触406例如与栅极导体411平行延伸。
在根据本实施例的FinFET400中，源/漏接触406仅仅接触外延半导体层408的上部表面。由于外延半导体层408的遮挡，源/漏接触406未接触外延半导体层408的下部表面，并且未直接接触源/漏区404，从而源/漏接触406不会将源/漏区404与穿通阻止层402之间短接。因此，在本发明的FinFET400中，可以形成浅PN结，即PN结的位置位于栅极导体411的底部表面(即栅极导体411与第一绝缘层405接触的表面) 的上方。
在上述的实施例中，外延半导体层408可以由与半导体鳍片403相同或不同的半导体材料组成，并且掺杂成导电性的。
在优选的实施例中，可以针对不同导电类型的FinFET选择不同的半导体材料和/或掺杂剂，和/或选择源/漏接触406的材料，在源/漏区404 中产生合适的应力，以进一步改善FinFET的电性能。
根据优选的实施例，当晶体管是P型FinFET时，外延半导体层408 可以减小由源/漏接触406产生的沿着沟道区的纵向方向的拉应力。根据进一步优选的实施例，源/漏区404由硅组成，外延半导体层408由硅锗组成。此时，外延半导体层408不仅可以抵消源/漏接触406的拉应力作用，甚至可以将沿着沟道区的纵向方向的拉应力转变成压应力，从而提高作为载流子的空穴的迁移率。
此外，在外延生长之前，可以通过离子注入和蚀刻去除源/漏区的一部分，减小源漏区的厚度和高度，然后才始外延生长。该外延生长可以获得高质量的外延层，并且增强应力作用。
图5示出根据本发明的第四实施例的制造FinFET的方法的流程图，图6至13c分别示出根据本发明的第四实施例的制造FinFET的方法不同阶段的半导体结构的截面图。该方法用于制造图2所示的根据本发明的第一实施例的FinFET200。在图2中示出了截面图的截取位置，其中，在图6至8和9a至13a中示出沿线AA截取的半导体结构的截面图，图 9b至13b示出沿线BB截取的半导体结构的截面图，图9c至13c示出沿线CC截取的半导体结构的截面图。
该方法开始于步骤S01，其中，提供半导体衬底201。
在步骤S02中，在半导体衬底201中进行离子注入。在半导体衬底 201中形成的掺杂区将提供穿通阻止层202，半导体衬底201位于穿通阻止层202的部分形成上部半导体层201’，如图6所示。例如，离子注入垂直于半导体结构的表面。控制离子注入的参数，使得掺杂区位于半导体衬底201的预定深度并且具有期望的掺杂浓度。
在离子注入中，针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用P型掺杂剂，例如B、In，在P型FinFET中可以使用N型掺杂剂，例如P、As。将要形成的穿通阻止层的掺杂类型与源区和漏区的掺杂类型相反，从而可以断开源区和漏区之间的漏电流路径。
在步骤S03中，通过旋涂在上部半导体层201’上形成光致抗蚀剂层，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层形成用于限定半导体鳍片的形状(例如，条带)的图案。
采用光致抗蚀剂层作为掩模，通过干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，或者通过使用蚀刻剂溶液的湿法蚀刻，去除上部半导体层201’的暴露部分，从而将上部半导体层201’蚀刻成半导体鳍片203，如图7所示。半导体鳍片203的高度决定于初始的上部半导体层201’的厚度，相邻的半导体鳍片203由蚀刻形成的开口隔开。
通过控制蚀刻的时间，或者使用选择性的蚀刻剂，可以控制蚀刻的深度，使得可以完全去除上部半导体层201’的暴露部分。该蚀刻可以去除穿通阻止层202的一部分，甚至完全去除穿通阻止层202的暴露部分。进一步地，在完全去除上部半导体层201’和穿通阻止层202的暴露部分之后，该蚀刻还可以去除半导体衬底201的一部分。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
随后，例如通过高密度等离子体沉积(HDP)工艺，在半导体结构的表面上形成第一绝缘层205(例如，氧化硅)，以填充半导体鳍片之间的开口。通过选择性的蚀刻工艺(例如，反应离子蚀刻)，回蚀刻第一绝缘层205，如图8所示。该蚀刻不仅去除第一绝缘层205位于半导体鳍片203的顶部表面上的部分，而且减小第一绝缘层205位于开口内的部分的厚度。第一绝缘层205限定开口的深度。控制蚀刻的时间，使得开口的深度大于半导体鳍片203的高度。也即，开口的底部位于穿通阻止层202的顶部下方。
在步骤S04中，通过已知的沉积工艺，如电子束蒸发(EBM)、化学气相沉积(CVD)、原子层沉积(ALD)、溅射等，在半导体结构的表面上形成栅极电介质210(例如，氧化硅或氮化硅)。在一个示例中，该栅极电介质210为约0.8-1.5nm厚的氧化硅层。栅极电介质210覆盖半导体鳍片203的顶部表面和侧面。
通过上述已知的沉积工艺，在半导体结构的表面上形成导体层(例如，掺杂多晶硅)。如果需要，可以对导体层进行化学机械抛光(CMP)，以获得平整的表面。
采用光致抗蚀剂掩模，将该导体层图案化为与半导体鳍片203相交的栅极导体211，并且进一步去除栅极电介质210的暴露部分。栅极导体211和栅极电介质210一起形成栅堆叠。例如，栅极导体211的形状为条带，并且沿着与半导体鳍片203的长度大致垂直的方向延伸。
然后，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于栅极导体211的侧面上的垂直部分保留，从而形成栅极侧墙107，如图9a、9b和9c所示。通常，由于形状因子，半导体鳍片203侧面上的氮化物层厚度比栅极导体211的侧面上的氮化物层厚度小，从而在该蚀刻步骤中可以完全去除半导体鳍片203侧面上的氮化物层。
该蚀刻暴露半导体鳍片203位于栅极导体211两侧的部分的顶部表面和侧面。
在步骤S05中，按照常规的离子注入工艺在半导体鳍片203两端的暴露部分中形成源/漏区204，如图10a、10b和10c所示。在离子注入中，针对不同类型的FinFET可以采用不同的掺杂剂。在N型FinFET中可以使用N型掺杂剂，例如P、As，在P型FinFET中可以使用P型掺杂剂，例如B、In。
由于穿通阻止层202的掺杂类型与源/漏区204的掺杂类型相反，因此在穿通阻止层202和源/漏区204之间的界面形成PN结，以断开源/ 漏区204之间的漏电流路径。
在步骤S06中，例如通过高密度等离子体沉积(HDP)工艺，在半导体结构的表面上形成第二绝缘层220(例如，氧化硅)，以覆盖栅极导体211和源/漏区204。如果需要，可以对第二绝缘层220进行化学机械抛光(CMP)，以获得平整的表面。
通过旋涂在第二绝缘层220上形成光致抗蚀剂层，并通过其中包括曝光和显影的光刻工艺将光致抗蚀剂层形成用于限定源/漏接触的形状 (例如，条带)的图案。
采用光致抗蚀剂层作为掩模，通过上述的干法蚀刻或湿法蚀刻，去除第二绝缘层220的暴露部分，从而在第二绝缘层220蚀刻形成接触开口，如图11a、11b、11c所示。
通过控制蚀刻的时间，或者使用选择性的蚀刻剂，可以控制蚀刻的深度，使得可以完全去除第二绝缘层220的暴露部分。进一步地，该蚀刻可以去除第一绝缘层205的一部分，但未完全去除第一绝缘层205的暴露部分。在蚀刻之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。
应当注意，接触开口不仅暴露源/漏区204的顶部表面和侧面，而且进一步暴露了穿通阻止层202和源/漏区204之间的界面。
在步骤S07中，通过上述已知的沉积工艺，在半导体结构的表面上形成氮化物层。在一个示例中，该氮化物层为厚度约5-20nm的氮化硅层。通过各向异性的蚀刻工艺(例如，反应离子蚀刻)，去除氮化物层的横向延伸的部分，使得氮化物层位于源/漏区204的侧面上的垂直部分保留，从而形成源/漏侧墙207，如图12a、12b和12c所示。
该蚀刻暴露源/漏区204的顶部表面和侧面。可选地，该蚀刻还可以暴露源/漏区204的侧面上部。
在步骤S08中，通过上述已知的沉积工艺，在半导体结构的表面上形成导体层。该导体层的厚度应该足以填充接触开口。然后，以第二绝缘层作为停止层，对导体层进行化学机械抛光(CMP)，以获得平整的表面，并且去除导体层位于接触开口外部的部分。该导体层填充接触开口的部分保留并且形成源/漏接触206，如图13a、13b和13c所示。
根据上述的各个实施例，在形成源/漏接触之后，可以在所得到的半导体结构上形成层间绝缘层、位于层间绝缘层中的通孔、位于层间绝缘层上表面的布线或电极，从而完成FinFET的其他部分。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (8)

1.一种FinFET，包括：
半导体衬底；
位于半导体衬底上的第一掺杂类型的穿通阻止层；
位于穿通阻止层上的半导体鳍片；
与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；
位于半导体鳍片的两侧的第一绝缘层，所述第一绝缘层的顶部表面低于所述半导体鳍片的顶部表面，并且所述第一绝缘层将栅叠层与穿通阻止层隔开；
在半导体鳍片与栅叠层相邻的部分中形成的第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及
分别与源区和漏区相接触的源接触和漏接触，
其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。
2.根据权利要求1所述的FinFET，还包括位于所述源区的侧面的所述至少一部分上的源侧墙，以及，位于所述漏区的侧面的所述至少一部分上的漏侧墙。
3.根据权利要求1所述的FinFET，还包括位于第一绝缘层上的第二绝缘层，其中，所述源接触和所述漏接触分别形成在第二绝缘层的开口中，并且第二绝缘层与所述源区的侧面的所述至少一部分以及所述漏区的侧面的所述至少一部分接触。
4.根据权利要求1所述的FinFET，还包括从半导体鳍片的顶部表面和侧面生长的外延半导体层，所述外延半导体层横向扩展，并且所述源接触和所述漏接触分别与外延半导体层接触。
5.一种制造FinFET的方法，包括：
通过第一离子注入，在半导体衬底中形成第一掺杂类型的穿通阻止层和位于穿通阻止层上方的上部半导体层；
将上部半导体层图案化成半导体鳍片；
在半导体鳍片的两侧形成第一绝缘层，所述第一绝缘层的顶部表面低于所述半导体鳍片的顶部表面，并且所述第一绝缘层将栅叠层与穿通阻止层隔开；
形成与半导体鳍片相交的栅叠层，所述栅叠层包括栅极导体和栅极电介质，栅极电介质位于栅极导体和半导体鳍片之间；
在半导体鳍片与栅叠层相邻的部分中，形成第二掺杂类型的源区和漏区，第二掺杂类型与第一掺杂类型相反，所述源区和漏区分别包括顶部和侧面；以及
形成分别与源区和漏区相接触的源接触和漏接触，
其中，所述源接触与所述源区的顶部表面接触以及与所述源区的侧面的至少一部分隔开，以及，所述漏接触与所述漏区的顶部表面接触以及与所述漏区的侧面的至少一部分隔开。
6.根据权利要求5所述的方法，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：
在所述源区的侧面的所述至少一部分上形成源侧墙；以及，
在所述漏区的侧面的所述至少一部分上形成漏侧墙。
7.根据权利要求5所述的方法，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：
在第一绝缘层上形成第二绝缘层，
其中，所述源接触和所述漏接触分别形成在第二绝缘层的开口中，并且第二绝缘层与所述源区的侧面的所述至少一部分以及所述漏区的侧面的所述至少一部分接触。
8.根据权利要求5所述的方法，在形成源区和漏区的步骤与形成源接触和漏接触的步骤之间，还包括：
从半导体鳍片的顶部表面和侧面生长外延半导体层，
其中，所述外延半导体层横向扩展，并且所述源接触和所述漏接触分别与外延半导体层接触。
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