KR102422430B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에 형성되고 제1 방향으로 연장되는 제1 핀형 패턴, 상기 제1 핀형 패턴과 교차하도록 형성되는 게이트 구조체, 상기 게이트 구조체의 적어도 일측에서, 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층, 및 상기 게이트 구조체의 측벽과 접하는 제1 부분과, 상기 제1 부분 상에서 상기 게이트 구조체의 측벽과 이격되는 제2 부분을 포함하는 금속 컨택을 포함하되, 상기 제1 부분은 상기 제1 에피텍셜층과 접하고, 상기 제1 부분 및 상기 제2 부분 사이의 경계면에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricating method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 반도체 핀(fin)을 형성하고 반도체 핀의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
다만, 로직 디바이스의 고집적화에 따른 디자인 룰이 스케일 다운됨에 따라, 컨택 저항이 반도체 장치의 성능에 미치는 영향이 높아지고 있다.
본 발명이 해결하려는 과제는, 금속 컨택이 소오스/드레인 영역을 감싸도록 형성함으로써, 컨택 저항 및 컨택 사이즈를 감소시키고, 소자의 성능을 개선시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 실리사이드 제조 공정 없이, 더미 에피택셜층을 이용하여 금속 컨택이 소오스/드레인 영역을 감싸도록 형성함으로써, 컨택 저항 및 컨택 사이즈를 감소시키고, 소자의 성능을 개선시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은, 기판 상에 형성되고 제1 방향으로 연장되는 제1 핀형 패턴, 상기 제1 핀형 패턴과 교차하도록 형성되는 게이트 구조체, 상기 게이트 구조체의 적어도 일측에서, 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층, 및 상기 게이트 구조체의 측벽과 접하는 제1 부분과, 상기 제1 부분 상에서 상기 게이트 구조체의 측벽과 이격되는 제2 부분을 포함하는 금속 컨택을 포함하되, 상기 제1 부분은 상기 제1 에피텍셜층과 접하고, 상기 제1 부분 및 상기 제2 부분 사이의 경계면에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체와 상기 제1 에피텍셜층을 덮는 층간 절연막을 더 포함하고, 상기 층간 절연막은, 상기 제1 에피텍셜층과 접하지 않도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 제1 에피텍셜층과 상기 층간 절연막 사이에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 부분과 상기 게이트 구조체 사이에는, 상기 층간 절연막이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택과 상기 제1 에피텍셜층 사이, 및 상기 금속 컨택과 상기 층간 절연막 사이에 형성되는 베리어 메탈을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 베리어 메탈은, 상기 제1 에피텍셜층과 접하는 제1 파트과, 상기 층간 절연막과 접하는 제2 파트을 포함하며, 상기 제1 파트과 상기 제2 파트은 서로 다른 조성을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되는 필드 절연막을 더 포함하고, 상기 금속 컨택의 일부는, 상기 필드 절연막과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층은, Si, SiC를 포함하고, 상기 반도체 장치는, NMOS 트랜지스터로 동작할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 제1 영역를 둘러싸는 제2 에피텍셜층을 더 포함하고, 상기 금속 컨택은, 상기 제2 에피텍셜층의 상면, 및 상기 제1 에피텍셜층의 상기 제1 영역 상에 위치하는 제2 영역의 외면을 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 에피텍셜층은, 상기 제1 에피텍셜층과 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판상에 형성된 필드 절연막을 더 포함하고, 상기 제2 에피텍셜층의 하면은, 상기 필드 절연막과 접하고, 상기 제2 에피텍셜층의 상면은, 상기 금속 컨택과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체와 상기 제1 에피텍셜층을 덮는 층간 절연막을 더 포함하되, 상기 층간 절연막은 상기 제1 에피텍셜층의 하부의 외면과 접하고, 상기 금속 컨택은, 상기 제1 에피텍셜층의 상부의 외면을 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸는 제2 에피텍셜층을 더 포함하되, 상기 제2 에피텍셜층은, 상기 제1 에피텍셜층과 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 제2 에피텍셜층에 대하여, 상기 제1 에피텍셜층과 접하는 내면에 대향되는 외면을 완전히 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층은, SiGe를 포함하고, 상기 제2 에피텍셜층은, Si 또는 SiC를 포함하며, 상기 반도체 장치는, PMOS 트랜지스터로 동작할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층과 오버랩되는 상기 제1 핀형 패턴의 상면은, 상기 게이트 구조체와 오버랩되는 상기 제1 핀형 패턴의 상면과 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택에 있어서, 상기 제1 부분과 상기 제2 부분은, 동일 물질을 포함하고, 일체로 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은, 필드 절연막의 상면보다 위로 돌출되는 제1 핀형 패턴, 상기 제1 핀형 패턴 상에 형성되는 제1 에피택셜층, 상기 필드 절연막 상에 위치하고, 상기 제1 핀형 패턴 및 상기 제1 에피택셜층을 덮는 층간 절연막, 및 상기 층간 절연막 내에서, 상기 제1 에피택셜층의 외주면을 따라 형성되고, 상기 필드 절연막과 접하는 금속 컨택으로, 상기 금속 컨택의 상면은 상기 층간 절연막의 상면과 동일 평면 상에 배치되는 금속 컨택을 포함한다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택과 상기 제1 에피텍셜층 사이, 및 상기 금속 컨택과 상기 층간 절연막 사이에 형성되는 베리어 메탈을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 베리어 메탈은, 상기 제1 에피텍셜층과 접하는 제1 영역과, 상기 층간 절연막과 접하는 제2 영역을 포함하며, 상기 제1 영역과 상기 제2 영역은 서로 다른 조성을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸는 제2 에피텍셜층을 더 포함하되, 상기 제2 에피텍셜층은, 상기 제1 에피텍셜층과 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 제2 에피텍셜층에 대하여, 상기 제1 에피텍셜층과 접하는 내면에 대향되는 외면을 완전히 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층과 오버랩되는 상기 제1 핀형 패턴의 상면은, 상기 게이트 구조체와 오버랩되는 상기 제1 핀형 패턴의 상면과 동일 평면 상에 배치될 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 필드 절연막의 상면보다 위로 돌출되고, 제1 방향으로 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하도록 형성되는 게이트 구조체, 상기 게이트 구조체의 적어도 일측에서, 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층, 상기 게이트 구조체의 적어도 일측에서, 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층, 및 상기 제1 에피텍셜층과 상기 제2 에피텍셜층의 외주면을 둘러싸는 금속 컨택을 포함하되, 상기 금속 컨택은, 상기 게이트 구조체의 측벽과 접하는 제1 부분과, 상기 제1 부분 상에서 상기 게이트 구조체의 측벽과 이격되는 제2 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 부분 및 상기 제2 부분 사이의 경계면에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 부분의 일부는, 상기 게이트 구조체의 상면 아래에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층과 상기 제2 에피텍셜층은 서로 이격되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층과 상기 제2 에피텍셜층의 일부는 서로 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막과, 상기 제1 및 제2 에피텍셜층 사이에 배치되는 돌출 영역를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 돌출 영역은, 절연물질, 메탈 물질 또는 보이드(void)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체, 상기 제1 및 제2 에피텍셜층을 덮는 층간 절연막을 더 포함하되, 상기 층간 절연막은 상기 제1 및 제2 에피텍셜층의 제1 영역과 접하고, 상기 금속 컨택은, 상기 제1 및 제2 에피텍셜층의 제1 영역 상에 위치하는 제2 영역의 외면을 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 에피텍셜층의 외면을 완전히 둘러싸는 제3 에피텍셜층을 더 포함하되, 상기 제1 에피텍셜층과 상기 제2 에피텍셜층은 서로 동일한 물질을 포함하고, 상기 제3 에피텍셜층은, 상기 제1 및 제2 에피텍셜층과 서로 다른 물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 상에 제1 방향으로 연장되는 제1 핀형 패턴, 상기 제2 영역 상에 제2 방향으로 연장되는 제2 핀형 패턴, 상기 제1 핀형 패턴과 접하고, 상기 제1 방향과 교차하도록 연장되는 제1 게이트 구조체, 상기 제2 핀형 패턴과 접하고, 상기 제2 방향과 교차하도록 연장되는 제2 게이트 구조체, 상기 제1 게이트 구조체의 적어도 일측에서, 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층, 상기 제2 게이트 구조체의 적어도 일측에서, 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층, 상기 제1 에피텍셜층과 접하고 금속 물질을 포함하는 제1 금속 컨택, 및 상기 제2 에피텍셜층과 접하고 금속 물질을 포함하는 제2 금속 컨택을 포함하되, 상기 제1 금속 컨택은, 상기 제1 게이트 구조체의 측벽과 접하는 제1 부분과, 상기 제1 부분 상에서 상기 제1 게이트 구조체의 측벽과 이격되는 제2 부분을 포함하고, 상기 제2 금속 컨택의 최하면은, 상기 제2 에피텍셜층의 최상면과 다른 평면 상에 배치된다.
본 발명의 몇몇 실시예에서, 상기 제1 부분 및 상기 제2 부분 사이의 경계면에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 컨택의 최하면은, 상기 제2 에피텍셜층의 최상면보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판 상에 형성되는 필드 절연막을 더 포함하고, 상기 제1 금속 컨택은, 상기 필드 절연막과 접하고, 상기 제2 금속 컨택은, 상기 필드 절연막과 접하지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 컨택은, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸고, 상기 제2 금속 컨택은, 상기 제2 에피텍셜층의 상면의 일부에만 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 컨택의 최하면은, 상기 제1 에피텍셜층의 최하면과 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 NMOS 트랜지스터를 포함하고, 상기 제2 영역은 PMOS 트랜지스터를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸는 제1 베리어 메탈과, 상기 제2 에피텍셜층의 일부 상에만 위치하는 제2 베리어 메탈을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 베리어 메탈의 면적은, 상기 제2 베리어 메탈의 면적보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸는 제1 실리사이드층과, 상기 제2 에피텍셜층의 상부에만 위치하는 제2 실리사이드층 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 실리사이드층은, 상기 제2 실리사이드층과 서로 다른 두께를 갖도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 실리사이드층은, 상기 제2 실리사이드층과 서로 다른 조성을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 에피텍셜층에 대하여, 상기 제2 핀형 패턴과 접하는 내면을 제외한 외면을 완전히 둘러싸는 제3 에피텍셜층을 더 포함하되, 상기 제3 에피텍셜층은, 상기 제2 에피텍셜층과 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 컨택은, 상기 제3 에피텍셜층에 대하여, 상기 제2 에피텍셜층과 접하는 내면에 대향되는 외면을 완전히 둘러쌀 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은, 기판 상에, 제1 방향으로 연장되는 제1 핀형 패턴과, 상기 제1 핀형 패턴과 교차하도록 형성되는 게이트 구조체를 형성하고, 상기 게이트 구조체의 적어도 일측의 상기 제1 핀형 패턴 상에 제1 에피텍셜층을 성장시키고, 상기 제1 에피텍셜층 상에 상기 제1 에피텍셜층의 외면을 둘러싸는 더미 에피텍셜층을 성장시키고, 상기 더미 에피텍셜층을 덮는 층간 절연막을 형성하고, 상기 더미 에피텍셜층의 적어도 일부가 노출되도록 상기 층간 절연막을 관통하는 트렌치를 형성하고, 상기 제1 에피텍셜층에 대한 식각 선택비를 갖는 식각 가스 또는 에천트를 이용하여 상기 더미 에피텍셜층를 식각하고, 상기 층간 절연막과 상기 제1 에피텍셜층 사이의 공간을 금속 물질로 갭필(gapfill)하여 금속 컨택을 형성한다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 제1 에피텍셜층의 외주면을 완전히 둘러쌀 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 에피텍셜층를 식각하는 경우, 상기 데미 에피텍셜층의 일부는 상기 제1 에피텍셜층의 하부를 둘러싸도록 잔존하고, 상기 금속 컨택은, 잔존하는 상기 더미 에피텍셜층의 상면과, 상기 제1 에피택셜층의 상부를 둘러싸도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 금속 컨택은, 상기 게이트 구조체의 측면과 접하는 제1 부분과, 상기 게이트 구조체의 측면과 이격되는 제2 부분을 포함하도록 형성되고, 상기 제2 부분과 상기 게이트 구조체의 사이에는 상기 층간 절연막이 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 에피텍셜층 식각 후, 상기 금속 컨택 형성 전에, 상기 층간 절연막 및 상기 제1 에피텍셜층 상에 베리어 메탈을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층 형성 후, 상기 더미 에피텍셜층 형성 전, 상기 제1 에피텍셜층 상에 상기 제1 에피텍셜층을 둘러싸는 제2 에피텍셜층을 형성하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 다른 면은, 기판 상의 제1 영역에 제1 방향으로 연장되는 제1 핀형 패턴과, 상기 제1 핀형 패턴과 교차하도록 형성되는 제1 게이트 구조체와, 제2 영역에 제2 방향으로 연장되는 제2 핀형 패턴과, 상기 제2 핀형 패턴과 교차하도록 형성되는 제2 게이트 구조체를 형성하고, 상기 제1 게이트 구조체의 적어도 일측의 상기 제1 핀형 패턴 상에 제1 에피텍셜층을 성장시키고, 상기 제2 게이트 구조체의 적어도 일측의 상기 제2 핀형 패턴 상에 상기 제1 에피텍셜층과 다른 제2 에피텍셜층을 성장시키고, 상기 제1 에피텍셜층 상에 상기 제1 에피텍셜층의 외면을 둘러싸는 더미 에피텍셜층을 성장시키고, 상기 제1 영역과 상기 제2 영역을 덮는 층간 절연막을 형성하고, 상기 더미 에피텍셜층의 적어도 일부를 노출시키는 제1 트렌치와, 상기 제2 에피텍셜층의 일부를 노출시키는 제2 트렌치를 형성하고, 상기 제2 영역을 덮는 제1 포토 레지스트막을 형성하고, 상기 제1 에피텍셜층에 대한 식각 선택비를 갖는 식각 가스 또는 에천트를 이용하여 상기 더미 에피텍셜층를 식각하고, 상기 제1 포토 레지스트막을 제거하고, 상기 층간 절연막과 상기 제1 에피텍셜층 사이의 공간을 채우는 제1 금속 컨택과, 상기 제2 트렌치를 채우는 제2 금속 컨택을 형성한다.
본 발명의 몇몇 실시예에서, 상기 제2 금속 컨택의 최하면은, 상기 제2 에피텍셜층의 최상면보다 낮게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 금속 컨택은, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸고, 상기 제2 금속 컨택은, 상기 제2 에피텍셜층의 상면의 일부에만 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸는 제1 베리어 메탈과, 상기 제2 에피텍셜층의 일부 상에만 위치하는 제2 베리어 메탈을 형성하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 포토 레지스트막을 제거한 뒤, 상기 제1 영역을 덮는 제2 포토 레지스트막을 형성하고, 상기 제2 에피텍셜층의 상부에 실리사이드층을 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11, 도 12 및 도 13은 각각 도 10의 반도체 장치의 D - D, E - E, F - F를 따라서 절단한 단면도이다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19는 각각 도 18의 반도체 장치의 G1 - G1, G2 - G2를 따라서 절단한 단면도이다.
도 20은 각각 도 18의 반도체 장치의 I1 - I1, I2 - I2를 따라서 절단한 단면도이다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 26 내지 도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 30 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2, 도 3 및 도 4는 각각 도 1의 반도체 장치의 A - A, B - B, C - C를 따라서 절단한 단면도이다.
우선, 도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(1a)는, 기판(100), 제1 핀형 패턴(F1), 게이트 구조체(140), 제1 에피텍셜층(120), 금속 컨택(150), 층간 절연막(170) 등을 포함할 수 있다.
구체적으로, 기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(100)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판(100)이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판(100)이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1a)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
제1 핀형 패턴(F1)은 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
필드 절연막(110)은 기판(100) 상에 형성되어, 소자 분리를 위해 이용된다. 필드 절연막(110)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 필드 절연막(110)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 이때, 제1 핀형 패턴(F1)의 일부는 필드 절연막(110)의 상면보다 위로 돌출되도록 형성될 수 있다.
게이트 구조체(140)는 제1 핀형 패턴(F1) 상에, 제1 핀형 패턴(F1)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 게이트 구조체(140)은 제1 방향(X1)과 교차하는 제2 방향(Y1)을 따라서 길게 연장될 수 있다.
게이트 구조체(140)는, 제1 핀형 패턴(F1) 상에 순차적으로 형성된 게이트 절연막(141), 게이트 전극(142), 스페이서(145) 등을 포함할 수 있다. 이러한 구조로 인해 제1 핀형 패턴(F1)의 양 측면과 상면에 채널이 형성될 수 있다.
도면에 명확하게 도시하지는 않았으나, 제1 핀형 패턴(F1)과 게이트 절연막(141) 사이에는 인터페이스막이 형성될 수 있다. 인터페이스막은, 제1 핀형 패턴(F1)과 게이트 절연막(141) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면, 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또한, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞에서 예시한 막들의 조합으로 이루어질 수도 있다.
게이트 절연막(141)은 필드 절연막(110)과 제1 핀형 패턴(F1) 상에 형성될 수 있다. 게이트 절연막(141)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막(141)은, 예를 들어, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3, BaTiO3, 및 SrTiO3로 구성된 그룹에서 선택된 물질 중 어느 하나를 포함할 수 있다. 한편, 게이트 절연막(141)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 본 발명의 몇몇 실시예에 따르면, 도 3에 도시된 바와 같이, 게이트 절연막(141)은 후술할 게이트 스페이서(145)의 측벽을 따라 상부로 연장될 수 있다.
게이트 전극(142)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(142)은 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 게이트 전극(142)은 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다. 예를 들어, 게이트 전극(142)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(142)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
또한, 도면에 명확하게 도시하지는 않았으나, 본 발명의 몇몇 실시예에서, 게이트 전극(142)은 2층 이상의 적층된 복수의 금속층을 포함할 수 있다. 제1 금속층은 일함수 조절을 하고, 제1 금속층 상의 제2 금속층은 제1 금속층에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층은 W 또는 Al을 포함할 수 있다. 본 발명의 게이트 구조체(140)는 게이트 라스트(gate last) 제조 공정에 의해 형성될 수 있다.
스페이서(145)는 게이트 전극(142)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(145)는 도 3에 도시된 것과 같이 게이트 전극(142)의 양 측에 배치될 수 있다. 스페이서(145)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 3에서는 스페이서(145)의 일 측면을 직선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(145)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(145)의 형상은 도시된 것과 달리 곡선형 또는 L자형 등으로 변형될 수 있다.
제1 에피텍셜층(120)은 게이트 구조체(140)의 적어도 일측에, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제1 에피텍셜층(120)은 게이트 구조체(140)의 양측에 형성될 수 있다. 제1 에피텍셜층(120)은 스페이서의 측면 상에 접할 수 있다. 이때, 제1 에피텍셜층(120)은 본 발명의 반도체 장치(1a)의 소오스/드레인으로 동작할 수 있다.
한편, 제1 에피텍셜층(120)은 다양한 형상일 수 있다. 예를 들어, 제1 에피텍셜층(120)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 에피텍셜층(120)은 에피텍셜 성장 방식으로 형성될 수 있다. 구체적으로, 제1 에피텍셜층(120)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 에피텍셜층(120)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 도면으로 도시하지는 않았으나, 제1 에피텍셜층(120)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 반도체 장치(1a)가 PMOS 트랜지스터인 경우, 제1 에피텍셜층(120)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(1a)가 NMOS 트랜지스터인 경우, 제1 에피텍셜층(120)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 제1 에피텍셜층(120)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
층간 절연막(170)은 반도체 기판(100) 상에 형성될 수 있다. 층간 절연막(170)은 게이트 구조체(140)와 제1 에피텍셜층(120)를 덮도록 형성될 수 있다. 다만, 층간 절연막(170)은 제1 에피텍셜층(120)과 직접 접하지 않을도록 형성될 수 있다.
층간 절연막(170)은 층간 절연막(170)의 하부에 있는 반도체 소자들과 층간 절연막(170)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 층간 절연막(170)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다.
금속 컨택(150)은 제1 에피텍셜층(120)의 외주면을 둘러싸도록 형성될 수 있다. 예를 들어, 도 2를 참조하면, 금속 컨택(150)은 제1 에피텍셜층(120)과 제1 핀형 패턴(F1)이 접하는 부분을 제외한 제1 에피텍셜층(120)의 외면을 완전히 둘러쌀 수 있다. 이때, 금속 컨택(150)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 금속 컨택(150)은 일정한 두께로, 제1 에피텍셜층(120)를 둘러쌀 수 있다. 예를 들어, 제1 에피텍셜층(120)의 하부를 감싸는 금속 컨택(150)의 두께(D1)은 제2 에피텍셜층(126)의 상부를 감싸는 금속 컨택(150)의 두께(D2)와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속 컨택(150)이 제1 에피텍셜층(120)를 완전히 둘러쌈에 따라, 층간 절연막(170)은 제1 에피텍셜층(120)과 이격되도록 배치될 수 있다. 금속 컨택(150)은 층간 절연막(170)을 관통하는 제1 트렌치(174) 내에 형성될 수 있다.
제1 트렌치(174)는 테이퍼진(tapered) 형상으로 형성될 수 있다. 즉, 제1 트렌치(174)는 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 트렌치(174)는 직사각형 형상으로 형성될 수 있다. 제1 트렌치(174)는 제1 에피텍셜층(120)의 외주면 또는 필드 절연막(110)의 일부를 노출시키도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속 컨택(150)은 층간 절연막(170)을 관통하여 층간 절연막(170) 상에 배치된 배선과 제1 에피텍셜층(120) 또는 제1 핀형 패턴(F1)을 전기적으로 연결할 수 있다. 금속 컨택(150)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나 이에 한정되지 않는다. 도 2에 도시된 것처럼, 층간 절연막(170)의 상면은, 금속 컨택(150)의 상면과 동일 평면 상에 배치될 수 있다. 평탄화 공정(예를 들어, CMP 공정)을 통해서 층간 절연막(170)과 금속 컨택(150)의 상면은 나란해 질 수 있다.
도 3을 참조하면, 금속 컨택(150)은 제1 부분(150a)과 제2 부분(150b)을 포함할 수 있다. 제2 부분(150b)은 제1 부분(150a) 상에 형성될 수 있고, 제2 부분(150b)과 제1 부분(150a)은 일체로 형성될 수 있다. 제1 부분(150a)은 제1 에피텍셜층(120)의 상면과 접할 수 있고, 게이트 구조체(140)의 측벽과 접할 수 있다. 제2 부분(150b)은 제1 부분(150a) 상에서 게이트 구조체(140)의 측벽과 이격되도록(예를 들어, L3 길이만큼) 배치될 수 있다. 제2 부분(150b)과 게이트 구조체(140) 사이에는 층간 절연막(170)이 배치될 수 있다. 또한, 제2 부분(150b)의 일부는 게이트 구조체(140)의 상면보다 아래에 위치할 수 있다.
제1 부분(150a)과 제2 부분(150b) 사이의 경계면에서, 제1 부분(150a)의 폭(L1)은 상기 제2 부분(150b)의 폭(L2)보다 클 수 있다. 이때, 제1 부분(150a)과 제2 부분(150b)은, 동일 물질을 포함하고, 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 1 내지 도 4를 참조하여 설명한 것처럼, 본 발명의 반도체 장치(1a)는 제1 에피텍셜층(120)의 외면을 완전히 둘러싸는 랩핑 구조(wrapping structure)의 금속 컨택(150)을 포함한다. 금속 컨택(150)이 제1 에피텍셜층(120)의 외면을 완전히 둘러쌈에 따라, 금속 컨택(150)과 제1 에피텍셜층(120) 사이의 컨택 저항을 최소화 할 수 있다.
또한, 본 발명의 반도체 장치(1a)에서, 제1 에피텍셜층(120)은 제1 핀형 패턴(F1) 상에서 성장한 원형 그대로 유지된 채, 금속 컨택(150)에 의해 둘러싸일 수 있다. 제1 에피텍셜층(120)의 원형을 그대로 유지하기 위하여, 제1 에피텍셜층(120) 상에 더미 에피텍셜층을 형성하고, 이어서, 더미 에피텍셜층을 덮는 층간 절연막(170)을 형성한다. 이어서, 더미 에피텍셜층를 노출시키는 제1 트렌치(174) 형성 후, 더미 에피텍셜층를 제거하고, 이어서, 금속 컨택(150)을 더미 에피텍셜층이 형성되었던 영역 내에 갭필(gapfill)하는 공정을 이용한다. 이에 대한 자세한 설명은 후술하도록 한다.
본 발명의 반도체 제조 공정은, 별도의 실리사이드 형성 공정을 이용하지 않을 수 있다. 이를 통해, 금속 컨택(150)이 제1 에피텍셜층(120)를 원형 그대로 둘러싸도록 형성함으로써, 본 반도체 장치(1a)의 컨택 저항을 감소시킬 수 있으며, 컨택의 사이즈도 더욱 감소시킬 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치(1b)는 도 1 내지 도 4를 참조하여 설명한 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(1b)는 베리어 메탈(153)(barrier metal)을 더 포함할 수 있다.
베리어 메탈(153)은 상기 제1 트렌치(174) 내면에 형성될 수 있다. 구체적으로, 베리어 메탈(153)은 금속 컨택(150)과 제1 에피텍셜층(120) 사이에 형성되는 제1 파트(153a)과, 금속 컨택(150)과 층간 절연막(170) 사이에 형성되는 제2 파트(153b)을 포함할 수 있다. 즉, 제1 파트(153a)은 제1 에피텍셜층(120) 상에 제1 에피텍셜층(120)과 접하도록 형성되고, 제2 파트(153b)은 층간 절연막(170)과 접하도록 형성될 수 있다.
이에 따라, 베리어 메탈(153)은 제1 트렌치(174)의 양 측면 및 제1 에피텍셜층(120)의 외주면을 따라 형성될 수 있다. 베리어 메탈(153)은 일정한 두께로 컨포멀하게 제1 트렌치(174)의 내면을 따라 형성될 수 있다. 베리어 메탈(153)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 베리어 메탈(153)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다.
제1 파트(153a)과 제2 파트(153b)은 서로 다른 조성을 가질 수 있다. 예를 들어, 제1 파트(153a)는 실리사이드 물질을 포함할 수 있다. 상기 실리사이드 물질은, 금속 컨택(150)이 제1 에피텍셜층(120)와 층간 절연막(170) 사이의 영역(172)에 갭필되는 제조 공정에서, 제1 에피텍셜층(120)과 금속 컨택(150)의 계면에서 자연스럽게 발생할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치(1b)에서 베리어 메탈(153)이 형성됨에 따라, 금속 컨택(150)과 제1 에피텍셜층(120) 사이의 컨택 저항은 더욱 감소할 수 있으며, 본 발명의 반도체 장치의 성능은 더욱 향상될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(1c)는 도 1 내지 도 4를 참조하여 설명한 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(1c)는 제1 에피텍셜층(120)의 제1 영역(120a)을 둘러싸는 제2 에피텍셜층(124)을 더 포함할 수 있다.
구체적으로, 제1 에피텍셜층(120)은 제1 영역(120a)과 제2 영역(120b)을 포함할 수 있다. 제2 영역(120b)은 제1 영역(120a) 상에 위치하며, 제1 영역(120a)은 제1 에피텍셜층(120)의 하부, 제2 영역(120b)은 제1 에피텍셜층(120)의 상부에 해당할 수 있다.
제2 에피텍셜층(124)은 제1 영역(120a)의 외면을 둘러싸며, 필드 절연막(110) 상에 형성될 수 있다. 제2 에피텍셜층(124)은 필드 절연막(110)과 제1 영역(120a) 사이에 형성될 수 있다. 제2 에피텍셜층(124)은 본 발명의 제조 공정 중에 이용되는 더미 에피텍셜층의 일부에 해당하며, 더미 에피텍셜층의 식각 공정 중에서, 더미 에피텍셜층의 일부가 잔존함에 따라 형성될 수 있다. 즉, 제2 에피텍셜층(124)는 제1 트렌치(174)의 하부에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속 컨택(150)은 제2 에피텍셜층(124)의 상면, 및 제1 에피텍셜층(120)의 제2 영역(120b)의 외면을 둘러싸도록 형성될 수 있다. 금속 컨택(150)은 제1 트렌치(174) 내에서, 제2 에피텍셜층(124) 상에 형성될 수 있다.
이때, 제2 에피텍셜층(124)은 제1 에피텍셜층(120)과 서로 다른 물질을 포함할 수 있다. 예를 들어, 본 발명의 반도체 장치(1c)가 NMOS 인 경우, 제1 에피텍셜층(120)은 Si. SiC를 포함하고, 제2 에피텍셜층(124)은 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
비록, 금속 컨택(150)이 제1 에피텍셜층(120)의 일부를 감싸고 있으나, 본 발명의 반도체 장치(1c)는 앞에서 설명한 본 발명의 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(2)는 도 1 내지 도 4를 참조하여 설명한 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(2)의 금속 컨택(150)은 제1 에피텍셜층(120)의 상부(120d)의 외면만을 둘러싸고, 층간 절연막(170)은 제1 에피텍셜층(120)의 하부(120c)의 외면을 둘러쌀 수 있다.
본 발명의 반도체 장치(2)의 경우, 더미 에피텍셜층이 제1 에피텍셜층(120)의 상부(120d) 상에만 형성된 뒤, 식각됨에 따라 도 7과 같은 형태를 가질 수 있다.
제1 트렌치(175)는 제1 에피텍셜층(120)의 상부(120d)만을 노출시키게 되며, 제1 트렌치(175) 내에 금속 컨택(150)이 형성됨에 따라, 금속 컨택(150)은 제1 에피텍셜층(120)의 상부(120d)에만 접하게 된다. 또한, 층간 절연막(170)은 제1 에피텍셜층(120)의 하부(120c)에 접하게 된다.
비록, 금속 컨택(150)이 제1 에피텍셜층(120)의 일부를 둘러싸고 있으나, 본 발명의 반도체 장치(2)는 앞에서 설명한 본 발명의 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(3)는 도 1 내지 도 4를 참조하여 설명한 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(3)는 제1 에피텍셜층(125)의 외주면을 완전히 둘러싸는 제2 에피텍셜층(126)을 더 포함할 수 있다. 이때, 제2 에피텍셜층(126)은, 제1 에피텍셜층(125)과 서로 다른 물질을 포함할 수 있다.
구체적으로, 제2 에피텍셜층(126)은 제1 에피텍셜층(125)의 외주면을 둘러싸도록 형성될 수 있다. 제2 에피텍셜층(126)은 제1 에피텍셜층(125)과 제1 핀형 패턴(F1)이 접하는 부분을 제외한 제1 에피텍셜층(125)의 외면을 완전히 둘러쌀 수 있다. 이때, 제2 에피텍셜층(126)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 제2 에피텍셜층(126)은 일정한 두께로, 제1 에피텍셜층(125)를 둘러쌀 수 있다. 예를 들어, 제1 에피텍셜층(125)의 하부를 감싸는 제2 에피텍셜층(126)의 두께은 제1 에피텍셜층(125)의 상부를 감싸는 제2 에피텍셜층(126)의 두께와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 금속 컨택(150)은 제2 에피텍셜층(126)의 외주면을 둘러싸도록 형성될 수 있다. 금속 컨택(150)은 제2 에피텍셜층(126)에 대하여, 제1 에피텍셜층(125)과 접하는 내면에 대향되는 제2 에피텍셜층(126)의 외면을 완전히 둘러쌀 수 있다. 이때, 금속 컨택(150)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 금속 컨택(150)은 일정한 두께로, 제2 에피텍셜층(126)를 둘러쌀 수 있다. 예를 들어, 제2 에피텍셜층(126)의 하부를 감싸는 금속 컨택(150)의 두께는 제2 에피텍셜층(126)의 상부를 감싸는 금속 컨택(150)의 두께와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치(3)는 PMOS 트랜지스터로 동작할 수 있다. 이때, 예를 들어, 제1 에피텍셜층(125)은, SiGe를 포함하고, 제2 에피텍셜층(126)은, Si 또는 SiC를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치(3)는 앞에서 설명한 반도체 장치(1a)와 마찬가지로, 컨택 저항을 감소시킬 수 있으며, 컨택의 사이즈도 더욱 감소시킬 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(4)는 도 1 내지 도 4를 참조하여 설명한 반도체 장치(1a)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(4)의 경우, 제1 에피텍셜층(128)은 제1 핀형 패턴(F1)의 측벽과 상면을 둘러싸도록 형성될 수 있다. 이때, 제1 에피텍셜층(128)과 오버랩되는 제1 핀형 패턴(F1)의 상면은, 상기 게이트 구조체(140)와 오버랩되는 상기 제1 핀형 패턴(F1)의 상면과 동일 평면 상에 배치될 수 있다. 이에 따라, 제1 에피텍셜층(128)은 제1 핀형 패턴(F1)의 둘레를 따라 형성될 수 있다.
금속 컨택(150)은, 앞에서 설명한 것과 마찬가지로, 제1 에피텍셜층(128)의 외주면을 둘러싸도록 형성될 수 있다. 금속 컨택(150)은 일정한 두께로, 제1 에피텍셜층(128)를 둘러쌀 수 있으며, 이때, 금속 컨택(150)의 일부는 필드 절연막(110)의 상면과 접할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 11, 도 12 및 도 13은 각각 도 10의 반도체 장치의 D - D, E - E, F - F를 따라서 절단한 단면도이다. 다만, 도 12는 도 3과 실질적으로 동일하고, 도 13은 도 4와 실질적으로 동일하다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10 내지 도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(11)는, 기판(100), 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 게이트 구조체(240), 제1 에피텍셜층(220a), 제2 에피텍셜층(220b), 금속 컨택(250), 층간 절연막(270) 등을 포함할 수 있다.
제1 핀형 패턴(F1)은 기판(100) 상에서 제1 방향(X1)을 따라서 길게 연장될 수 있다. 마찬가지로, 제2 핀형 패턴(F2)도 동일한 기판(100) 상에서 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 핀형 패턴(F1)와 제2 핀형 패턴(F2)는 서로 이격될 수 있다. 제1 핀형 패턴(F1)와 제2 핀형 패턴(F2)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
게이트 구조체(240)는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 상에, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 게이트 구조체(240)은 제1 방향(X1)과 교차하는 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 게이트 구조체(240)는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 상에 순차적으로 형성된 게이트 절연막(241), 게이트 전극(242), 스페이서(245)(245) 등을 포함할 수 있다.
제1 에피텍셜층(220a)은 게이트 구조체(240)의 적어도 일측에, 제1 핀형 패턴(F1) 상에 형성될 수 있다. 제1 에피텍셜층(220a)은 게이트 구조체(240)의 양측에 형성될 수 있다. 제1 에피텍셜층(220a)은 스페이서(245)의 측면 상에 접할 수 있다.
마찬가지로, 제2 에피텍셜층(220b)은 게이트 구조체(240)의 적어도 일측에, 제2 핀형 패턴(F2) 상에 형성될 수 있다. 제2 에피텍셜층(220b)은 게이트 구조체(240)의 양측에 형성될 수 있다. 제2 에피텍셜층(220b)은 스페이서(245)의 측면 상에 접할 수 있다. 이때, 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)은 본 발명의 반도체 장치(11)의 소오스/드레인으로 동작할 수 있다.
제1 에피텍셜층(220a)과 제2 에피텍셜층(220b)은 서로 이격되도록 형성될 수 있으며, 서로 동일한 물질을 포함하며, 서로 동일한 형태를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간 절연막(270)은 반도체 기판(100) 상에 형성될 수 있다. 층간 절연막(270)은 게이트 구조체(240), 제1 에피텍셜층(220a), 및 제2 에피텍셜층(220b)을 덮도록 형성될 수 있다. 다만, 층간 절연막(270)은 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)과 직접 접하지 않을도록 형성될 수 있다.
금속 컨택(250)은 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)의 외주면을 둘러싸도록 형성될 수 있다. 예를 들어, 도 11를 참조하면, 금속 컨택(250)은 제1 에피텍셜층(220a)의 외면과, 제2 에피텍셜층(220b)의 외면을 동시에 완전히 둘러쌀 수 있다. 이때, 금속 컨택(250)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 금속 컨택(250)은 일정한 두께로, 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)을 둘러쌀 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
금속 컨택(250)이 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)를 완전히 둘러쌈에 따라, 층간 절연막(270)은 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)과 이격되도록 배치될 수 있다. 금속 컨택(250)은 층간 절연막(270)을 관통하는 제1 트렌치(274) 내에 형성될 수 있다.
도 12를 참조하면, 금속 컨택(250)은 제1 부분(250a)과 제2 부분(250b)을 포함할 수 있다. 제2 부분(250b)은 제1 부분(250a) 상에 형성될 수 있고, 제2 부분(250b)과 제1 부분(250a)은 일체로 형성될 수 있다. 제1 부분(250a)은 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)의 상면과 접할 수 있고, 게이트 구조체(240)의 측벽과 접할 수 있다. 제2 부분(250b)은 제1 부분(250a) 상에서 게이트 구조체(240)의 측벽과 이격되도록 배치될 수 있다. 제2 부분(250b)과 게이트 구조체(240) 사이에는 층간 절연막(270)이 배치될 수 있다.
제1 부분(250a)과 제2 부분(250b) 사이의 경계면에서, 제1 부분(250a)의 폭은 제2 부분(250b)의 폭보다 클 수 있다. 이때, 제1 부분(250a)과 제2 부분(250b)은, 동일 물질을 포함하고, 일체로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
또한, 금속 컨택(250)과 필드 절연막(110) 사이에는 돌출 영역(215)이 형성될 수 있다.
구체적으로, 돌출 영역(215)은 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)과 필드 절연막(110) 사이에 위치할 수 있다. 돌출 영역(215)은 층간 절연막(270)과 동일한 물질로 채워질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
돌출 영역(215)은 본 발명의 반도체 장치의 제조 과정에서, 더미 에피텍셜층의 아래에 형성된 공핍 영역에 해당할 수 있다. 돌출 영역(215)은 필드 절연막(110)과 완전히 오버랩될 수 있다.
본 발명의 반도체 장치(11)는 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)의 외면을 완전히 둘러싸는 랩핑 구조의 금속 컨택(250)을 포함한다. 금속 컨택(250)이 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)의 외면을 완전히 둘러쌈에 따라, 금속 컨택(250)과 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b) 사이의 컨택 저항을 최소화 할 수 있다.
또한, 본 발명의 반도체 장치(11)에서, 제1 에피텍셜층(220a)와 제2 에피텍셜층(220b)은 에피텍셜 성장한 원형을 그대로 유지된 채, 금속 컨택(250)에 의해 둘러싸일 수 있다.
금속 컨택(250)이 제1 에피텍셜층(220a) 및 제2 에피텍셜층(220b)를 원형 그대로 둘러싸도록 형성됨에 따라, 본 반도체 장치(11)의 컨택 저항은 감소될 수 있으며, 컨택의 사이즈도 감소될 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
도 14a 및 도 14b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 14a 및 도 14b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(12a, 12b)는 도 10 내지 도 13을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(12a, 12b)의 제1 에피텍셜층(221a)와 제2 에피텍셜층(221b)의 일부는 서로 접하도록 형성될 수 있다. 이때, 제1 에피텍셜층(221a)와 제2 에피텍셜층(221b)는 일체로 형성될 수 있으며, 서로 동일한 물질을 포함할 수 있다. 금속 컨택(250)은 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 외주면을 둘러싸도록 형성될 수 있다.
또한, 도 14a를 참조하면, 본 발명의 반도체 장치(12a)에서, 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)과 필드 절연막(110) 사이의 돌출 영역(216)은 금속 컨택(250)으로 채워질 수 있다.
다만, 본 발명이 이에 한정되는 것은 아니며, 도 14b를 참조하면, 본 발명의 반도체 장치(12b)에서, 돌출 영역(217)은 보이드(void)를 포함할 수 있다. 즉, 돌출 영역(217) 내에 공핍층이 형성될 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(13)는 도 10 내지 도 13을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(13)의 금속 컨택(250)은 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 상부의 외면만을 둘러싸고, 층간 절연막(270)은 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 하부의 외면을 둘러쌀 수 있다.
본 발명의 반도체 장치의 제조 과정에서, 제1 트렌치(275)는 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 상부만을 노출시키게 되며, 제1 트렌치(275) 내에 금속 컨택(250)이 형성됨에 따라, 금속 컨택(250)은, 도 15에 도시된 것처럼, 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 상면에만 접하게 된다. 또한, 층간 절연막(270)은 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 하부의 측면과 접하게 된다.
비록, 금속 컨택(250)이 제1 에피텍셜층(221a) 및 제2 에피텍셜층(221b)의 일부를 둘러싸고 있으나, 본 발명의 반도체 장치(13)는 앞에서 설명한 본 발명의 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다.
이때, 본 발명의 반도체 장치(13)의 돌출 영역(218)은 층간 절연막(270)으로 채워질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(14)는 도 10 내지 도 13을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(14)는 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)의 외주면을 완전히 둘러싸는 제3 에피텍셜층(226)을 더 포함할 수 있다. 이때, 제3 에피텍셜층(226)은, 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)과 서로 다른 물질을 포함할 수 있다.
구체적으로, 제3 에피텍셜층(226)은 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)의 외주면을 완전히 둘러싸도록 형성될 수 있다. 이때, 제3 에피텍셜층(226)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 제3 에피텍셜층(226)은 일정한 두께로, 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)을 둘러쌀 수 있다.
또한, 금속 컨택(250)은 제3 에피텍셜층(226)의 외주면을 둘러싸도록 형성될 수 있다. 금속 컨택(250)은 제3 에피텍셜층(226)에 대하여, 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)과 접하는 내면에 대향되는 외면을 완전히 둘러쌀 수 있다. 이때, 금속 컨택(250)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 금속 컨택(250)은 일정한 두께로, 제3 에피텍셜층(226)를 둘러쌀 수 있다. 예를 들어, 제3 에피텍셜층(226)의 하부를 감싸는 금속 컨택(250)의 두께는 제3 에피텍셜층(226)의 상부를 감싸는 금속 컨택(250)의 두께와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 에피텍셜층(225a)과 상기 제2 에피텍셜층(225b)은 서로 동일한 물질을 포함하고, 제3 에피텍셜층(226)은, 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)과 서로 다른 물질을 포함할 수 있다.
예를 들어, 본 발명의 반도체 장치(14)는 PMOS 트랜지스터로 동작할 수 있다. 이 경우, 제1 에피텍셜층(225a) 및 제2 에피텍셜층(225b)은 SiGe를 포함하고, 제3 에피텍셜층(226)은 Si 또는 SiC를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치(14)는 앞에서 설명한 반도체 장치(11)와 마찬가지로, 컨택 저항을 감소시킬 수 있으며, 컨택의 사이즈도 더욱 감소시킬 수 있다. 이에 따라, 본 발명의 반도체 장치의 성능은 향상될 수 있다.
이때, 본 발명의 반도체 장치(14)의 돌출 영역(219)은 금속 컨택(250) 또는 층간 절연막(270)으로 채워질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 17은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(15)는 도 10 내지 도 13을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(15)의 경우, 제1 에피텍셜층(228a)은 제1 핀형 패턴(F1)의 측벽과 상면을 둘러싸도록 형성될 수 있다. 마찬가지로, 제2 에피텍셜층(228b)은 제2 핀형 패턴(F2)의 측벽과 상면을 둘러싸도록 형성될 수 있다.
이때, 제1 에피텍셜층(228a)과 오버랩되는 제1 핀형 패턴(F1)의 상면은, 상기 게이트 구조체(240)와 오버랩되는 상기 제1 핀형 패턴(F1)의 상면과 동일 평면 상에 배치될 수 있다. 마찬가지로, 제2 에피텍셜층(228b)과 오버랩되는 제2 핀형 패턴(F2)의 상면은, 상기 게이트 구조체(240)와 오버랩되는 상기 제2 핀형 패턴(F2)의 상면과 동일 평면 상에 배치될 수 있다.
이에 따라, 제1 에피텍셜층(228a)은 제1 핀형 패턴(F1)의 둘레를 따라 형성되고, 제2 에피텍셜층(228b)은 제2 핀형 패턴(F1)의 둘레를 따라 형성될 수 있다.
금속 컨택(250)은, 앞에서 설명한 것과 마찬가지로, 제1 에피텍셜층(228a) 및 제2 에피텍셜층(228b)의 외주면을 둘러싸도록 형성될 수 있다. 금속 컨택(250)은 일정한 두께로, 제1 에피텍셜층(228a) 및 제2 에피텍셜층(228b)을 둘러쌀 수 있으며, 이때, 금속 컨택(250)의 일부는 필드 절연막(110)의 상면과 접할 수 있다.
본 발명의 반도체 장치(15)의 돌출 영역(215)은 층간 절연막(270) 또는 금속 컨택(250) 으로 채워질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 19는 각각 도 18의 반도체 장치의 G1 - G1, G2 - G2를 따라서 절단한 단면도이다. 도 20은 각각 도 18의 반도체 장치의 I1 - I1, I2 - I2를 따라서 절단한 단면도이다.
도 18 내지 도 20을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(21)의 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
기판(100)의 일부를 식각함으로써, 기판(100)의 제1 영역(I)에 제1 핀형 패턴(F11)이 형성되고, 기판(100)의 제2 영역(II)에 제2 핀형 패턴(F12)이 형성될 수 있다. 이때, 제1 핀형 패턴(F11)은 제1 방향(X1)으로 연장되고, 제2 핀형 패턴(F12)은 제2 방향(X2)으로 연장될 수 있다. 제1 핀형 패턴(F11)와 제2 핀형 패턴(F12)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
필드 절연막(110)은 기판(100)의 제1 영역(I) 및 제2 영역(II) 상에 형성되며, 소자 분리를 위해 이용될 수 있다.
제1 게이트 구조체(340)는 제1 핀형 패턴(F11) 상에, 제1 핀형 패턴(F11)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 제1 게이트 구조체(340)은 제1 방향(X1)과 교차하는 제3 방향(Y1)을 따라서 길게 연장될 수 있다.
마찬가지로, 제2 게이트 구조체(440)는 제2 핀형 패턴(F12) 상에, 제2 핀형 패턴(F12)과 교차하는 방향으로 형성될 수 있다. 예를 들어, 제2 게이트 구조체(440)은 제2 방향(X2)과 교차하는 제4 방향(Y2)을 따라서 길게 연장될 수 있다.
제1 에피텍셜층(320)은 제1 게이트 구조체(340)의 적어도 일측에, 제1 핀형 패턴(F11) 상에 형성될 수 있다. 제1 에피텍셜층(320)은 제1 게이트 구조체(340)의 양측에 형성될 수 있다. 제1 에피텍셜층(320)은 제1 게이트 구조체(340)의 스페이서(345)의 측면 상에 접할 수 있다.
마찬가지로, 제2 에피텍셜층(420)은 제2 게이트 구조체(440)의 적어도 일측에, 제2 핀형 패턴(F12) 상에 형성될 수 있다. 제2 에피텍셜층(420)은 제2 게이트 구조체(440)의 양측에 형성될 수 있다. 제2 에피텍셜층(420)은 제2 게이트 구조체(440)의 스페이서(445)의 측면 상에 접할 수 있다.
제1 에피텍셜층(320)과 제2 에피텍셜층(420)은 서로 다른 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 층간 절연막(370)은 반도체 기판(100) 상에 형성될 수 있다. 제1 층간 절연막(370)은 제1 게이트 구조체(340), 및 제1 에피텍셜층(320)을 덮도록 형성될 수 있다. 다만, 제1 층간 절연막(370)은 제1 에피텍셜층(320)과 직접 접하지 않을도록 형성될 수 있다.
제1 금속 컨택(350)은 제1 에피텍셜층(320)의 외주면을 둘러싸도록 형성될 수 있다. 예를 들어, 도 20을 참조하면, 제1 금속 컨택(350)은 제1 에피텍셜층(320)의 외면을 완전히 둘러쌀 수 있다. 이때, 제1 금속 컨택(350)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 제1 금속 컨택(350)은 일정한 두께로, 제1 에피텍셜층(320)을 둘러쌀 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 금속 컨택(350)이 제1 에피텍셜층(320)을 완전히 둘러쌈에 따라, 제1 층간 절연막(370)은 제1 에피텍셜층(320)과 이격되도록 배치될 수 있다. 제1 금속 컨택(350)은 제1 층간 절연막(370)을 관통하는 제1 트렌치(374) 내에 형성될 수 있다. 제1 트렌치(374)는 제1 에피텍셜층(320)의 외주면을 모두 노출시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
마찬가지로, 제2 층간 절연막(470)은 반도체 기판(100) 상에 형성될 수 있다. 제2 층간 절연막(470)은 제2 게이트 구조체(440), 및 제2 에피텍셜층(420)을 덮도록 형성될 수 있다.
다만, 제2 층간 절연막(470)은 제2 에피텍셜층(420)의 일부와 직접 접하도록 형성될 수 있다. 제2 층간 절연막(470) 내에는 제2 트렌치(474)가 형성될 수 있고, 제2 트렌치(474)는 제2 에피텍셜층(420)의 상면의 일부만을 노출시킬 수 있다.
제2 금속 컨택(450)은 제2 트렌치(474) 내에서 제2 에피텍셜층(420) 상에 형성될 수 있다. 구체적으로, 도 20을 참조하면, 제2 금속 컨택(450)은 제2 에피텍셜층(420)의 상면에만 접하도록 형성될 수 있다. 이때, 제2 금속 컨택(450)의 최하면은, 제2 에피텍셜층(420)의 최상면과 다른 평면 상에 배치될 수 있다. 이는 제2 트렌치(474)가 형성되는 과정에서, 제2 에피텍셜층(420)의 상부의 일부가 함께 식각됨에 따라 나타날 수 있다. 이에 따라, 제2 에피텍셜층(420)의 측벽은 제2 층간 절연막(470)과 접할 수 있다.
제1 금속 컨택(350)과 제2 금속 컨택(450)은 서로 다른 형상을 가질 수 있다. 제1 금속 컨택(350)의 경우, 도 1 내지 도 4를 참조하여 설명한 본 발명의 반도체 장치(3)의 금속 컨택(150)과 실질적으로 동일할 수 있다. 따라서, 제1 금속 컨택(350)은 제1 게이트 구조체(340)의 측벽에 접하는 제1 부분과, 제1 게이트 구조체(340)의 측벽과 이격되고, 제1 부분 상에 위치하는 제2 부분을 포함할 수 있다. 제1 부분과 제2 부분 사이의 경계면에서, 제1 부분의 폭은 상기 제2 부분의 폭보다 클 수 있다. 이때, 제1 부분과 제2 부분은, 동일 물질을 포함하고, 일체로 형성될 수 있다.
이에 반하여, 제2 금속 컨택(450)은 제2 게이트 구조체(440)와 이격되도록 형성될 수 있다. 즉, 제2 금속 컨택(450)은 제2 게이트 구조체(440)의 측벽에 접하지 않을 수 있다.
제1 에피텍셜층(320)은 제1 길이(H1)의 깊이로 형성되고, 제1 에피텍셜층(320)과 접하는 제1 금속 컨택(350)의 제1 부분은 제2 길이(H2)의 높이로 형성될 수 있다. 제2 에피텍셜층(420)은 제3 길이(H3)의 깊이로 형성되고, 제2 금속 컨택(450)은 제2 에피텍셜층(420)의 하면에서 제4 길이(H4)의 높이를 갖는 최하면을 가질 수 있다.
이때, 제1 길이(H1)와 제3 길이(H3)는 같을 수 있다. 제2 금속 컨택(450)과 제2 에피텍셜층(420)의 경계면은 제4 길이(H4)의 높이를 갖고, 제1 금속 컨택(350)과 제1 에피텍셜층(320)의 경계면은 제1 길이(H1)의 높이를 가질 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 금속 컨택(450)의 최하면의 높이(H4)는, 제2 에피텍셜층(420)의 최상면의 높이(H3)보다 작게 형성될 수 있다. 제2 금속 컨택(450)의 최하면의 높이(H4)는, 제1 에피텍셜층(320)의 최상면의 높이(H1)보다 낮게 형성될 수 있다. 또한, 제1 금속 컨택(350)의 최하면은, 제1 에피텍셜층(320)의 최하면과 동일 평면 상에 배치될 수 있다.
또한, 도 20을 참고할때, 제1 금속 컨택(350)은, 상기 필드 절연막(110)과 접하고, 제2 금속 컨택(450)은, 필드 절연막(110)과 접하지 않을 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)은 NMOS 트랜지스터를 포함하고, 상기 제2 영역은 PMOS 트랜지스터(II)를 포함할 수 있다. 이때, 예를 들어, 제1 에피텍셜층(320)은 Si 또는 SiC를 포함하고, 제2 에피텍셜층(420)은 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 몇몇 실시예에서, 제1 금속 컨택(350)과 제2 금속 컨택(450)은 서로 동일한 물질로 구성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 21은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 21을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(22)는 도 18 내지 도 20을 참조하여 설명한 반도체 장치(21)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(22)는 제1 베리어 메탈(353)과 제2 베리어 메탈(453)을 더 포함할 수 있다.
제1 베리어 메탈(353)은 제1 트렌치(374) 내면에 형성될 수 있다. 구체적으로, 제1 베리어 메탈(353)은 제1 트렌치(374)의 양 측면 및 제1 에피텍셜층(320)의 외주면을 따라 형성될 수 있다. 제1 베리어 메탈(353)은 일정한 두께로 컨포멀하게 제1 트렌치(374)의 내면을 따라 형성될 수 있다.
마찬가지로, 제2 베리어 메탈(453)은 제2 트렌치(474) 내면에 형성될 수 있다. 구체적으로, 제2 베리어 메탈(453)은 제2 트렌치(474)의 양 측면 및 제2 에피텍셜층(420)의 상면의 일부 상에만 형성될 수 있다. 제2 베리어 메탈(453)은 일정한 두께로 컨포멀하게 제2 트렌치(474)의 내면을 따라 형성될 수 있다.
이때, 제1 베리어 메탈(353)의 면적은, 제2 베리어 메탈(453)의 면적보다 클 수 있다.
제1 베리어 메탈(353)과 제2 베리어 메탈(453)은 동일한 물질을 포함하고, 동일한 공정 내에서 형성될 수 있다. 예를 들어, 제1 베리어 메탈(353) 및 제2 베리어 메탈(453)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있고, PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다.
본 발명의 반도체 장치(22)에서 베리어 메탈이 형성됨에 따라, 금속 컨택(350, 450)과 에피텍셜층(320, 420) 사이의 컨택 저항은 더욱 감소할 수 있으며, 본 발명의 반도체 장치의 성능은 더욱 향상될 수 있다.
도 22는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 22를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(23)는 도 18 내지 도 20을 참조하여 설명한 반도체 장치(21)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(23)는 베리어 메탈(353)과, 실리사이드층(458)을 더 포함할 수 있다.
베리어 메탈(353)은 제1 트렌치(374) 내면에 형성될 수 있다. 구체적으로, 베리어 메탈(353)은 제1 트렌치(374)의 양 측면 및 제1 에피텍셜층(320)의 외주면을 따라 형성될 수 있다. 베리어 메탈(353)은 일정한 두께로 컨포멀하게 제1 트렌치(374)의 내면을 따라 형성될 수 있다. 이때, 제1 에피텍셜층(320)의 외주면 상에 배치된 베리어 메탈(353)은 제1 금속 컨택(350)의 갭필 과정에서 자연스럽게 실리사이드가 될 수 있다.
반면, 실리사이드층(458)은 제2 트렌치(474) 내면에 형성될 수 있다. 구체적으로, 실리사이드층(458)은 제2 에피텍셜층(420)의 상면의 일부 상에만 형성될 수 있다.
이때, 제2 트렌치(474) 내의 실리사이드층(458)은, Ti 또는 Co를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실리사이드층(458)은 제2 에피텍셜층(420) 상에 도금(plating) 방식으로 금속층을 형성하고, 열처리하여 제2 에피텍셜층(420)과 금속층을 반응시켜 실리사이드를 형성함으로써, 실리사이드층(458)을 완성할 수 있다. 금속층의 종류에 따라서, 무전해 도금(electroless plating) 또는 전해 도금(electro-plating)을 이용할 수 있다. 실리사이드층(458)은 노출된 제2 에피텍셜층(420) 상에만 형성될 수 있다.
실리사이드층(458)의 두께(D22)는 베리어 메탈(353)의 두께(D21)보다 두꺼울 수 있다. 또한, 실리사이드층(458)의 물질은 제1 에피텍셜층(320) 상의 베리어 메탈(353)의 물질과 서로 다를 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 23은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 23을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(24)는 도 18 내지 도 20을 참조하여 설명한 반도체 장치(21)와 실질적으로 동일하게 동작할 수 있다.
다만, 본 발명의 반도체 장치(24)는 제1 실리사이드층(358)과 제2 실리사이드층(458)을 더 포함할 수 있다.
구체적으로, 제1 실리사이드층(358)은 제1 트렌치(374)의 내면에서 제1 에피텍셜층(320)의 외주면을 따라 형성될 수 있다. 제1 실리사이드층(358)은 일정한 두께로 컨포멀하게 제1 에피텍셜층(320)의 외면을 따라 형성될 수 있다.
반면, 제2 실리사이드층(458)은 제2 트렌치(474) 내면에 형성될 수 있다. 구체적으로, 제2 실리사이드층(458)은 제2 에피텍셜층(420)의 상면의 일부 상에만 형성될 수 있다. 이때, 제1 실리사이드층(358)의 면적은, 제2 실리사이드층(458)의 면적보다 클 수 있다.
제1 실리사이드층(358)과 제2 실리사이드층(458)은 동일한 물질을 포함하고, 동일한 공정 내에서 형성될 수 있다. 다만, 제1 실리사이드층(358)은 제1 에피텍셜층(320)의 외주면을 모두 감싸고, 제2 실리사이드층(458)은 제2 에피텍셜층(420)의 일부 상에만 형성된다.
제1 실리사이드층(358)과 제2 실리사이드층(458)은 제1 에피텍셜층(320) 및 제2 에피텍셜층(420) 상에 도금 방식으로 금속층을 함께 형성하고, 열처리하여 제1 에피텍셜층(320) 및 제2 에피텍셜층(420)과 금속층을 반응시켜 실리사이드를 형성함으로써, 제1 실리사이드층(358) 및 제2 실리사이드층(458)을 완성할 수 있다. 예를 들어, 제1 실리사이드층(358) 및 제2 실리사이드층(458)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 이때, 제1 실리사이드층(358)의 두께(D31)는 제2 실리사이드층(458)의 두께(D32)와 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 반도체 장치(24)에서 실리사이드층이 형성됨에 따라, 금속 컨택(350, 450)과 에피텍셜층(320, 420) 사이의 컨택 저항은 더욱 감소할 수 있으며, 본 발명의 반도체 장치의 성능은 더욱 향상될 수 있다.
도 24는 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 24을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 장치(25)는 제1 영역(I) 상에 형성된 제1 트랜지스터(TR1)와, 제2 영역(II) 상에 형성된 제2 트랜지스터(TR2)를 포함할 수 있다. 이때, 제1 트랜지스터(TR1)는 앞에서 도 1 내지 도 4를 참조하여 설명한, 본 발명의 반도체 장치(3a)와 실질적으로 동일하고, 제2 트랜지스터(TR2)는 앞에서 도 8을 참조하여 설명한, 본 발명의 반도체 장치(3)와 실질적으로 동일할 수 있다.
예를 들어, 제1 트랜지스터(TR1)는 NMOS 트랜지스터로 동작하고, 제2 트랜지스터(TR2)는 PMOS 트랜지스터로 동작할 수 있다. 이때, 제1 트랜지스터(TR1)에 포함된 제1 에피텍셜층(320)은 Si, SiC를 포함하고, 제2 트랜지스터(TR2)에 포함된 제2 에피텍셜층(420)은 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 25를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1-5, 11-15, 21-25) 중 어느 하나를 채용할 수 있다.
도 26 내지 도 29는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 도 1 내지 도 4에 나타난 본 발명의 일 실시예에 따른 반도체 장치(1c)를 예로 들어 설명하도록 한다. 또한, 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하도록 한다.
우선, 도 26을 참조하면, 기판(100) 상에 제1 핀형 패턴(F1)을 형성한다.
구체적으로, 기판(100) 상에 마스크 패턴을 형성한 후, 식각 공정을 진행하여 제1 핀형 패턴(F1)을 형성한다. 제1 핀형 패턴(F1)은 제1 방향(예를 들어, X1)을 따라 연장될 수 있다. 이어서, 기판(100)의 상면과 제1 핀형 패턴(F1)의 하부에 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 제1 핀형 패턴(F1) 상에 제1 에피텍셜층(120)을 형성한다. 제1 에피텍셜층(120)은 에피 공정에 의해서 형성할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(1a)가 NMOS 트랜지스터인지, PMOS 트랜지스터인지에 따라서, 제1 에피텍셜층(120)의 물질이 달라질 수 있다. 또한, 필요에 따라서, 에피 공정시 불순물을 인시츄 도핑할 수도 있다. 제1 에피텍셜층(120)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
이어서, 도 27을 참조하면, 제1 에피텍셜층(120) 상에 더미 에피텍셜층(122)을 형성한다. 더미 에피텍셜층(122)은 에피 공정에 의해서 형성할 수 있다. 이때, 더미 에피텍셜층(122)은 제1 에피텍셜층(120)과 다른 물질을 포함할 수 있다. 예를 들어, 본 발명의 반도체 장치(1a)가 NMOS 트랜지스터인 경우, 제1 에피텍셜층(120)은 Si, SiC를 포함하고, 더미 에피텍셜층(122)는 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 이때, 더미 에피텍셜층(122)는 일정한 두께로 형성될 수 있다.
이어서, 도 28을 참조하면, 도 27의 결과물 상에, 층간 절연막(170)을 형성한다. 층간 절연막(170)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나일 수 있다.
이어서, 더미 에피텍셜층(122)의 적어도 일부가 노출되도록, 층간 절연막(170)을 관통하는 제1 트렌치(174)를 형성한다. 이때, 제1 트렌치(174)는 더미 에피텍셜층(122)의 상면만을 노출시킬 뿐, 제1 에피텍셜층(120)을 노출시키지는 않는다.
이어서, 도 29를 참조하면, 제1 에피텍셜층(120)에 대한 식각 선택비를 갖는 식각 가스 또는 에천트를 이용하여 더미 에피텍셜층(122)를 식각한다. 이때, 더미 에피텍셜층(122)의 식각 공정에는 건식 식각 또는 습식 식각이 이용될 수 있다. 이를 통해, 제1 에피텍셜층(120)의 외주면을 노출시키는 제1 트렌치(174)가 형성될 수 있다. 제1 트렌치(174)는 필드 절연막(110)의 상면의 일부를 노출시킬 수 있다.
참고적으로, 도면에 도시하지는 않았으나, 본 발명의 몇몇 실시예에서, 더미 에피텍셜층(122)은 제1 트렌치(174)의 하부에 잔존할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 2를 참조하면, 층간 절연막(170)과 제1 에피텍셜층(120) 사이의 공간(172)을 금속 물질로 갭필(gapfill)하여 금속 컨택(150)을 형성할 수 있다. 금속 컨택(150)은 제1 에피텍셜층(120)의 외주면을 둘러싸도록 형성될 수 있다. 이때, 금속 컨택(150)의 일부는 필드 절연막(110)의 상면과 접할 수 있다. 또한, 금속 컨택(150)은 일정한 두께로, 제1 에피텍셜층(120)를 둘러쌀 수 있다. 예를 들어, 제1 에피텍셜층(120)의 하부를 감싸는 금속 컨택(150)의 두께(D1)은 제2 에피텍셜층(126)의 상부를 감싸는 금속 컨택(150)의 두께(D2)와 실질적으로 동일할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 평탄화 공정(예를 들어, CMP 공정)을 통해서 층간 절연막(170)과 금속 컨택(150)의 상면이 나란해 지도록 할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 도면에 도시하지는 않았으나, 본 발명의 몇몇 실시예에서, 더미 에피텍셜층(122) 식각 후, 금속 컨택(150) 형성 전에, 층간 절연막(170) 및 제1 에피텍셜층(120) 상에 베리어 메탈을 형성하는 것을 더 포함할 수 있다.
또한, 다른 본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜층(120) 형성 후, 더미 에피텍셜층(122) 형성 전, 제1 에피텍셜층(120) 상에 제1 에피텍셜층(120)을 둘러싸는 제2 에피텍셜층을 형성하는 것을 더 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 30 내지 도 33은 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다. 이하에서는 도 18 내지 도 20에 나타난 본 발명의 또 다른 실시예에 따른 반도체 장치(21)를 예로 들어 설명하도록 한다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하도록 한다.
우선, 도 30을 참조하면, 기판(100) 상의 제1 영역(I)에 제1 방향(X1)으로 연장되는 제1 핀형 패턴(F11)과, 제1 핀형 패턴(F11)과 교차하도록 형성되는 제1 게이트 구조체(340)와, 제2 영역(II)에 제2 방향(X2)으로 연장되는 제2 핀형 패턴(F12)과, 제2 핀형 패턴(F12)과 교차하도록 형성되는 제2 게이트 구조체(440)를 형성한다.
본 발명의 몇몇 실시예에서, 제1 영역(I)은 NMOS 트랜지스터를 포함하고, 제2 영역(II)은 PMOS 트랜지스터(II)를 포함할 수 있다. 이때, 예를 들어, 제1 에피텍셜층(120)은 Si 또는 SiC를 포함하고, 제2 에피텍셜층(126)은 SiGe를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제1 게이트 구조체(340)의 적어도 일측의 제1 핀형 패턴(F11) 상에 제1 에피텍셜층(320)을 성장시키고, 제2 게이트 구조체(440)의 적어도 일측의 제2 핀형 패턴(F12) 상에 제2 에피텍셜층(420)을 성장시킨다. 이때, 제1 에피텍셜층(320)은 제2 에피텍셜층(420)과 다른 물질을 포함할 수 있다. 다만, 제1 에피텍셜층(320)의 상면과 제2 에피텍셜층(420)의 상면은 동일 평면 상에 있을 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제1 에피텍셜층(320) 상에 제1 에피텍셜층(320)의 외면을 둘러싸는 더미 에피텍셜층(322)을 성장시킨다. 이어서, 제1 영역(I)을 덮는 제1 층간 절연막(370)과 제2 영역(II)을 덮는 제2 층간 절연막(470)을 형성한다.
이어서, 도 31을 참조하면, 더미 에피텍셜층(322)의 적어도 일부를 노출시키는 제1 트렌치(374)와, 제2 에피텍셜층(420)의 일부를 노출시키는 제2 트렌치(474)를 형성한다.
이때, 제2 트렌치(474)는 제2 에피텍셜층(420)의 일부를 식각시키기에, 제2 트렌치(474)의 하면은, 제2 에피텍셜층(420)의 최상면보다 낮게 형성될 수 있다. 제1 트렌치(374)는 더미 에피텍셜층(322)의 일부만을 노출시킬 수 있다.
이어서, 도 32를 참조하면, 제2 영역(II)을 덮는 제1 포토 레지스트막(490)을 형성한다. 이어서, 도 33을 참조하면, 제1 에피텍셜층(320)에 대한 식각 선택비를 갖는 식각 가스 또는 에천트를 이용하여 더미 에피텍셜층(322)를 식각한다.
이어서, 도 19를 참조하면, 제1 포토 레지스트막(490)을 제거하고, 제1 층간 절연막(370)과 제1 에피텍셜층(320) 사이의 공간을 채우는 제1 금속 컨택(350)과, 제2 트렌치(474)를 채우는 제2 금속 컨택(450)을 형성한다. 이때, 제1 금속 컨택(350)은, 제1 에피텍셜층(320)의 외주면을 완전히 둘러싸고, 제2 금속 컨택(450)은, 제2 에피텍셜층(420)의 상면의 일부에만 접할 수 있다.
추가적으로, 도면에 도시하지는 않았으나, 본 발명의 몇몇 실시예에서, 제1 에피텍셜층(320)의 외주면을 완전히 둘러싸는 제1 베리어 메탈과, 제2 에피텍셜층(420)의 일부 상에만 위치하는 제2 베리어 메탈을 형성하는 것을 더 포함할 수 있다.
또한, 도면에 명확하게 도시하지는 않았으나, 제1 포토 레지스트막(490)을 제거한 뒤, 제1 영역(I)을 덮는 제2 포토 레지스트막을 형성하고, 제2 에피텍셜층(420)의 상부에 실리사이드층을 형성하는 것을 더 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
120: 제1 에피텍셜층 140: 게이트 구조체
150: 제1 금속 컨택 170: 층간 절연막

Claims (20)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제2 영역 상에, 제2 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 접촉하고, 상기 제1 방향과 교차되는 제3 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 접촉하고, 상기 제2 방향과 교차되는 제4 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 게이트 구조체와 곧바로 인접한 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층;
    상기 제2 게이트 구조체와 곧바로 인접한 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층;
    상기 제1 에피텍셜층을 덮는 제1 층간 절연막;
    상기 제2 에피텍셜층을 덮는 제2 층간 절연막;
    상기 제1 층간 절연막 내에 배치되고, 상기 제1 에피텍셜층 상에 형성되고, 제1 금속 물질을 포함하는 제1 금속 컨택; 및
    상기 제2 층간 절연막 내에 배치되고, 상기 제2 에피텍셜층 상에 형성되고, 상기 제1 금속 물질을 포함하는 제2 금속 컨택을 포함하되,
    상기 제1 금속 컨택은 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸고,
    상기 제2 금속 컨택은 상기 제2 에피텍셜층의 외주면을 완전히 둘러싸지 않고,
    상기 제1 금속 컨택은 상기 제1 게이트 구조체와 직접 접촉하고, 상기 제2 금속 컨택은 상기 제2 게이트 구조체와 직접 접촉하지 않고,
    상기 제1 층간 절연막의 상면은 상기 제1 금속 컨택의 상면과 동일 평면에 놓이고,
    상기 제2 층간 절연막의 상면은 상기 제2 금속 컨택의 상면과 동일 평면에 놓이는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역은 NMOS 트랜지스터를 포함하고, 상기 제2 영역은 PMOS 트랜지스터를 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 금속 컨택의 최하면은 상기 제1 에피텍셜층의 최하면과 동일 평면에 있는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 에피텍셜층의 외주면을 완전히 덮는 제1 실리사이드층 및 상기 제2 에피텍셜층의 최상부에만 위치하는 제2 실리사이드층을 더 포함하되,
    상기 제1 및 제2 실리사이드 층은 동일한 두께를 갖는 반도체 장치.
  5. 제 4항에 있어서,
    상기 제1 실리사이드층은 상기 제2 실리사이드층과 동일한 구성을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제2 금속 컨택의 일부는 상기 제2 에피텍셜층 내로 연장되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 및 제2 금속 컨택은 각각 단일한 컨택인 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 에피텍셜층은 제1 형 반도체 물질을 포함하고, 상기 제2 에피텍셜층은 제2 형 반도체 물질을 포함하고,
    상기 제2 형 반도체 물질과 상기 제1 형 반도체 물질은 서로 다른 반도체 장치.
  9. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제2 영역 상에, 제2 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 접촉하고, 상기 제1 방향과 교차하여 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 접촉하고, 상기 제2 방향과 교차하여 연장되는 제2 게이트 구조체;
    상기 제1 게이트 구조체의 적어도 일측 상의 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층;
    상기 제2 게이트 구조체의 적어도 일측 상의 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층;
    상기 제1 에피텍셜층 상에 형성되고, 금속을 포함하는 제1 금속 컨택; 및
    상기 제2 에피텍셜층 상에 형성되고, 상기 금속을 포함하는 제2 금속 컨택을 포함하되,
    상기 제1 금속 컨택은 상기 제1 게이트 구조체의 측벽과 접촉하는 제1 부분 및 상기 제1 부분의 최상부 상의 상기 제1 게이트 구조체의 측벽으로부터 이격되는 제2 부분을 포함하고,
    상기 제2 금속 컨택의 일부는 상기 제2 에피텍셜층 내로 연장되고,
    상기 제1 금속 컨택은 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸고,
    상기 제2 금속 컨택은 상기 제2 에피텍셜층의 외주면을 완전히 둘러싸지 않고,
    상기 제1 금속 컨택은 상기 제1 게이트 구조체와 직접 접촉하고, 상기 제2 금속 컨택은 상기 제2 게이트 구조체와 직접 접촉하지 않는 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 게이트 구조체는 게이트 절연막, 상기 게이트 절연막 상의 제1 게이트 전극 및 상기 제1 게이트 전극의 적어도 일측 상에 형성되는 스페이서를 포함하고,
    상기 제1 부분은 상기 스페이서와 접촉하고,
    상기 제2 부분은 상기 스페이서와 접촉하지 않고,
    상기 제1 부분은 상기 스페이서 또는 상기 제1 에피텍셜층과 직접 접촉하는 반도체 장치.
  11. 제 9항에 있어서,
    상기 제1 게이트 구조체 및 상기 제1 에피텍셜층을 덮는 층간 절연막을 더 포함하되,
    상기 층간 절연막은 상기 제1 에피텍셜층과 접촉하지 않는 반도체 장치.
  12. 제 9항에 있어서,
    상기 제1 및 제2 금속 컨택은 각각 단일한 컨택인 반도체 장치.
  13. 제 12항에 있어서,
    상기 제1 에피텍셜층은 제1 형 반도체 물질을 포함하고, 상기 제2 에피텍셜층은 제2 형 반도체 물질을 포함하고,
    상기 제2 형 반도체 물질과 상기 제1 형 반도체 물질은 서로 다른 반도체 장치.
  14. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제2 영역 상에, 제2 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 핀형 패턴과 접촉하고, 상기 제1 방향과 교차하는 제3 방향으로 연장되는 제1 게이트 구조체;
    상기 제2 핀형 패턴과 접촉하고, 상기 제2 방향과 교차하는 제4 방향으로 연장되는 제2 게이트 구조체;
    상기 제1 게이트 구조체와 곧바로 인접한 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층;
    상기 제2 게이트 구조체와 곧바로 인접한 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층;
    상기 제1 에피텍셜층 상에 형성되고, 제1 금속 물질을 포함하는 제1 금속 컨택; 및
    상기 제2 에피텍셜층 상에 형성되고, 상기 제1 금속 물질을 포함하는 제2 금속 컨택을 포함하되,
    상기 제1 금속 컨택은 상기 제1 에피텍셜층의 외주면을 완전히 둘러싸고,
    상기 제2 금속 컨택은 상기 제2 에피텍셜층의 외주면을 완전히 둘러싸지 않고,
    상기 기판의 상면 위의 상기 제1 에피텍셜층의 제1 길이는 상기 기판의 상면 위의 상기 제2 에피텍셜층의 제3 길이와 동일하고,
    상기 제2 금속 컨택의 최하면은 상기 기판의 상면 위의 제4 길이에 위치하고,
    상기 제4 길이는 상기 제1 길이 및 상기 제3 길이보다 작고,
    상기 제1 에피텍셜층의 최상면과 직접 접촉하는 상기 제1 금속 컨택의 최하면은 상기 제2 금속 컨택의 최하면 위에 있고,
    상기 제1 금속 컨택은 상기 제1 게이트 구조체와 직접 접촉하고, 상기 제2 금속 컨택은 상기 제2 게이트 구조체와 직접 접촉하지 않는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제2 금속 컨택의 일부는 상기 제2 에피텍셜층 내로 연장되는 반도체 장치.
  16. 제 14항에 있어서,
    상기 제1 및 제2 금속 컨택은 단일한 컨택인 반도체 장치.
  17. 제 14항에 있어서,
    상기 제1 에피텍셜층은 제1 형 반도체 물질을 포함하고, 상기 제2 에피텍셜층은 제2 형 반도체 물질을 포함하고,
    상기 제2 형 반도체 물질과 상기 제1 형 반도체 물질은 서로 다른 반도체 장치.
  18. 필드 절연막의 상면으로부터 위로 돌출되고, 각각 제1 방향으로 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 구조체;
    상기 게이트 구조체의 제1 측면 상의 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층;
    상기 게이트 구조체의 제2 측면 상의 상기 제2 핀형 패턴 상에 형성되는 제2 에피텍셜층;
    상기 제1 에피텍셜층 및 상기 제2 에피텍셜층을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 배치되고, 상기 제1 에피텍셜층 및 상기 제2 에피텍셜층의 외주면을 덮는 금속 컨택을 포함하되,
    상기 금속 컨택은 상기 제1 및 제2 에피텍셜층의 외주면의 경계를 따라 연장되는 제1 부분과, 상기 필드 절연막의 상면과 교차하는 수직 방향으로 연장되는 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분은 일체로 형성되고,
    상기 층간 절연막의 상면은 상기 금속 컨택의 상면과 동일 평면에 놓이는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 부분은 상기 게이트 구조체의 측벽과 직접 접촉하고,
    상기 제2 부분은 상기 제1 부분의 최상부 상의 상기 게이트 구조체의 측벽으로부터 이격되는 반도체 장치.
  20. 기판 상에, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 핀형 패턴과 교차하는 게이트 구조체;
    상기 게이트 구조체의 적어도 일측 상의 상기 제1 핀형 패턴 상에 형성되는 제1 에피텍셜층;
    상기 제1 에피텍셜층을 덮는 층간 절연막; 및
    상기 층간 절연막 내에 배치되고, 상기 게이트 구조체의 측벽과 직접 접촉하는 제1 부분 및 상기 제1 부분의 최상부 상의 상기 게이트 구조체의 측벽과 이격되는 제2 부분을 포함하는 금속 컨택을 포함하되,
    상기 제1 부분은 상기 제1 에피텍셜층과 직접 접촉하고, 상기 제1 에피텍셜층의 외주면의 경계를 따라 연장되고,
    상기 제2 부분은 상기 제1 부분으로부터 위로 돌출되고, 상기 기판의 상면과 교차하는 수직 방향으로 연장되고,
    상기 제1 부분과 상기 제2 부분 사이의 경계에서, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 크고,
    상기 제1 및 제2 부분은 일체로 형성되고,
    상기 층간 절연막의 상면은 상기 금속 컨택의 상면과 동일 평면에 놓이는 반도체 장치.
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