CN106356372A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供了一种半导体器件及其制造方法。所述半导体器件包括第一鳍式图案和第二鳍式图案，它们从场绝缘膜的上表面向上突出，并且在第一方向上延伸。栅极结构与第一鳍式图案和第二鳍式图案交叉。第一外延层在栅极结构的至少一侧上位于第一鳍式图案上，并且第二外延层在栅极结构的至少一侧上位于第二鳍式图案上。金属接触部分覆盖第一外延层的外周围表面和第二外延层的外周围表面。第一外延层接触第二外延层。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年7月16日在韩国知识产权局提交的韩国专利申请No.10-2015-0100843的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
一种用于提高半导体器件的密度的缩放技术是其中在衬底上形成半导体鳍并且在半导体鳍的表面上形成栅极的多栅极晶体管的使用。
由于这种多栅极晶体管使用三维沟道，因此容易执行缩放。此外，即使多栅极晶体管的栅极长度不增大，电流控制能力也可提高。另外，还可有效地抑制其中沟道区域的电势受漏极电压影响的短沟道效应(SCE)。
发明内容
本发明构思的一方面提供了一种半导体器件，通过形成金属接触部分以包覆在源极/漏极区域周围，该半导体器件可减小接触电阻和接触尺寸。
本发明构思的另一方面提供了一种制造半导体器件的方法，通过在不用硅化物制造工艺的情况下利用伪外延层形成金属接触部分以包覆在源极/漏极区域周围，所述半导体器件能够减小接触电阻和接触尺寸。
根据本发明构思的一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式图案和第二鳍式图案，它们从场绝缘膜的上表面向上突出，第一鳍式图案和第二鳍式图案各自在第一方向上延伸；栅极结构，其与第一鳍式图案和第二鳍式图案交叉；第一外延层，其在栅极结构的至少一侧上位于第一鳍式图案上；第二外延层，其在栅极结构的至少一侧上位于第二鳍式图案上；以及金属接触部分，其覆盖第一外延层的外周围表面和第二外延层的外周围表面，其中，第一外延层接触第二外延层。
在一些实施例中，金属接触部分包括接触栅极结构的侧壁的第一部分和在第一部分的顶部上与栅极结构的侧壁间隔开的第二部分。
在一些实施例中，在第一部分与第二部分之间的界面处，第一部分的宽度大于第二部分的宽度。
在一些实施例中，栅极结构包括栅极绝缘膜、在栅极绝缘膜上的栅电极和在栅电极的至少一侧上的间隔件，其中，第一部分与间隔件接触，并且第二部分与间隔件间隔开。
在一些实施例中，第二部分的一部分位于栅极结构的上表面之下。
在一些实施例中，在场绝缘膜与第一外延层和第二外延层之间设置有突出空间。
在一些实施例中，所述突出空间包括绝缘材料、金属材料或者气隙。
在一些实施例中，可设置覆盖栅极结构以及第一外延层和第二外延层的层间绝缘膜。层间绝缘膜可接触第一外延层和第二外延层的第一区域，并且金属接触部分可覆盖第一外延层和第二外延层的第二区域的外表面。
在一些实施例中，可设置完全覆盖第一外延层的外周围表面和第二外延层的外周围表面的第三外延层，其中，第一外延层和第二外延层包括相同的材料，并且第三外延层包括与第一外延层和第二外延层的材料不同的材料。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：衬底，其包括第一区域和第二区域；第一鳍式图案，其在第一区域上在第一方向上延伸；第二鳍式图案，其在第二区域上在第二方向上延伸；第一栅极结构，其接触第一鳍式图案，第一栅极结构在与第一方向交叉的第三方向上延伸；第二栅极结构，其接触第二鳍式图案，第二栅极结构在与第二方向交叉的第四方向上延伸；第一外延层，其在第一栅极结构的至少一侧上位于第一鳍式图案上；第二外延层，其在第二栅极结构的至少一侧上位于第二鳍式图案上；第一金属接触部分，其位于第一外延层上，并且包括第一金属材料；以及第二金属接触部分，其位于第二外延层上，并且包括第一金属材料，其中，第一金属接触部分完全地包围第一外延层的外周围表面，并且第二金属接触部分仅接触第二外延层的上表面的一部分。
在一些实施例中，第一金属接触部分可包括接触第一栅极结构的侧壁的第一部分和在第一部分的顶部上与第一栅极结构的侧壁间隔开的第二部分。
在一些实施例中，在第一部分与第二部分之间的界面处，第一部分的宽度可大于第二部分的宽度。
在一些实施例中，第二金属接触部分的最下面的表面可比第二外延层的最上面的表面更靠近衬底的上表面。
在一些实施例中，可在衬底上设置场绝缘膜，其中，第一金属接触部分接触场绝缘膜，并且第二金属接触部分不接触场绝缘膜。
在一些实施例中，第一金属接触部分的最下面的表面可与第一外延层的最下面的表面共面。
在一些实施例中，第一区域可包括NMOS晶体管，并且第二区域可包括PMOS晶体管。
在一些实施例中，可设置完全覆盖第一外延层的外周围表面的第一势垒金属，以及可设置仅位于第二外延层的一部分上的第二势垒金属。
在一些实施例中，第一势垒金属的面积可大于第二势垒金属的面积。
在一些实施例中，可设置完全覆盖第一外延层的外周围表面的第一硅化物层，以及可设置仅位于第二外延层的顶部上的第二硅化物层。
在一些实施例中，第一硅化物层和第二硅化物层可具有不同的厚度。
在一些实施例中，第一硅化物层可包括与第二硅化物层的组成不同的组成。
在一些实施例中，可设置完全覆盖第二外延层的外周围表面的第三外延层，其中，第三外延层包括与第二外延层的材料不同的材料。
在一些实施例中，第二金属接触部分可完全覆盖第三外延层的外周围表面。
根据本发明构思的又一方面，提供了一种半导体器件，该半导体器件包括：衬底，其包括第一区域和第二区域；第一鳍式图案，其在第一区域上在第一方向上延伸；第二鳍式图案，其在第二区域上在第二方向上延伸；第一栅极结构，其与第一鳍式图案接触，并且延伸以与第一方向交叉；第二栅极结构，其与第二鳍式图案接触，并且延伸以与第二方向交叉；第一外延层，其在第一栅极结构的至少一侧上位于第一鳍式图案上；第二外延层，其在第二栅极结构的至少一侧上位于第二鳍式图案上；第一金属接触部分，其位于第一外延层上，并且包括金属；以及第二金属接触部分，其位于第二外延层上，并且包括金属，其中，第一金属接触部分包括接触第一栅极结构的侧壁的第一部分和在第一部分的顶部上与第一栅极结构的侧壁间隔开的第二部分。
在一些实施例中，每个栅极结构可包括栅极绝缘膜、在栅极绝缘膜上的栅电极和在栅电极的至少一侧上的间隔件，其中，第一部分接触间隔件，并且第二部分不接触间隔件。
在一些实施例中，第一部分可直接接触间隔件或者第一外延层。
在一些实施例中，可设置覆盖第一栅极结构和第一外延层的层间绝缘膜，其中层间绝缘膜不接触第一外延层。
在本发明构思的一些实施例中，第一金属接触部分形成在第一外延层与层间绝缘膜之间。
在一些实施例中，第一金属接触部分可完全包围第一外延层的外周围表面。
在一些实施例中，场绝缘膜可设置在衬底上，其中第一金属接触部分接触场绝缘膜。
在本发明构思的一些实施例中，还包括第二覆盖栅极结构和第二外延层的层间绝缘膜，其中层间绝缘膜接触第二外延层的底部的外表面，并且第二金属接触部分覆盖第二外延层的顶部的外表面。在一些实施例中，可设置完全覆盖第二外延层的外周围表面的第三外延层，其中，第三外延层包括与第二外延层的材料不同的材料。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式图案，其在衬底上在第一方向上延伸；栅极结构，其与第一鳍式图案交叉；第一外延层，其在栅极结构的至少一侧上位于第一鳍式图案上；以及金属接触部分，其包括接触栅极结构的侧壁的第一部分和在第一部分的顶部上与栅极结构的侧壁间隔开的第二部分，其中，第一部分接触第一外延层，并且在第一部分与第二部分之间的界面处，第一部分的宽度大于第二部分的宽度。
在一些实施例中，栅极结构可包括栅极绝缘膜、在栅极绝缘膜上的栅电极和在栅电极的至少一侧上的间隔件，其中第一部分直接接触间隔件，并且第二部分与间隔件间隔开。
在本发明构思的一些实施例中，第一部分直接接触间隔件或者第一外延层。
在一些实施例中，可设置覆盖栅极结构和第一外延层的层间绝缘膜，其中，层间绝缘膜不接触第一外延层。
在本发明构思的一些实施例中，金属接触部分形成在第一外延层与层间绝缘膜之间。在一些实施例中，层间绝缘膜可布置在第二部分与栅极结构之间。
在一些实施例中，势垒金属可设置在金属接触部分与第一外延层之间以及金属接触部分与层间绝缘膜之间。
在一些实施例中，势垒金属可包括与第一外延层接触的第一部分和与层间绝缘膜接触的第二部分，并且第一部分和第二部分具有彼此不同的组成。
在一些实施例中，金属接触部分可完全包围第一外延层的外周围表面。
在一些实施例中，可在衬底上设置场绝缘膜，其中，金属接触部分直接接触场绝缘膜。
在一些实施例中，第一外延层可包括Si和SiC，并且半导体器件可作为NMOS晶体管操作。
在一些实施例中，可设置覆盖第一外延层的第一区域的第二外延层，其中，金属接触部分覆盖第二外延层的上表面。
在一些实施例中，第二外延层可包括与第一外延层的材料不同的材料。
在一些实施例中，可在衬底上设置场绝缘膜，其中，第二外延层的下表面直接接触场绝缘膜，并且第二外延层的上表面直接接触金属接触部分。
在一些实施例中，设置覆盖栅极结构和第一外延层的层间绝缘膜，其中，层间绝缘膜直接接触第一外延层的下部的外表面，并且金属接触部分覆盖第一外延层的上部的外表面。
在一些实施例中，可设置完全覆盖第一外延层的外周围表面的第二外延层，其中，第二外延层包括与第一外延层的材料不同的材料。
在一些实施例中，第一外延层可包括SiGe，第二外延层可包括Si或SiC，并且半导体器件可作为PMOS晶体管操作。
在一些实施例中，与第一外延层重叠的第一鳍式图案的上表面的一部分可同与栅极结构重叠的第一鳍式图案的上表面的一部分共面。
在一些实施例中，金属接触部分的第一部分和第二部分可包括相同的材料，并且可一体地形成。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式图案，其从场绝缘膜的上表面向上突出；第一外延层，其位于第一鳍式图案上；层间绝缘膜，其位于覆盖第一鳍式图案和第一外延层的场绝缘膜上；以及金属接触部分，其在层间绝缘膜中沿着第一外延层的外周围表面延伸，金属接触部分接触场绝缘膜，金属接触部分的上表面与层间绝缘膜的上表面共面。
在一些实施例中，可在金属接触部分与第一外延层之间和金属接触部分与层间绝缘膜之间设置势垒金属。
在一些实施例中，势垒金属可包括：第一区域，其与第一外延层接触；和第二区域，其与层间绝缘膜接触，并且第一区域和第二区域具有彼此不同的组成。
在一些实施例中，可设置完全覆盖第一外延层的外周围表面的第二外延层，其中，第二外延层包括与第一外延层的材料不同的材料。
在一些实施例中，金属接触部分可完全覆盖第二外延层的外周围表面。
在一些实施例中，与第一外延层重叠的第一鳍式图案的上表面可同与栅极结构重叠的第一鳍式图案的上表面共面。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：第一鳍式图案和第二鳍式图案，它们从场绝缘膜的上表面向上突出，并且在第一方向上延伸；栅极结构，其与第一鳍式图案和第二鳍式图案交叉；第一外延层，其在栅极结构的至少一侧上位于第一鳍式图案上；第二外延层，其在栅极结构的至少一侧上位于第二鳍式图案上；以及金属接触部分，其覆盖第一外延层的外周围表面和第二外延层的外周围表面，其中，金属接触部分包括接触栅极结构的侧壁的第一部分和在第一部分的顶部上与栅极结构的侧壁间隔开的第二部分。
在一些实施例中，第一外延层和第二外延层可彼此间隔开。
在一些实施例中，在金属接触部分的第一部分与第二部分之间的界面处，金属接触部分的第一部分的宽度可大于金属接触部分的第二部分的宽度。
根据本发明构思的另一方面，提供了一种制造半导体器件的方法，所述方法包括以下步骤：形成在衬底上在第一方向上延伸的第一鳍式图案；形成在衬底上与第一鳍式图案交叉的栅极结构；在栅极结构的至少一侧上在第一鳍式图案上生长第一外延层；在第一外延层上生长伪外延层以覆盖第一外延层的外表面；形成覆盖伪外延层的层间绝缘膜；形成穿过层间绝缘膜的沟槽，以使得伪外延层的至少一部分被暴露出来；利用相对于第一外延层具有蚀刻选择性的蚀刻材料蚀刻伪外延层；以及通过用金属材料对层间绝缘膜与第一外延层之间的空间进行间隙填充来形成金属接触部分。
在一些实施例中，金属接触部分可完全覆盖第一外延层的外周围表面。
在一些实施例中，当蚀刻伪外延层时，伪外延层的其余部分留在衬底上以包围第一外延层的下部，并且形成金属接触部分以包围伪外延层的剩余部分的上表面和第一外延层的顶部。
在一些实施例中，金属接触部分可包括与栅极结构的侧表面接触的第一部分和与栅极结构的侧表面间隔开的第二部分，并且层间绝缘膜可在第二部分与栅极结构之间。
在一些实施例中，在蚀刻伪外延层之后和形成金属接触部分之前，势垒金属可形成在层间绝缘膜和第一外延层上。
在一些实施例中，在形成伪外延层之前在第一外延层上可形成第二外延层以覆盖第一外延层。
根据本发明构思的另一方面，提供了一种制造半导体器件的方法，该方法包括以下步骤：在衬底上的第一区域中形成在第一方向上延伸的第一鳍式图案；形成在衬底上与第一鳍式图案交叉的第一栅极结构；在衬底上的第二区域中形成在第二方向上延伸的第二鳍式图案；形成在衬底上与第二鳍式图案交叉的第二栅极结构；在第一栅极结构的至少一侧上在第一鳍式图案上生长第一外延层；在第二栅极结构的至少一侧上在第二鳍式图案上生长与第一外延层不同的第二外延层；生长伪外延层以覆盖第一外延层的外表面；形成覆盖第一区域和第二区域的层间绝缘膜；形成第一沟槽以暴露出伪外延层的至少一部分和第二沟槽以暴露出第二外延层的一部分；形成覆盖第二区域的第一光刻胶膜；利用相对于第一外延层具有蚀刻选择性的蚀刻材料蚀刻伪外延层；去除第一光刻胶层；以及形成第一沟槽中的第一金属接触部分和第二沟槽中的第二金属接触部分。
在一些实施例中，第二金属接触部分的最下面的表面可低于第二外延层的最上面的表面。
在一些实施例中，第一金属接触部分可完全包围第一外延层的外周围表面，并且第二金属接触部分可仅直接接触第二外延层的上表面的一部分。
在一些实施例中，第一势垒金属可形成为完全覆盖第一外延层的外周围表面，并且第二势垒金属可仅形成在第二外延层的一部分上。
在一些实施例中，在去除第一光刻胶层之后，可形成第二光刻胶层以覆盖第一区域，并且可在第二外延层的顶部形成硅化物层。
根据本发明构思的另一方面，提供了一种半导体器件，该半导体器件包括：半导体衬底；在半导体衬底上的场绝缘层；沿着半导体衬底的顶表面在第一方向上延伸的第一鳍式结构，所述第一鳍式结构通过场绝缘层向上延伸；第一栅极结构，其沿着半导体衬底的顶表面在第二方向上延伸，以与第一鳍式结构交叉；第一外延层，其从第一鳍式结构向上延伸；以及金属接触部分，其覆盖第一外延层的侧表面的至少一部分，其中，金属接触部分的覆盖第一外延层的侧表面的部分具有基本恒定的厚度。
在一些实施例中，金属接触部分可直接接触场绝缘层并且直接接触第一外延层。
在一些实施例中，可在第一外延层与金属接触部分之间、金属接触部分与场绝缘层之间和金属接触部分与覆盖金属接触部分的侧壁的层间绝缘膜之间设置势垒金属。
在一些实施例中，可在第一外延层的侧表面的下部上设置第二外延层，其中第二外延层的厚度与金属接触部分的覆盖第一外延层的侧表面的那些部分的基本恒定的厚度基本相同。
在一些实施例中，可设置完全覆盖第一外延层的侧表面和顶表面的第二外延层，金属接触部分完全覆盖第二外延层的侧表面和顶表面，其中，第二外延层和金属接触部分二者均直接接触场绝缘层。
然而，本发明构思的各方面不限于本文阐述的这些。对于本发明构思所属领域的普通技术人员来说，通过参照下面提供的本发明构思的详细描述，本发明构思的以上和其它方面将变得更加清楚。
附图说明
通过以下参照附图对本发明构思的示例实施例的描述，本发明构思的以上和其它方面和特征将变得更加清楚，其中：
图1是示出根据本发明构思的实施例的半导体器件的布局图；
图2、图3和图4分别是沿着图1的半导体器件的线A-A、B-B和C-C截取的剖视图；
图5是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图6是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图7是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图8是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图9是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图10是示出根据本发明构思的另一实施例的半导体器件的布局图；
图11、图12和图13分别是沿着图10的半导体器件的线D-D、E-E和F-F截取的剖视图；
图14A和图14B是示出根据本发明构思的其它实施例的半导体器件的剖视图；
图15是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图16是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图17是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图18是示出根据本发明构思的另一实施例的半导体器件的布局图；
图19是沿着图18的半导体器件的线G1-G1和G2-G2截取的剖视图；
图20是沿着图18的半导体器件的线I1-I1和I2-I2截取的剖视图；
图21是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图22是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图23是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图24是示出根据本发明构思的另一实施例的半导体器件的剖视图；
图25是包括根据本发明构思的实施例的半导体器件的SoC系统的框图；
图26至图29是示出根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图；以及
图30至图33是示出根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。
具体实施方式
通过参照以下详细描述和附图可更容易地理解本发明构思的优点和特点及其实现方法。然而，本发明构思可按照许多不同形式实现，并且不应理解为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是彻底和完整的，并且将把本发明构思完全传递给本领域技术人员。在图中，为了清楚起见，可夸大层和区的厚度。
应该理解，当元件或层被称作“位于”另一元件或层“上”或者“连接至”另一元件或层时，其可直接位于所述另一元件或层上或者直接连接至所述另一元件或层，或者可存在中间元件或层。相反，当元件被称作“直接位于”另一元件或层“上”或者“直接连接至”另一元件或层时，不存在中间元件或层。相同的附图标记始终指代相同的元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一(些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，示例性术语“在……之下”可涵盖在……之上和在……之下这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且本文所用的空间相对描述语将相应地解释。
除非本文中指明不是这样或明显与上下文相矛盾，否则应该理解，在描述本发明构思的上下文(尤其是在所附权利要求的上下文)中使用的术语“一个”、“一”、“该”和相似指示覆盖单数和复数两种形式。应该理解，除非另外指明，否则术语“包含”、“具有”、“包括”和“含有”应被理解为开放性术语(即，意指“包括，但不限于”)。
应该理解，虽然本文中可使用术语例如第一、第二等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，例如，下面讨论的第一元件、第一组件或第一部分可被称作第二元件、第二组件或第二部分，而不脱离本发明构思的教导。
将参照其中示出了本发明构思的实施例的平面图和剖视图描述本发明构思。然而，应该理解，可根据制造技术和/或容差修改示例性示图的轮廓。也就是说，本文讨论的实施例不旨在限制本发明构思的范围而是覆盖可由于制造工艺的变化导致的所有改变和修改。因此，图中所示的区按照示例性形式示出，并且区的形状简单地通过示出的方式呈现，而非作为限制。
除非另外限定，否则本文中使用的所有技术和科学术语具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。应该注意，除非指明不是这样，否则本文提供的任何和所有示例或示例性术语的使用仅旨在更好地解释本发明构思，而非限制本发明构思的范围。
本领域技术人员应该理解，在不实质脱离本发明构思的原理的情况下，可对下面讨论的实施例作出许多改变和修改。
下文中，将参照图1至图25描述根据本发明构思的一些实施例的半导体器件。
图1是示出根据本发明构思的实施例的半导体器件的布局图。图2、图3和图4分别是沿着图1的半导体器件的线A-A、B-B和C-C截取的剖视图。
参照图1至图4，半导体器件1a包括衬底100、第一鳍式图案F1、栅极结构140、第一外延层120、金属接触部分150、层间绝缘膜170等等。
例如，衬底100可为半导体衬底。衬底100可包括硅、应变硅(Si)、硅合金、碳化硅(SiC)、硅锗(SiGe)、硅锗碳化物(SiGeC)、锗、锗合金、砷化镓(GaAs)、砷化铟(InAs)、III-V半导体、II-VI半导体、它们的组合以及它们的层合之一。可替换地，衬底可为有机塑料衬底而非半导体衬底100。下文中，将衬底100描述为由硅制成。
衬底100可为P型半导体衬底或者N型半导体衬底。在其它实施例中，可将绝缘衬底用作衬底100。具体地说，可使用绝缘体上硅(SOI)衬底。当使用SOI衬底时，可存在能够减少半导体器件1a的操作处理中的延迟时间的优点。
第一鳍式图案F1可沿着第一方向X1比沿着第二方向Y1延伸得更长。第一鳍式图案F1可为衬底100的一部分，并且可包括从衬底100生长的外延层。
场绝缘膜110形成在衬底100上，并且用于元件隔离。场绝缘膜110可为可有利于高度集成的浅沟槽隔离(STI)结构，这是因为其可在小区域内表现出优秀隔离特征。其它场绝缘膜可用于其它实施例中。例如，场绝缘膜110可包括二氧化硅、氮化硅、氧氮化硅以及它们的组合中的至少一个。第一鳍式图案F1的上部可从场绝缘膜110的上表面向上突出。
栅极结构140可在与第一鳍式图案F1交叉的方向上形成在第一鳍式图案F1上。例如，栅极结构140可沿着与第一方向X1交叉的第二方向Y1延伸。
栅极结构140可包括按次序形成在第一鳍式图案F1上的栅极绝缘膜141、栅电极142、间隔件145等等。通过这种结构，沟道可形成在第一鳍式图案F1的两个侧表面和上表面上。
虽然附图中未清楚地示出，但是可在第一鳍式图案F1与栅极绝缘膜141之间形成界面膜。界面膜可用于减少或防止第一鳍式图案F1与栅极绝缘膜141之间的有缺陷界面。界面膜可包括介电常数(k)为9或更小的低介电材料层，例如，二氧化硅膜(k为大约4)或氧氮化硅膜(k根据对应的氧和氮含量为大约4至8)。此外，界面膜也可由硅酸盐制成，或者可由上述膜的组合制成。
栅极绝缘膜141可形成在场绝缘膜110和第一鳍式图案F1上。栅极绝缘膜141可包含具有高介电常数(高k)的材料。具体地说，例如，栅极绝缘膜141可包含选自包括HfSiON、HfO2、ZrO2、Ta2O5、TiO2、SrTiO3、BaTiO3和SrTiO3的组中的任一种材料。栅极绝缘膜141可根据将要形成的元件的类型形成为具有合适厚度。根据本发明构思的一些实施例，如图3所示，栅极绝缘膜141可沿着将在稍后描述的栅极间隔件145的侧壁向上延伸。
栅电极142可包含导电材料。在本发明构思的一些实施例中，栅电极142可包含具有高电导率的金属，但是本发明构思不限于此。也就是说，在本发明构思的其它实施例中，栅电极142可由诸如多晶硅之类的非金属制成。例如，栅电极142可由Si、SiGe等制成。例如，在一些实施例中，栅电极142可通过置换工艺形成。
虽然在附图中未清楚示出，在本发明构思的一些实施例中，栅电极142可包括两个或更多个层合金属层。第一金属层可用于调整功函数，并且第二金属层可用于填充通过第一金属层形成的空间。例如，第一金属层可包含TiN、TaN、TiC和TaC中的至少一个。此外，第二金属层可包含W或Al。本发明构思的栅极结构140可通过后栅极制造工艺形成。
间隔件145可位于栅电极142的至少一侧上。如图3所示，间隔件145可位于栅电极142的两侧上。间隔件145可包括氮化物膜和氧氮化物膜中的至少一个。在图3中，间隔件145的一个侧表面示为直线，但是本发明构思不限于此。例如，在本发明构思的其它实施例中，间隔件145可具有弯曲形状、L形状等。
第一外延层120可在栅极结构140的至少一侧上形成在第一鳍式图案F1上。第一外延层120可形成在栅极结构140的两侧上。第一外延层120可接触间隔件的侧表面。第一外延层120可为半导体器件1a的源极/漏极。
第一外延层120可具有各种形状。例如，第一外延层120在一些实施例中可具有菱形或矩形。然而，本发明构思不限于此。
第一外延层120可通过外延生长方法形成。在一些实施例中，第一外延层120可包含硅或锗。在其它实施例中，第一外延层120可包括化合物半导体，并且例如，可包含IV-IV族化合物半导体或III-V族化合物半导体。具体地说，以IV-IV族化合物半导体为例，外延层120可为包含碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两个或更多个的二元化合物或三元化合物，或为其中这些元素掺杂有IV族元素的化合物。以III-V族化合物半导体为例，外延层可为由作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一个与作为V族元素的磷(P)、砷(As)和锑(Sb)中的至少一个形成的二元化合物、三元化合物或四元化合物。虽然图中未示出，但是第一外延层120可具有LDD结构。然而，本发明构思不限于此。
当根据本发明构思的实施例的半导体器件1a是PMOS晶体管时，第一外延层120可包含压应力材料。例如，压应力材料可为晶格常数大于Si的晶格常数的材料，例如，为SiGe。压应力材料可通过将压应力加至第一鳍式图案F1来提高沟道区域的载流子的迁移率。
相反，当半导体器件1a是NMOS晶体管时，第一外延层120可为与衬底100的材料相同的材料，或者可为张应力材料。例如，当衬底100是Si时，第一外延层120可为Si或为晶格常数小于Si的晶格常数的材料(例如，SiC)。
层间绝缘膜170可形成在半导体衬底100上。层间绝缘膜170可覆盖栅极结构140和第一外延层120。然而，层间绝缘膜170可形成为不直接接触第一外延层120。
层间绝缘膜170可使位于层间绝缘膜170之下的半导体元件与位于层间绝缘膜170之上的半导体元件电绝缘。层间绝缘膜170可由二氧化硅形成，诸如硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、正硅酸乙酯玻璃(TEOS)或高密度等离子体CVD(HDP-CVD)。
金属接触部分150可包围第一外延层120的外周围表面。如本文所用，形成在鳍式图案之上的外延层的“外周围表面”是指外延层的除鳍式图案之上的外延层的底表面之外的外表面。例如，参照图2，金属接触部分150可完全包围第一外延层120的除第一外延层120的接触第一鳍式图案F1的底部之外的外表面。金属接触部分150可接触场绝缘膜110的上表面。金属接触部分150可以以恒定厚度来包围第一外延层120。例如，金属接触部分150的包覆在第一外延层120的底部周围的厚度D1可基本等于金属接触部分150的包覆在第一外延层120的顶部周围的厚度D2。然而，本发明构思不限于此。
由于金属接触部分150除第一外延层120的底表面之外完全包围第一外延层120，因此层间绝缘膜170可与第一外延层120间隔开。金属接触部分150可形成在穿过层间绝缘膜170的第一沟槽174中。
第一沟槽174可具有锥形形状。也就是说，第一沟槽174可按照梯形或倒梯形形状形成。然而，本发明构思不限于此，并且第一沟槽174可具有矩形形状。第一沟槽174可暴露出第一外延层120的外周围表面以及场绝缘膜110的一部分。然而，本发明构思不限于此。
金属接触部分150可将层间绝缘膜170的顶表面上的布线与第一外延层120或第一鳍式图案F1电连接。例如，Al、Cu、W等可用作金属接触部分150，但是本发明构思的实施例不限于此。如图2所示，层间绝缘膜170的上表面可与金属接触部分150的上表面位于相同平面上。层间绝缘膜170和金属接触部分150的上表面可通过平坦化工艺(例如，CMP工艺)对齐。
参照图3，金属接触部分150可包括第一部分150a和第二部分150b。第二部分150b可形成在第一部分150a上，第二部分150b和第一部分150a可一体地形成。第一部分150a可接触第一外延层120的上表面，并且可接触栅极结构140的侧壁。第二部分150b可位于第一部分150a的顶部上，并且可与栅极结构140的侧壁间隔开(例如，间隔开长度L3)。层间绝缘膜170可布置在第二部分150b与栅极结构140之间。第二部分150b的一部分可位于栅极结构140的上表面之下。
在第一部分150a与第二部分150b之间的界面处，第一部分150a的宽度L1可大于第二部分150b的宽度L2。第一部分150a和第二部分150b可包括相同材料。然而，本发明构思不限于此。
如参照图1至图4所述，半导体器件1a包括完全包围在场绝缘膜110之上延伸的第一外延层120的外表面的金属接触部分150。这样，金属接触部分150与第一外延层120之间的接触电阻可减小。
第一外延层120可由金属接触部分150包围，同时保持为在第一鳍式图案F1上生长的初始形式。为了维持第一外延层120的初始形式，可在第一外延层120上形成伪外延层，接着，形成覆盖伪外延层的层间绝缘膜170。接着，在形成暴露出伪外延层的第一沟槽174之后，去除伪外延层，然后，可使用在其中形成了伪外延层的区域中间隙填充金属接触部分150的工艺。下面将提供对其的详细描述。
本发明构思的半导体制造工艺可不使用单独的硅化物形成工艺。因此，通过形成金属接触部分150以包围第一外延层120同时保留初始形式，可减小半导体器件1a的接触电阻并且进一步减小接触部分的尺寸。因此，半导体器件1a可展现出改进的性能。
图5是示出根据本发明构思的另一实施例的半导体器件的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图5，根据本发明构思的另一实施例的半导体器件1b可按照与以上参照图1至图4描述的半导体器件1a基本相同的方式操作。
然而，半导体器件1b还可包括势垒金属153。
势垒金属153可形成在第一沟槽174的内表面上。势垒金属153可包括形成在金属接触部分150与第一外延层120之间的第一部分153a和形成在金属接触部分150与层间绝缘膜170之间的第二部分153b。也就是说，第一部分153a可形成在第一外延层120上，以直接接触第一外延层120，第二部分153b可形成为直接接触层间绝缘膜170。
因此，势垒金属153可沿着第一沟槽174的两个侧表面和第一外延层120的外周围表面形成。势垒金属153可沿着第一沟槽174的内表面以恒定厚度保形地形成。势垒金属153可包含钛(Ti)、氮化钛(TiN)或氮化钨(WN)。可利用PVD、CVD或ILD方法形成势垒金属153。
势垒金属153的第一部分153a和第二部分153b可彼此不同。例如，第一部分153a可包含硅化物材料。在其中在第一外延层120与层间绝缘膜170之间的区域172(如图2所示)中间隙填充金属接触部分150的制造工艺中，硅化物材料可在第一外延层120与金属接触部分150之间的界面处自然产生。然而，本发明构思不限于此。
由于势垒金属153被包括在半导体器件1b中，因此金属接触部分150与第一外延层120之间的接触电阻可减小，并且半导体器件的性能可提高。
图6是示出根据本发明构思的另一实施例的半导体器件1c的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图6，半导体器件1c可按照与以上参照图1至图4描述的半导体器件1a基本相同的方式操作。
然而，半导体器件1c还可包括包围第一外延层120的第一区域120a的第二外延层124。
具体地说，第一外延层120可包括第一区域120a和第二区域120b。第二区域120b位于第一区域120a上方。第一区域120a可对应于第一外延层120的底部，并且第二区域120b可对应于第一外延层120的顶部。
第二外延层124包围第一区域120a的外表面，并且可形成在场绝缘膜110上。第二外延层124可形成在场绝缘膜110与第一区域120a之间。第二外延层124可为在所述制造工艺中形成的伪外延层的一部分。具体地说，第二外延层124可为在伪外延层的其它部分经蚀刻工艺去除之后保留的伪外延层的一部分。第二外延层124可位于第一沟槽174之下。然而，本发明构思不限于此。
金属接触部分150可覆盖第二外延层124的上表面，并且可包围第一外延层120的第二区域120b的外表面。金属接触部分150可在第一沟槽174内形成在第二外延层124上。
第二外延层124可包含与第一外延层120的材料不同的材料。例如，当半导体器件1c是NMOS器件时，第一外延层120可包含Si和SiC，并且第二外延层124可包含SiGe。然而，本发明构思不限于此。
虽然金属接触部分150仅包覆在第一外延层120的一部分周围，但是半导体器件1c可按照与上述半导体器件1a基本相同的方式操作。
图7是示出根据本发明构思的另一实施例的半导体器件2的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图7，半导体器件2可按照与以上参照图1至图4描述的半导体器件1a基本相同的方式操作。
然而，半导体器件2的金属接触部分150可仅包围第一外延层120的上部120d的外表面，并且层间绝缘膜170可包围第一外延层120的下部120c的外表面。
就半导体器件2而言，随着伪外延层在仅形成在第一外延层120的上部120d上之后被蚀刻，其可具有图7所示的形状。
第一沟槽175仅暴露出第一外延层120的上部120d，并且随着金属接触部分150形成在第一沟槽175中，金属接触部分150可仅直接接触第一外延层120的上部120d。层间绝缘膜170直接接触第一外延层120的下部120c。
半导体器件2可按照与上述半导体器件1a基本相同的方式操作。
图8是示出根据本发明构思的另一实施例的半导体器件3的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图8，半导体器件3可按照与以上参照图1至图4描述的半导体器件1a基本相同的方式操作。
然而，半导体器件3还可包括完全包围第一外延层125的外周围表面的第二外延层126。第二外延层126可与第一外延层125不同。
第二外延层126可包围第一外延层125的外周围表面。第二外延层126除第一外延层125的直接接触第一鳍式图案F1的底部之外可完全包围第一外延层125的外表面。第二外延层126的一部分可直接接触场绝缘膜110的上表面。第二外延层126可以恒定厚度包围第一外延层125。例如，包围第一外延层125的下部的第二外延层126的厚度可基本等于包围第一外延层125的上部的第二外延层126的厚度。然而，本发明构思不限于此。外延层125可与以上参照图1至图4讨论的外延层120相同。
金属接触部分150可形成为包围第二外延层126的外周围表面。金属接触部分150可完全包围第二外延层126的外表面，所述外表面相对于第二外延层126面对与第一外延层125接触的内表面。金属接触部分150的一部分可直接接触场绝缘膜110的上表面。金属接触部分150可以恒定厚度包围第二外延层126。例如，包覆在第二外延层126的下部周围的金属接触部分150的厚度可基本等于包覆在第二外延层126的上部周围的金属接触部分150的厚度。然而，本发明构思不限于此。
半导体器件3可作为PMOS晶体管操作。例如，第一外延层125可包含SiGe，并且例如，第二外延层126可包含Si或SiC。然而，本发明构思不限于此。
与上述半导体器件1a相似，半导体器件3可降低接触电阻，并且还可减小接触部分的尺寸。因此，半导体器件的性能可提高。
图9是示出根据本发明构思的另一实施例的半导体器件4的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图9，半导体器件4可按照与以上参照图1至图4描述的半导体器件1a基本相同的方式操作。
然而，就半导体器件4而言，第一外延层128可包围第一鳍式图案F1的侧壁和上表面。与第一外延层128重叠的第一鳍式图案F1的上表面可同与栅极结构140重叠的第一鳍式图案F1的上表面布置在相同平面上。因此，第一外延层128可沿着第一鳍式图案F1的周边形成。
如上所述，金属接触部分150可包围第一外延层128的外周围表面。金属接触部分150可以恒定厚度包围第一外延层128，并且金属接触部分150的一部分可接触场绝缘膜110的上表面。
图10是示出根据本发明构思的另一实施例的半导体器件11的布局图。图11、图12和图13分别是沿着图10的半导体器件的线D-D、E-E和F-F截取的剖视图。图12与图3基本相同，图13与图4基本相同。因此，为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图10至图13，半导体器件11包括衬底100、第一鳍式图案F1、第二鳍式图案F2、栅极结构240、第一外延层220a、第二外延层220b、金属接触部分250和层间绝缘膜270。
第一鳍式图案F1可在衬底100上沿着第一方向X1延伸。相似地，第二鳍式图案F2可在相同衬底100上沿着第一方向X1延伸。第一鳍式图案F1与第二鳍式图案F2可彼此间隔开。第一鳍式图案F1和第二鳍式图案F2可为衬底100的一部分，并且可包括从衬底100生长的外延层。
栅极结构240可在与第一鳍式图案F1和第二鳍式图案F2交叉的方向上形成在第一鳍式图案F1和第二鳍式图案F2上。例如，栅极结构240可沿着与第一方向X1交叉的第二方向Y1延伸。栅极结构240可包括按次序形成在第一鳍式图案F1和第二鳍式图案F2上的栅极绝缘膜241、栅电极242、间隔件245等等。
第一外延层220a可在栅极结构240的至少一侧上形成在第一鳍式图案F1上。第一外延层220a可形成在栅极结构240的两侧上。第一外延层220a可接触间隔件245的侧表面。
相似地，第二外延层220b可在栅极结构240的至少一侧上形成在第二鳍式图案F2上。第二外延层220b可形成在栅极结构240的两侧上。第二外延层220b可接触间隔件245的侧表面。第一外延层220a和第二外延层220b可作为半导体器件11的源极/漏极操作。
第一外延层220a和第二外延层220b可彼此间隔开，可包含相同的材料，并且可具有相同的形状。然而，本发明构思不限于此。
层间绝缘膜270可形成在半导体衬底100上。层间绝缘膜270可覆盖栅极结构240、第一外延层220a和第二外延层220b。然而，层间绝缘膜270可不直接接触第一外延层220a或者第二外延层220b。
金属接触部分250可包围第一外延层220a和第二外延层220b的外周围表面。例如，参照图11，金属接触部分250除对应的第一鳍式图案F1和第二鳍式图案F2上的底表面之外可同时和完全地包围第一外延层220a的外表面和第二外延层220b的外表面。金属接触部分250的一部分可直接接触场绝缘膜110的上表面。此外，金属接触部分250的包围第一外延层220a部分和包围第二外延层220b的部分可具有相同厚度。然而，本发明构思不限于此。
由于金属接触部分250除第一外延层220a和第二外延层220b的对应的底表面之外完全包围第一外延层220a和第二外延层220b，因此层间绝缘膜270可与第一外延层220a和第二外延层220b间隔开。金属接触部分250可形成在穿过层间绝缘膜270的第一沟槽274中。
参照图12，金属接触部分250可包括第一部分250a和第二部分250b。第二部分250b可形成在第一部分250a的顶部上，并且第二部分250b和第一部分250a可一体地形成。第一部分250a可直接接触第一外延层220a和第二外延层220b的上表面，并且可直接接触栅极结构240的侧壁。第二部分250b可与栅极结构240的侧壁间隔开。层间绝缘膜270可在第二部分250b与栅极结构240之间。
在第一部分250a与第二部分250b之间的界面处，第一部分250a的宽度可大于第二部分250b的宽度。第一部分250a和第二部分250b可包括相同的材料。然而，本发明构思不限于此。
另外，参照图11，突起区域215可形成在金属接触部分250与场绝缘膜110之间。
具体地说，突起区域215可位于第一外延层220a、第二外延层220b与场绝缘膜110之间。突起区域215可与层间绝缘膜270包括相同的材料。然而，本发明构思不限于此。
在制造半导体器件11的工艺中，突起区域215可对应于形成在伪外延层之下的空缺区域。突起区域215可与场绝缘膜110完全重叠。
半导体器件11包括除对应的第一外延层220a和第二外延层220b的底表面之外可完全包围第一外延层220a和第二外延层220b的金属接触部分250。该构造可减小或最小化金属接触部分250与对应的第一外延层220a和第二外延层220b之间的接触电阻。
另外，在半导体器件11中，第一外延层220a和第二外延层220b可由金属接触部分250包围，同时维持外延生长的初始形式。
随着金属接触部分250包围第一外延层220a和第二外延层220b同时维持初始形式，半导体器件11的接触电阻可减小，并且接触部分的尺寸也可减小。因此，半导体器件的性能可提高。
图14A和图14B是示出根据本发明构思的其它实施例的半导体器件12a和12b的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图14A和图14B，半导体器件12a、12b可按照与以上参照图10至图13描述的半导体器件11基本相同的方式操作。
然而，半导体器件12a、12b的第一外延层221a和第二外延层221b可形成为彼此接触。第一外延层221a和第二外延层221b可一体地形成，并且它们可包括相同材料。金属接触部分250可包围第一外延层221a和第二外延层221b的外周围表面。
此外，参照图14A，在半导体器件12a中，突起区域216可形成在第一外延层221a、第二外延层221b与场绝缘膜110之间。该突起区域216可填充有与用于形成金属接触部分250的材料相同的材料。
然而，本发明构思不限于此。例如，参照图14B，在半导体器件12b中，突起区域217可包括气隙。也就是说，在突起区域217中可形成空缺层。
图15是示出根据本发明构思的另一实施例的半导体器件13的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图15，半导体器件13可按照与以上参照图10至图13描述的半导体器件11基本相同的方式操作。
然而，半导体器件13的金属接触部分250可仅包围第一外延层221a的上部和第二外延层221b的上部的外表面，并且层间绝缘膜270可包围第一外延层221a的下部和第二外延层221b的下部的外表面。
在半导体器件13的制造工艺中，第一沟槽275仅暴露出第一外延层221a的上部和第二外延层221b的上部。随着金属接触部分250形成在第一沟槽275中，如图15所示，金属接触部分250仅直接接触第一外延层221a的上表面和第二外延层221b的上表面。层间绝缘膜270直接接触第一外延层221a的下部和第二外延层221b的下部的侧表面。
虽然金属接触部分250部分地包围第一外延层221a和第二外延层221b，但是半导体器件13可按照与上述半导体器件11基本相同的方式操作。
半导体器件13的突起区域218可填充有层间绝缘膜270，但是本发明构思不限于此。
图16是示出根据本发明构思的另一实施例的半导体器件14的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图16，半导体器件14可按照与以上参照图10至图13描述的半导体器件11基本相同的方式操作。
然而，半导体器件14还可包括完全包围第一外延层225a的外周围表面和第二外延层225b的外周围表面的第三外延层226。第三外延层226可包括与用于形成第一外延层225a和第二外延层225b的材料不同的材料。
具体地说，第三外延层226可完全包围第一外延层225a的外周围表面和第二外延层225b的外周围表面(即，在场绝缘膜110的上表面上方暴露的外表面)。第三外延层226的一部分可直接接触场绝缘膜110的上表面。此外，第三外延层226可以恒定厚度包围第一外延层225a和第二外延层225b。
金属接触部分250可包围第三外延层226的外周围表面。金属接触部分250可完全包围第三外延层226的外周围表面。金属接触部分250的一部分可接触场绝缘膜110的上表面。另外，金属接触部分250可以恒定厚度包围第三外延层226。例如，包覆在第三外延层226的下部周围的金属接触部分250的厚度可基本等于包覆在第三外延层226的上部周围的金属接触部分250的厚度。然而，本发明构思不限于此。
第一外延层225a和第二外延层225b包括相同材料，并且第三外延层226可包括与第一外延层225a和第二外延层225b的材料不同的材料。
例如，半导体器件14可作为PMOS晶体管操作。在这种情况下，第一外延层225a和第二外延层225b可包括SiGe，并且第三外延层226可包括Si或SiC。然而，本发明构思不限于此。
像前述半导体器件11一样，半导体器件14可降低接触电阻，并且还可减小接触部分的尺寸。因此，半导体器件的性能可提高。
半导体器件14的突起区域219可填充有金属接触部分250或层间绝缘膜270，但是本发明构思不限于此。
图17是示出根据本发明构思的另一实施例的半导体器件15的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图17，半导体器件15可按照与以上参照图10至图13描述的半导体器件11基本相同的方式操作。
就半导体器件15而言，第一外延层228a可形成为包围第一鳍式图案F1的侧壁和上表面。相似地，第二外延层228b可形成为包围第二鳍式图案F2的侧壁和上表面。
第一鳍式图案F1的与第一外延层228a重叠的上表面可与第一鳍式图案F1的与栅极结构240重叠的上表面共面。相似地，第二鳍式图案F2的与第二外延层228b重叠的上表面可与第二鳍式图案F2的与栅极结构240重叠的上表面共面。
因此，第一外延层228a可沿着第一鳍式图案F1的周边形成，并且第二外延层228b可沿着第二鳍式图案F1的周边形成。
如上所述，金属接触部分250可包围第一外延层228a的外周围表面和第二外延层228b的外周围表面。金属接触部分250可以恒定厚度包围第一外延层228a和第二外延层228b。金属接触部分250的一部分可直接接触场绝缘膜110的上表面。
半导体器件15的突起区域215可填充有层间绝缘膜270或金属接触部分250，但是本发明构思不限于此。
图18是示出根据本发明构思的另一实施例的半导体器件21的布局图。图19是沿着图18的半导体器件21的线G1-G1和G2-G2截取的剖视图。图20是沿着图18的半导体器件21的线I1-I1和I2-I2截取的剖视图。
参照图18至图20，半导体器件21的衬底100可包括第一区域I和第二区域II。第一区域I和第二区域II可彼此间隔开，并且可彼此连接。
通过蚀刻衬底100的一部分，第一鳍式图案F11可形成在衬底100的第一区域I中，并且第二鳍式图案F12可形成在衬底100的第二区域II中。第一鳍式图案F11可在第一方向X1上延伸，第二鳍式图案F12可在第二方向X2上延伸。第一鳍式图案F11和第二鳍式图案F12可为衬底100的一部分，并且可包括从衬底100生长的外延层。
场绝缘膜110形成在衬底100的第一区域I和第二区域II上，并且可用于元件隔离。
第一栅极结构340可在与第一鳍式图案F11交叉的方向上形成在第一鳍式图案F11上。例如，第一栅极结构340可沿着与第一方向X1交叉的第三方向Y1延伸。
相似地，第二栅极结构440可在与第二鳍式图案F12交叉的方向上形成在第二鳍式图案F12上。例如，第二栅极结构440可沿着与第二方向X2交叉的第四方向Y2延伸。
第一外延层320可在第一栅极结构340的至少一侧上形成在第一鳍式图案F11上。第一外延层320可形成在第一栅极结构340的两侧上。第一外延层320可直接接触第一栅极结构340的间隔件345的侧表面。
相似地，第二外延层420可在第二栅极结构440的至少一侧上形成在第二鳍式图案F12上。第二外延层420可形成在第二栅极结构440的两侧上。第二外延层420可直接接触第二栅极结构440的间隔件445的侧表面。
第一外延层320和第二外延层420可包括彼此不同的材料。然而，本发明构思不限于此。
第一层间绝缘膜370可形成在半导体衬底100上。第一层间绝缘膜370可形成为覆盖第一栅极结构340和第一外延层320。然而，第一层间绝缘膜370可形成为不直接接触第一外延层320。
第一金属接触部分350可形成为包围第一外延层320的外周围表面。例如，参照图20，第一金属接触部分350可完全包围第一外延层320的外周围表面。第一金属接触部分350的一部分可接触场绝缘膜110的上表面。另外，第一金属接触部分350可以恒定厚度包围第一外延层320。然而，本发明构思不限于此。
由于第一金属接触部分350除第一外延层320的底表面之外完全包围第一外延层320，因此第一层间绝缘膜370可布置为与第一外延层320间隔开。第一金属接触部分350可形成在穿过第一层间绝缘膜370的第一沟槽374中。第一沟槽374可暴露出第一外延层320的外周围表面(即，除第一外延层320的直接接触第一鳍式结构F11的底表面之外的全部表面)。然而，本发明构思不限于此。
相似地，第二层间绝缘膜470可形成在半导体衬底100上。第二层间绝缘膜470可覆盖第二栅极结构440和第二外延层420。
然而，第二层间绝缘膜470可直接接触第二外延层420的一部分。第二沟槽474可形成在第二层间绝缘膜470中，并且第二沟槽474可仅暴露出第二外延层420的上表面的一部分。
第二金属接触部分450可在第二沟槽474内形成在第二外延层420上。具体地说，参照图20，第二金属接触部分450可仅接触第二外延层420的上表面。第二金属接触部分450的最下面的表面可布置在与第二外延层420的最上面的表面不同的平面上。这可随着第二外延层420的上部的一部分在形成第二沟槽474的工艺中被一起蚀刻而实现。因此，第二外延层420的侧壁可接触第二层间绝缘膜470。
第一金属接触部分350和第二金属接触部分450可具有不同形状。第一金属接触部分350可与以上参照图1至图4描述的半导体器件1a的金属接触部分150具有基本相同的形状。因此，第一金属接触部分350可包括与第一栅极结构340的侧壁接触的第一部分和与第一栅极结构340的侧壁间隔开并且位于第一部分之上的第二部分。在第一部分与第二部分之间的界面处，第一部分的宽度可大于第二部分的宽度。第一部分和第二部分可包括相同材料并且可一体地形成。
相反，第二金属接触部分450可形成为与第二栅极结构440间隔开。也就是说，第二金属接触部分450可不与第二栅极结构440的侧壁接触。
第一外延层320具有高度H1，与第一外延层320接触的第一金属接触部分350的第一部分具有高度H2。第二外延层420具有高度H3，并且第二金属接触部分450可具有位于第二外延层420的下表面上方的距离H4处的最下面的表面。
第一高度H1和第三高度H3可相同。然而，本发明构思不限于此。
高度H4可小于高度H3。第二金属接触部分450的最下面的表面可比第一外延层320的最上面的表面在器件结构中更低。第一金属接触部分350的最下面的表面可与第一外延层320的最上面的表面共面。
参照图20，第一金属接触部分350可直接接触场绝缘膜110，并且第二金属接触部分450可不直接接触场绝缘膜110。
在本发明构思的一些实施例中，第一区域可包括NMOS晶体管，第二区域II可包括PMOS晶体管。例如，第一外延层320可包括Si或SiC，并且第二外延层420可包括SiGe。然而，本发明构思不限于此。
在本发明构思的一些实施例中，第一金属接触部分350和第二金属接触部分450可由相同材料制成。然而，本发明构思不限于此。
图21是示出根据本发明构思的另一实施例的半导体器件22的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图21，半导体器件22可按照与以上参照图18至图20描述的半导体器件21基本相同的方式操作。
然而，半导体器件22还可包括第一势垒金属353和第二势垒金属453。
第一势垒金属353可形成在第一沟槽374的内表面上。具体地说，第一势垒金属353可沿着第一沟槽374的两个侧表面和第一外延层320的外周围表面形成。第一势垒金属353可沿着第一沟槽374的内表面以恒定厚度保形地形成。
相似地，第二势垒金属453可形成在第二沟槽474的内表面上。具体地说，第二势垒金属453可形成在第二沟槽474的两个侧表面和第二外延层420的上表面的仅一部分上。第二势垒金属453可沿着第二沟槽474的内表面以恒定厚度保形地形成。
第一势垒金属353的面积可大于第二势垒金属453的面积。
第一势垒金属353和第二势垒金属453可包括相同材料，并且可在相同工艺中形成。例如，第一势垒金属353和第二势垒金属453可包含钛(Ti)、氮化钛(TiN)或者氮化钨(WN)，并且可利用PVD、CVD或者ILD方法形成。
随着势垒金属形成，金属接触部分350、450与外延层320、420之间的接触电阻可进一步减小，并且半导体器件22的性能可提高。
图22是示出根据本发明构思的另一实施例的半导体器件23的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图22，半导体器件23可按照与以上参照图18至图20描述的半导体器件21基本相同的方式操作。
然而，半导体器件23还可包括势垒金属353和硅化物层458。
势垒金属353可形成在第一沟槽374的内表面上。具体地说，势垒金属353可沿着第一沟槽374的两个侧表面和第一外延层320的外周围表面形成。势垒金属353可沿着第一沟槽374的内表面以恒定厚度保形地形成。布置在第一外延层320的外周围表面上的势垒金属353可在第一金属接触部分350的间隙填充工艺中自然地转换为硅化物。
同时，硅化物层458可形成在第二沟槽474的内表面上。具体地说，硅化物层458可仅形成在第二外延层420的上表面的一部分上。
第二沟槽474中的硅化物层458可包含Ti或者Co。然而，本发明构思不限于此。硅化物层458可通过以下步骤形成：利用电镀法将金属层沉积在第二外延层420上；以及对金属层进行热处理和使得第二外延层420和金属层彼此反应以形成硅化物。可根据沉积的金属的类型使用无电镀或电镀。硅化物层458可仅形成在第二外延层420的暴露的部分上。
硅化物层458的厚度D22可比势垒金属353的厚度D21更厚。另外，硅化物层458的材料可与第一外延层320上的势垒金属353的材料不同。然而，本发明构思不限于此。
图23是示出根据本发明构思的另一实施例的半导体器件24的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图23，半导体器件24可按照与以上参照图18至图20描述的半导体器件21基本相同的方式操作。
然而，半导体器件24还可包括第一硅化物层358和第二硅化物层458。
第一硅化物层358可沿着第一外延层320的外周围表面形成在第一沟槽374的内表面上。第一硅化物层358可沿着第一外延层320的外表面以恒定厚度保形地形成。
同时，第二硅化物层458可形成在第二沟槽474的内表面上。具体地说，第二硅化物层458可仅形成在第二外延层420的上表面的一部分上。第一硅化物层358的面积可大于第二硅化物层458的面积。
第一硅化物层358和第二硅化物层458可包括相同材料，并且可在相同工艺中形成。然而，第一硅化物层358包覆在第一外延层320的全部外周围表面周围，而第二硅化物层458仅形成在第二外延层420的一部分上。
第一硅化物层358和第二硅化物层458可通过以下步骤形成：利用电镀法将金属层沉积在第一外延层320和第二外延层420上；以及对金属层进行热处理和使得第一外延层320和第二外延层420与金属层反应以形成硅化物。例如，第一硅化物层358和第二硅化物层458可包含钛(Ti)、氮化钛(TiN)或者氮化钨(WN)。第一硅化物层358的厚度D31可与第二硅化物层458的厚度D32相同。然而，本发明构思不限于此。
随着硅化物层形成，金属接触部分350、450与外延层320、420之间的接触电阻可减小，并且半导体器件的性能可提高。
图24是示出根据本发明构思的另一实施例的半导体器件25的剖视图。为了方便描述，下文中，将省略对与前述实施例中的相同内容的重复描述，并且将主要描述不同之处。
参照图24，半导体器件25可包括形成在第一区域I上的第一晶体管TR1和形成在第二区域II上的第二晶体管TR2。第一晶体管TR1可与以上参照图1至图4描述的本发明构思的半导体器件1a基本相同，并且第二晶体管TR2可与以上参照图8描述的半导体器件3基本相同。
例如，第一晶体管TR1可作为NMOS晶体管操作，并且第二晶体管TR2可作为PMOS晶体管操作。包括在第一晶体管TR1中的第一外延层320可包含Si和SiC，并且包括在第二晶体管TR2中的第二外延层420可包含SiGe。然而，本发明构思不限于此。
图25是包括根据本发明构思的实施例的半导体器件的SoC系统的框图。
参照图25，SoC系统1000包括应用处理器1001和DRAM 1060。
应用处理器1001可包括中央处理单元1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
中央处理单元1010可执行用于驱动SoC系统1000所需的操作。在本发明构思的一些实施例中，中央处理单元1010可由包括多个核的多核环境构成。
多媒体系统1020可用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可包括3D引擎模块、视频编解码器、显示系统、相机系统、后处理器等等。
总线1030可用于执行中央处理单元1010、多媒体系统1020、存储器系统1040和外围电路1050的双向数据通信。在本发明构思的一些实施例中，总线1030可具有多层结构。具体地说，作为总线1030的示例，可(但不限于)使用多层先进高性能总线(AHB)或者多层先进可扩展接口(AXI)。
存储器系统1040可提供应用处理器1001所需以连接至外部存储器(例如，DRAM 1060)并且以高速操作的环境。在本发明构思的一些实施例中，存储器系统1040可包括控制外部存储器(例如，DRAM1060)的分离的控制器(例如，DRAM控制器)。
外围电路1050可提供用于使SoC系统1000平稳地连接至外部装置(例如，主板)的环境。因此，外围电路1050可包括使得连接至SoC系统1000的外部装置能够与SoC系统1000兼容的各种接口。
DRAM 1060可用作用于处理器1001的操作存储器。在本发明构思的一些实施例中，DRAM 1060可如所示地在应用处理器1001的外部。具体地说，DRAM 1060可按照层叠封装(PoP)的形式与应用处理器1001封装。
作为SoC系统1000组件中的至少一个，可采用根据本发明构思的上述实施例的半导体器件1a至4、11至15和21至25之一。
图26至图29是示出根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。下文中，将描述制造图1至图4所示的半导体器件1a的方法作为示例。另外，为了便于解释，下文中，将省略对与前述实施例中的相同内容的重复描述。
首先，参照图26，第一鳍式图案F1形成在衬底100上。
具体地说，在衬底100上形成掩模图案之后，执行蚀刻工艺以形成第一鳍式图案F1。第一鳍式图案F1可沿着第一方向(例如，X1)延伸。接着，场绝缘膜110形成在衬底100的上表面和第一鳍式图案F1的侧壁上。场绝缘膜110可由包括二氧化硅膜、氮化硅膜和氧氮化硅膜中的至少一个的材料形成。
接着，第一外延层120形成在第一鳍式图案F1上。第一外延层120可通过外延工艺形成。第一外延层120的材料可根据半导体器件1a是NMOS晶体管还是PMOS晶体管而不同。在外延工艺中可现场掺上杂质。例如，第一外延层120可具有菱形、圆形和矩形中的至少一个。
接着，参照图27，在第一外延层120上形成伪外延层122。伪外延层122可通过外延工艺形成。伪外延层122可包括与第一外延层120的材料不同的材料。例如，当半导体器件1a是NMOS晶体管时，第一外延层120可包含Si或者Sic，并且伪外延层122可包含SiGe。然而，本发明构思不限于此。伪外延层122可形成为具有恒定厚度。
接着，参照图28，形成层间绝缘膜170。例如，层间绝缘膜170可为氧化物膜、氮化物膜和氧氮化物膜中的至少一个。
接着，穿过层间绝缘膜170的第一沟槽174形成为使得伪外延层122的至少一部分被暴露出来。第一沟槽174可仅暴露出伪外延层122的上表面，并且可不暴露出第一外延层120。
接着，参照图29，利用相对于第一外延层120具有蚀刻选择性的蚀刻气体或蚀刻剂蚀刻伪外延层122。干蚀刻或湿蚀刻可用于伪外延层122的蚀刻工艺中。通过该工艺，可形成暴露出第一外延层120的外周围表面的第一沟槽174。第一沟槽174可暴露出场绝缘膜110的上表面的一部分。
例如，虽然图中未示出，但是在本发明构思的一些实施例中，伪外延层122可保留在第一沟槽174的下部中。
接着，参照图2，可通过利用金属材料对层间绝缘膜170与第一外延层120之间的区域172进行间隙填充来形成金属接触部分150。金属接触部分150可形成为包围第一外延层120的外周围表面。金属接触部分150的一部分可接触场绝缘膜110的上表面。此外，金属接触部分150可以恒定厚度包围第一外延层120。例如，包覆在第一外延层120的下部周围的金属接触部分150的厚度D1可基本等于包覆在第二外延层126的上部周围的金属接触部分150的厚度D2。
接着，层间绝缘膜170的上表面和金属接触部分150的上表面可通过平坦化工艺(例如，CMP工艺)对齐。然而，本发明构思不限于此。
另外，虽然图中未示出，在本发明构思的一些实施例中，在蚀刻伪外延层122之后和在形成金属接触部分150之前，可在层间绝缘膜170和第一外延层120上形成势垒金属。
此外，在本发明构思的其它实施例中，在形成第一外延层120之后和形成伪外延层122之前，可形成包围第一外延层120的第二外延层。
图30至图33是示出根据本发明构思的一些实施例的制造半导体器件的方法的中间步骤图。下文中，将描述图18至图20所示的半导体器件21作为示例。为了方便起见，下文中，将省略对与前述实施例中的相同内容的重复描述。
首先参照图30，在衬底100上的第一区域I中形成在第一方向X1上延伸的第一鳍式图案F11，第一栅极结构340与第一鳍式图案F11交叉，并且在衬底100上的第二区域II中形成在第二方向X2上延伸的第二鳍式图案F12，第二栅极结构440与第二鳍式图案F12交叉。
在本发明构思的一些实施例中，第一区域I可包括NMOS晶体管，并且第二区域II可包括PMOS晶体管。例如，第一外延层120可包含Si或SiC，并且第二外延层126可包含SiGe。然而，本发明构思不限于此。
接着，第一外延层320在第一栅极结构340的至少一侧上在第一鳍式图案F11上生长，并且第二外延层420在第二栅极结构440的至少一侧上在第二鳍式图案F12上生长。第一外延层320可包括与第二外延层420的材料不同的材料。第一外延层320的上表面和第二外延层420的上表面可共面，但是本发明构思不限于此。
接着，覆盖第一外延层320的外表面的伪外延层322生长在第一外延层320上。接着，形成覆盖第一区域I的第一层间绝缘膜370和覆盖第二区域II的第二层间绝缘膜470。
接着，参照图31，形成暴露出伪外延层322的至少一部分的第一沟槽374和暴露出第二外延层420的一部分的第二沟槽474。
由于第二沟槽474穿过第二外延层420的一部分，因此第二沟槽474的下表面可形成为低于第二外延层420的最上面的表面。第一沟槽374可仅暴露出伪外延层322的一部分。
接着，参照图32，形成覆盖第二区域II的第一光刻胶膜490。接着，参照图33，利用相对于第一外延层320具有蚀刻选择性的蚀刻气体或者蚀刻剂蚀刻伪外延层322。
接着，参照图19，去除了第一光刻胶膜490，并且形成了填充第一层间绝缘膜370与第一外延层320之间的空间的第一金属接触部分350和填充第二沟槽474的第二金属接触部分450。此时，第一金属接触部分350完全包围第一外延层320的外周围表面，并且第二金属接触部分450可仅接触第二外延层420的上表面的一部分。
此外，虽然图中未示出，但是在本发明构思的一些实施例中，还可包括完全包围第一外延层320的外周围表面的第一势垒金属和仅位于第二外延层420的一部分之上的第二势垒金属的形成。
另外，虽然附图中未清楚地示出，但是还可包括在去除第一光刻胶层490之后覆盖第一区域I的第二光刻胶膜的形成和第二外延层420的顶部上的硅化物层的形成。然而，本发明构思不限于此。
虽然已经参照本发明构思的示例性实施例特别示出和描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的改变。因此，期望在所有方面将本发明实施例看作是示出性而非限制性的，应该参照所附权利要求而非以上描述来确定本发明构思的范围。

Claims (20)

1.一种半导体器件，包括：
第一鳍式图案和第二鳍式图案，它们从场绝缘膜的上表面向上突出，所述第一鳍式图案和所述第二鳍式图案各自在第一方向上延伸；
栅极结构，其与所述第一鳍式图案和所述第二鳍式图案交叉；
第一外延层，其在所述栅极结构的至少一侧上位于所述第一鳍式图案上；
第二外延层，其在所述栅极结构的至少一侧上位于所述第二鳍式图案上；以及
金属接触部分，其覆盖所述第一外延层的外周围表面和所述第二外延层的外周围表面，
其中，所述第一外延层接触所述第二外延层。
2.根据权利要求1所述的半导体器件，其中，所述金属接触部分包括接触所述栅极结构的侧壁的第一部分和在所述第一部分的顶部上与所述栅极结构的侧壁间隔开的第二部分。
3.根据权利要求2所述的半导体器件，其中，在所述第一部分与所述第二部分之间的界面处，所述第一部分的宽度大于所述第二部分的宽度。
4.根据权利要求2所述的半导体器件，其中，所述栅极结构包括栅极绝缘膜、在所述栅极绝缘膜上的栅电极和在所述栅电极的至少一侧上的间隔件，
其中，所述第一部分与所述间隔件接触，并且
所述第二部分与所述间隔件间隔开。
5.根据权利要求2所述的半导体器件，其中，所述第二部分的一部分位于所述栅极结构的上表面之下。
6.根据权利要求1所述的半导体器件，还包括：
在所述场绝缘膜与所述第一外延层和所述第二外延层之间的突出空间，所述突出空间包括绝缘材料、金属材料或者气隙。
7.根据权利要求1所述的半导体器件，还包括：
层间绝缘膜，其覆盖所述栅极结构以及所述第一外延层和所述第二外延层，
其中，所述层间绝缘膜接触所述第一外延层和所述第二外延层的第一区域，并且
所述金属接触部分覆盖所述第一外延层和所述第二外延层的第二区域的外表面。
8.根据权利要求1所述的半导体器件，还包括：
第三外延层，其完全覆盖所述第一外延层的外周围表面和所述第二外延层的外周围表面，
其中，所述第一外延层和所述第二外延层包括相同的材料，并且
所述第三外延层包括与所述第一外延层和所述第二外延层的材料不同的材料。
9.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍式图案，其在所述第一区域上在第一方向上延伸；
第二鳍式图案，其在所述第二区域上在第二方向上延伸；
第一栅极结构，其接触所述第一鳍式图案，所述第一栅极结构在与所述第一方向交叉的第三方向上延伸；
第二栅极结构，其接触所述第二鳍式图案，所述第二栅极结构在与所述第二方向交叉的第四方向上延伸；
第一外延层，其在所述第一栅极结构的至少一侧上位于所述第一鳍式图案上；
第二外延层，其在所述第二栅极结构的至少一侧上位于所述第二鳍式图案上；
第一金属接触部分，其位于所述第一外延层上，并且包括第一金属材料；以及
第二金属接触部分，其位于所述第二外延层上，并且包括所述第一金属材料，
其中，所述第一金属接触部分完全地包围所述第一外延层的外周围表面，并且
所述第二金属接触部分仅接触所述第二外延层的上表面的一部分。
10.根据权利要求9所述的半导体器件，其中，所述第二金属接触部分的最下面的表面比所述第二外延层的最上面的表面更靠近所述衬底的上表面。
11.根据权利要求9所述的半导体器件，还包括：
在所述衬底上的场绝缘膜，
其中，所述第一金属接触部分接触所述场绝缘膜，并且
所述第二金属接触部分不接触所述场绝缘膜。
12.根据权利要求9所述的半导体器件，其中，所述第一区域包括NMOS晶体管，并且所述第二区域包括PMOS晶体管。
13.根据权利要求9所述的半导体器件，还包括：
第一势垒金属，其完全覆盖所述第一外延层的外周围表面；以及
第二势垒金属，其仅位于所述第二外延层的一部分上。
14.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍式图案，其在所述第一区域上在第一方向上延伸；
第二鳍式图案，其在所述第二区域上在第二方向上延伸；
第一栅极结构，其与所述第一鳍式图案接触，并且延伸以与所述第一方向交叉；
第二栅极结构，其与所述第二鳍式图案接触，并且延伸以与所述第二方向交叉；
第一外延层，其在所述第一栅极结构的至少一侧上位于所述第一鳍式图案上；
第二外延层，其在所述第二栅极结构的至少一侧上位于所述第二鳍式图案上；
第一金属接触部分，其位于所述第一外延层上，并且包括金属；以及
第二金属接触部分，其位于所述第二外延层上，并且包括金属，
其中，所述第一金属接触部分包括接触所述第一栅极结构的侧壁的第一部分和在所述第一部分的顶部上与所述第一栅极结构的侧壁间隔开的第二部分。
15.根据权利要求14所述的半导体器件，其中，每个栅极结构包括栅极绝缘膜、在所述栅极绝缘膜上的栅电极和在所述栅电极的至少一侧上的间隔件，
其中，所述第一部分接触所述间隔件，并且
所述第二部分不接触所述间隔件。
16.根据权利要求15所述的半导体器件，其中，所述第一部分直接接触所述间隔件或者所述第一外延层。
17.根据权利要求15所述的半导体器件，还包括：
层间绝缘膜，其覆盖所述第一栅极结构和所述第一外延层，
其中，所述层间绝缘膜不接触所述第一外延层。
18.根据权利要求17所述的半导体器件，其中，所述第一金属接触部分形成在所述第一外延层与所述层间绝缘膜之间。
19.根据权利要求15所述的半导体器件，其中，所述第一金属接触部分完全地包围所述第一外延层的外周围表面。
20.根据权利要求15所述的半导体器件，还包括：
层间绝缘膜，其覆盖所述第二栅极结构和所述第二外延层，
其中，所述层间绝缘膜与所述第二外延层的底部的外表面接触，并且
所述第二金属接触部分覆盖所述第二外延层的顶部的外表面。
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